JPH0746500B2 - 集積回路メモリ装置 - Google Patents
集積回路メモリ装置Info
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- JPH0746500B2 JPH0746500B2 JP59050931A JP5093184A JPH0746500B2 JP H0746500 B2 JPH0746500 B2 JP H0746500B2 JP 59050931 A JP59050931 A JP 59050931A JP 5093184 A JP5093184 A JP 5093184A JP H0746500 B2 JPH0746500 B2 JP H0746500B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- sense amplifiers
- present
- memory
- switch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は集積回路技術さらにはメモリ回路装置に適用し
て特に有効な技術に関するもので、たとえば、半導体ダ
イナミック・ランダム・アクセス・メモリ（DRAMと略
称）に利用して有効な技術に関するものである。
て特に有効な技術に関するもので、たとえば、半導体ダ
イナミック・ランダム・アクセス・メモリ（DRAMと略
称）に利用して有効な技術に関するものである。
本発明者はメモリ回路技術、特にコンプリメンタリ・MO
S（CMOSと略称）構成のセンスアンプ（プリ・センス・
アンプ）を有するDRAMについて以下にのべるような技術
を開発した。
S（CMOSと略称）構成のセンスアンプ（プリ・センス・
アンプ）を有するDRAMについて以下にのべるような技術
を開発した。
第４図は本発明者が本願発明に先だち開発したDRAM回路
のセンス・アンプ部分の概要およびレイアウトを示す回
路図である。第５図は同DRAM回路の読み出し動作時のデ
ータ線電位の変化を示す信号波形図である。第９図は同
DRAM回路装置のレイアウト図である。
のセンス・アンプ部分の概要およびレイアウトを示す回
路図である。第５図は同DRAM回路の読み出し動作時のデ
ータ線電位の変化を示す信号波形図である。第９図は同
DRAM回路装置のレイアウト図である。
第４図において、SA1〜SAnは差動型CMOSセンスアンプ
（プリセンス・アンプ）、R1〜Rn-1および１〜n-1
は配線抵抗、Q3はＰチャネル・エンハンスメント型MISF
ET、T5はＮチャネル・エンハンスメント型MISFET、VCC
およびVSS（Gnd）は電源端子である。
（プリセンス・アンプ）、R1〜Rn-1および１〜n-1
は配線抵抗、Q3はＰチャネル・エンハンスメント型MISF
ET、T5はＮチャネル・エンハンスメント型MISFET、VCC
およびVSS（Gnd）は電源端子である。
第９図において、１はSiチップ（基板）、２は電源（Gn
d）端子、３はRAS系クロック制御回路、４はCAS系クロ
ック制御回路、７はセンスアンプ（プリセンスアンプ）
アレー、８はメイン・センス・アンプ、９はアドレス・
バッファ、10は電源（VCC）端子、11はＹデコーダ、12
はＸデコーダ、13はメモリアレーないしはメモリーマッ
ト、14はセンスアンプ７の縦ならびの２つのアレーに共
通に電源を供給するMOSFETQ3とT5とからなる共通電源ス
イッチ回路（コモンソース回路）である。
d）端子、３はRAS系クロック制御回路、４はCAS系クロ
ック制御回路、７はセンスアンプ（プリセンスアンプ）
アレー、８はメイン・センス・アンプ、９はアドレス・
バッファ、10は電源（VCC）端子、11はＹデコーダ、12
はＸデコーダ、13はメモリアレーないしはメモリーマッ
ト、14はセンスアンプ７の縦ならびの２つのアレーに共
通に電源を供給するMOSFETQ3とT5とからなる共通電源ス
イッチ回路（コモンソース回路）である。
本発明者が上記メモリ回路の読み出し動作を検討したと
ころ以下のような問題点があることが明らかとなった。
すなわち、第５図に示すように、コモン・ソースすなわ
ち、Q3,T5からの距離が大きくなるに従って、配線抵抗
等の増大によりセンス動作の開始が遅れるという問題で
ある。このような遅延があると、データ読み出しのタイ
ミングは最も遅いものに合さざるを得ず高速化の妨げと
なる。
ころ以下のような問題点があることが明らかとなった。
すなわち、第５図に示すように、コモン・ソースすなわ
ち、Q3,T5からの距離が大きくなるに従って、配線抵抗
等の増大によりセンス動作の開始が遅れるという問題で
ある。このような遅延があると、データ読み出しのタイ
ミングは最も遅いものに合さざるを得ず高速化の妨げと
なる。
本発明の一つの目的は検出回路の検出特性を向上させる
ことにある。
ことにある。
本発明の一つの目的はセンス回路の動作ばらつきを低減
することにある。
することにある。
本発明の一つの目的はメモリ回路におけるアクセスばら
つきを低減することにある。
つきを低減することにある。
本発明の一つの目的は大容量メモリに適合したセンス回
路技術を提供することにある。
路技術を提供することにある。
本発明の一つの目的は高速のメモリ回路技術を提供する
ことにある。
ことにある。
本発明の一つの目的は、CMOS周辺回路を有するメモリに
適合したレイアウト技術を提供することにある。
適合したレイアウト技術を提供することにある。
本発明の一つの目的は、高性能のDRAMを提供することに
ある。
ある。
本発明の一つの目的は、1/2VCCプリチャージ方式に適合
したセンス回路技術を提供することにある。
したセンス回路技術を提供することにある。
本発明の一つの目的は、高集積度の集積回路装置を提供
することにある。
することにある。
本発明の一つの目的は、配線およびビット線（データ
線）のプロセス技術の自由度を増すことにある。
線）のプロセス技術の自由度を増すことにある。
本発明の一つの目的はワード線ディレーの少ないメモリ
回路に適合したデータ読み出し技術を提供することにあ
る。
回路に適合したデータ読み出し技術を提供することにあ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、DRAMのセンスアンプにおいて、電源配線遅延
を各プリセンスアンプ間で揃えるように、上下の電源ス
イッチ回路を供給されるべきセンスアンプアレーの両端
にわけてレイアウトすることによって、メモリ読み出し
動作の高速化を達成するものである。
を各プリセンスアンプ間で揃えるように、上下の電源ス
イッチ回路を供給されるべきセンスアンプアレーの両端
にわけてレイアウトすることによって、メモリ読み出し
動作の高速化を達成するものである。
第１図は本発明のダイナミック・メモリ回路の要部を示
す回路図である。同図において、SA1はセンスアンプ
（プリセンス・アンプ）、DLおよび▲▼はAlビット
線でいわゆる折り返しビット線構成になっている。WL1,
WL2はワード線,T1,T2はセル選択用Ｎチャネル・エンハ
ンスメント型MOSFET、C1およびC2はメモリセルを構成す
る蓄積用容量素子である。
す回路図である。同図において、SA1はセンスアンプ
（プリセンス・アンプ）、DLおよび▲▼はAlビット
線でいわゆる折り返しビット線構成になっている。WL1,
WL2はワード線,T1,T2はセル選択用Ｎチャネル・エンハ
ンスメント型MOSFET、C1およびC2はメモリセルを構成す
る蓄積用容量素子である。
第２図は本発明のダイナミック・メモリ回路のCMOSセン
スアンプの具体的回路図である。同図において、Q1およ
びQ2は差動型センスアンプを構成するＰ型エンハンスメ
ント型MOSFET、T3およびT4は同じくＮ型エンハンスメン
ト型MOSFET、Q3はセンス回路に電源電圧VCCを供給する
第１のスイッチ回路を構成するＰ型のエンハンスメント
MOSFET、T5はセンス回路に電源電圧VSSを供給する第２
のスイッチ回路を構成するＮ型エンハンスメント型MOSF
ET、φpaおよびpaは所望のタイミングでセンス動作を
開始させるためのセンスアンプ・ドライブ用の相補信号
である。
スアンプの具体的回路図である。同図において、Q1およ
びQ2は差動型センスアンプを構成するＰ型エンハンスメ
ント型MOSFET、T3およびT4は同じくＮ型エンハンスメン
ト型MOSFET、Q3はセンス回路に電源電圧VCCを供給する
第１のスイッチ回路を構成するＰ型のエンハンスメント
MOSFET、T5はセンス回路に電源電圧VSSを供給する第２
のスイッチ回路を構成するＮ型エンハンスメント型MOSF
ET、φpaおよびpaは所望のタイミングでセンス動作を
開始させるためのセンスアンプ・ドライブ用の相補信号
である。
第３図は本発明のダイナミック・メモリ回路の読み出し
動作を示す波形図である。同図に従って本発明の実施例
のメモリ回路の動作の概要を説明する。
動作を示す波形図である。同図に従って本発明の実施例
のメモリ回路の動作の概要を説明する。
▲▼信号の立下りに同期して、内部▲▼信
号０が作られる。内部▲▼信号の立下りより遅
延したアドレス・バッファ制御信号φAR立上りにより、
アドレス・バッファから複数の内部ロウ・アドレスaxi
がロー・デコーダ（RD）に出力される。そして、上記ア
ドレス・バッファ制御信号φARから遅延した信号φｘが
ロー・デコーダRDに印加されると先のアドレス情報に対
応するワード線WLが選択される。ワード線WLが選択され
てハイレベルとなると、例えば今WL1がハイレベルにな
ったとすると、スイッチMOSFETT1がオン状態となり、デ
ータ線DLに情報が出力される。データ線はあらかじめ1/
2VCCにプリチャージされているので、ワード線ドライブ
信号φｘより遅延したセンスアンプ・ドライブ信号φpa
の立上りに同期してセンスアンプが動作を開始する。セ
ンスアンプが始動すると、メモリセルの情報がハイレベ
ルかロウレベルかによって、データ線DLのレベルが1/2V
CCからハイレベルまたはロウレベルに移行する。
号０が作られる。内部▲▼信号の立下りより遅
延したアドレス・バッファ制御信号φAR立上りにより、
アドレス・バッファから複数の内部ロウ・アドレスaxi
がロー・デコーダ（RD）に出力される。そして、上記ア
ドレス・バッファ制御信号φARから遅延した信号φｘが
ロー・デコーダRDに印加されると先のアドレス情報に対
応するワード線WLが選択される。ワード線WLが選択され
てハイレベルとなると、例えば今WL1がハイレベルにな
ったとすると、スイッチMOSFETT1がオン状態となり、デ
ータ線DLに情報が出力される。データ線はあらかじめ1/
2VCCにプリチャージされているので、ワード線ドライブ
信号φｘより遅延したセンスアンプ・ドライブ信号φpa
の立上りに同期してセンスアンプが動作を開始する。セ
ンスアンプが始動すると、メモリセルの情報がハイレベ
ルかロウレベルかによって、データ線DLのレベルが1/2V
CCからハイレベルまたはロウレベルに移行する。
一方、カラム・アドレス・ストローブ信号▲▼
は、▲▼信号の立下りから、一定時間遅延して立
下がり、これに対応して内部▲▼信号０が作ら
れる。０から遅延したアドレス・バッファ制御信号φ
ACがアドレスバッファに印加されると外部からのカラム
・アドレスに対応した内部カラム・アドレス信号a
yiが、カラム・デコーダCDに出力され、アドレス・バッ
ファ制御信号φACから遅延したカラム・スイッチ・ドラ
イブ信号φｙが立上ると上記データ線がメインアンプに
接続されてメインアンプが動作し、出力端子I/Oにデー
タが出力される。
は、▲▼信号の立下りから、一定時間遅延して立
下がり、これに対応して内部▲▼信号０が作ら
れる。０から遅延したアドレス・バッファ制御信号φ
ACがアドレスバッファに印加されると外部からのカラム
・アドレスに対応した内部カラム・アドレス信号a
yiが、カラム・デコーダCDに出力され、アドレス・バッ
ファ制御信号φACから遅延したカラム・スイッチ・ドラ
イブ信号φｙが立上ると上記データ線がメインアンプに
接続されてメインアンプが動作し、出力端子I/Oにデー
タが出力される。
第６図は本発明の実施例のダイナミック・メモリ回路の
センス・アンプ・アレーの構成図である。同図におい
て、SA1〜SAnはプリセンス・アンプで各々第２図に示す
ような構造をしている。R1〜Rn-1および１〜n-1は
それぞれセンスアンプ・アレーに共通に電源電圧を供給
する電源ラインの配線抵抗、Q3およびT5はそれぞれＰチ
ャネルおよびＮチャネルのMOSFETでセンスアンプ・ドラ
イブ信号φpa,paによって、センスアンプアレーの電
源をオン・オフさせるように設けられている。本実施例
では、VCC側の共通電源スイッチQ3はセンスアンプSA1側
に、VSS側のパワースイッチT5はセンスアンプSAn側に設
けることにより、配線遅延のバランスをとっている。
センス・アンプ・アレーの構成図である。同図におい
て、SA1〜SAnはプリセンス・アンプで各々第２図に示す
ような構造をしている。R1〜Rn-1および１〜n-1は
それぞれセンスアンプ・アレーに共通に電源電圧を供給
する電源ラインの配線抵抗、Q3およびT5はそれぞれＰチ
ャネルおよびＮチャネルのMOSFETでセンスアンプ・ドラ
イブ信号φpa,paによって、センスアンプアレーの電
源をオン・オフさせるように設けられている。本実施例
では、VCC側の共通電源スイッチQ3はセンスアンプSA1側
に、VSS側のパワースイッチT5はセンスアンプSAn側に設
けることにより、配線遅延のバランスをとっている。
次に本実施例のセンスアンプアレーの動作の詳細を説明
する。第７図は本発明の実施例のダイナミック・メモリ
回路のセンス動作を示す信号波形図である。同図におい
て、実線は選択されたメモリセルの情報が、“1"レベル
すなわち、ハイレベルである場合を例示したものであ
る。センスアンプSA1の場合、VCC側の配線抵抗は比較的
小さいので、データ線DLは急速に立上る。中央に位置す
るセンス・アンプSAn/2の場合は、VCCおよびVSS側とも
ほぼ同じぐらいの配線抵抗があるので、DLおよび▲
▼の電位はほぼ同一の速さでハイレベルまたはロウレベ
ルに分枝する。一方、VSS側ソースに最も近い位置のセ
ンスアンプSAnはSA1と反対に▲▼の立下りは速いが
DLの立上りは少し遅延する。
する。第７図は本発明の実施例のダイナミック・メモリ
回路のセンス動作を示す信号波形図である。同図におい
て、実線は選択されたメモリセルの情報が、“1"レベル
すなわち、ハイレベルである場合を例示したものであ
る。センスアンプSA1の場合、VCC側の配線抵抗は比較的
小さいので、データ線DLは急速に立上る。中央に位置す
るセンス・アンプSAn/2の場合は、VCCおよびVSS側とも
ほぼ同じぐらいの配線抵抗があるので、DLおよび▲
▼の電位はほぼ同一の速さでハイレベルまたはロウレベ
ルに分枝する。一方、VSS側ソースに最も近い位置のセ
ンスアンプSAnはSA1と反対に▲▼の立下りは速いが
DLの立上りは少し遅延する。
本構成のセンスアンプアレーでは、プリセンス・アンプ
の差動出力信号の電位差がメインアンプの検出誤差より
充分に大きくなった段階でメインアンプに出力される。
よって、第７図に示す如く、相補データ線間の電位差の
増加速度は各センスアンプについて揃っているので、メ
インセンスアンプを始動させるタイミングは、早期に設
定することができる。
の差動出力信号の電位差がメインアンプの検出誤差より
充分に大きくなった段階でメインアンプに出力される。
よって、第７図に示す如く、相補データ線間の電位差の
増加速度は各センスアンプについて揃っているので、メ
インセンスアンプを始動させるタイミングは、早期に設
定することができる。
第８図は本発明の実施例のダイナミック・メモリ回路の
チップ・レイアウト図である。同図において、１はSiチ
ップ（Ｐ型）、２はVSS電源端子、３はＰ型基板上およ
びｎウエル領域に作られたCMOS構成のRAS系クロック制
御回路、４はCAS系クロック制御回路、５は第２の共通
電源スイッチT5からなるセンスアンプ駆動用VSS側コモ
ンソース回路、６は第１の共通電源スイッチQ3からなる
VCC側コモンソース回路、７はセンスアンプ・アレー、
８はメインセンス・アンプ、９はアドレス・バッファ、
10はVCC電源端子、11はカラムデコーダ、12はロウデコ
ーダ、13はＮチャネル1MOSメモリアレーである。このレ
イアウトでは、上下にある１対のコモン・ソース回路５
および６により、縦につらなる１対のセンス・アンプ・
アレーを駆動するようにしている。
チップ・レイアウト図である。同図において、１はSiチ
ップ（Ｐ型）、２はVSS電源端子、３はＰ型基板上およ
びｎウエル領域に作られたCMOS構成のRAS系クロック制
御回路、４はCAS系クロック制御回路、５は第２の共通
電源スイッチT5からなるセンスアンプ駆動用VSS側コモ
ンソース回路、６は第１の共通電源スイッチQ3からなる
VCC側コモンソース回路、７はセンスアンプ・アレー、
８はメインセンス・アンプ、９はアドレス・バッファ、
10はVCC電源端子、11はカラムデコーダ、12はロウデコ
ーダ、13はＮチャネル1MOSメモリアレーである。このレ
イアウトでは、上下にある１対のコモン・ソース回路５
および６により、縦につらなる１対のセンス・アンプ・
アレーを駆動するようにしている。
センスアンプの電源供給をほぼ対称のレイアウトで行な
うようにしたので、配線抵抗による各センスアンプの動
作タイミングのずれを減少させることができる。
うようにしたので、配線抵抗による各センスアンプの動
作タイミングのずれを減少させることができる。
このことにより、メモリ回路におけるアクセス・タイム
のばらつきを低減することができる。
のばらつきを低減することができる。
多数のセンスアンプを共通の電源ソースに接続すること
ができるので、チップ上における占有面積を減少させる
ことができる。とくに、大容量メモリにおいては、多数
のセンスアンプを一対の電源回路で駆動できるので、チ
ップのレイアウトが容易になる。
ができるので、チップ上における占有面積を減少させる
ことができる。とくに、大容量メモリにおいては、多数
のセンスアンプを一対の電源回路で駆動できるので、チ
ップのレイアウトが容易になる。
たとえば、CMOSセンスアンプの相補出力線間の電位差の
変化特性を各センスアンプについて、ほぼ一致させるよ
うにしたので、各センスアンプについての動作タイミン
グによる必要がないので、高速のメモリ回路を提供する
ことができる。
変化特性を各センスアンプについて、ほぼ一致させるよ
うにしたので、各センスアンプについての動作タイミン
グによる必要がないので、高速のメモリ回路を提供する
ことができる。
センスアンプをCMOS構成とし、その共通電源スイッチ回
路のレイアウトを上下の電源について対称に設定したの
で、1/2プリチャージして読み出す場合、電気的回路的
に完全対称となるので、センスアンプ特性の向上が実現
できる。
路のレイアウトを上下の電源について対称に設定したの
で、1/2プリチャージして読み出す場合、電気的回路的
に完全対称となるので、センスアンプ特性の向上が実現
できる。
また、各センスアンプ間の動作タイミングのずれが小さ
いので、ワード線ディレーの少ないメタル・ワード線を
用いた場合にも、ワード線立上りとセンスアンプ始動の
ずれによる誤動作およびノイズマージンの減少がない。
いので、ワード線ディレーの少ないメタル・ワード線を
用いた場合にも、ワード線立上りとセンスアンプ始動の
ずれによる誤動作およびノイズマージンの減少がない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、1/2VCCプリ
チャージ以外のプリチャージ方式を用いたメモリ回路に
も適用できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、1/2VCCプリ
チャージ以外のプリチャージ方式を用いたメモリ回路に
も適用できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるSiチップ上に形成さ
れたDRAMのセンスアンプに適用した場合について説明し
たが、それに限定されるものではなく、たとえば、スタ
ティック・ランダム・アクセス・メモリ（SRAM）、リー
ドオンリ・メモリ（ROM）およびGaAs基板等を用いた単
チャネル高速メモリ、Siバイポーラ・メモリ、磁気バル
ブのセンス回路、ジョセフソン接合を用いたメモリ装置
等に適用できる。
をその背景となった利用分野であるSiチップ上に形成さ
れたDRAMのセンスアンプに適用した場合について説明し
たが、それに限定されるものではなく、たとえば、スタ
ティック・ランダム・アクセス・メモリ（SRAM）、リー
ドオンリ・メモリ（ROM）およびGaAs基板等を用いた単
チャネル高速メモリ、Siバイポーラ・メモリ、磁気バル
ブのセンス回路、ジョセフソン接合を用いたメモリ装置
等に適用できる。
本発明は、少なくとも複数のセンスアンプの動作タイミ
ングを揃えることにより、データ検出特性の向上をはか
るものに適用できる。
ングを揃えることにより、データ検出特性の向上をはか
るものに適用できる。
第１図は、本発明のダイナミック・メモリ回路の概略
図、 第２図は、本発明のダイナミック・メモリ回路のセンス
アンプ部分の具体的回路図、 第３図は、本発明のダイナミック・メモリ回路の読み出
し動作を示す波形図、 第４図は、本発明者が本願発明に先だち開発したタイナ
ミック・メモリ回路のセンスアンプ部分の構成図、 第５図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリ回路のセンス動作を示す信号波形図、 第６図は、本発明の実施例のダイナミック・メモリ回路
のセンス・アンプ部分の構成図、 第７図は、本発明の実施例のダイナミック・メモリ回路
のセンス動作を示す信号波形図、 第８図は、本発明の実施例のダイナミック・メモリ回路
のチップ・レイアウト図である。 第９図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリのレイアウト図である。 〔記号の説明〕 WL1,WL2……ワード線,DL,▲▼……相補データ線、S
A1〜SAn……プリセンスアンプ、C1,C2……メモリ用キャ
パシタ、Q1〜Q3……Ｐチャネル・エンハンスメント型MI
SFET、T1〜T5……Ｎチャネル・エンハンスメント型MISF
ET、φpa,pa……相補センス・アンプ・ドライブ信
号、▲▼……ロウ・アドレス・ストローブ信号、
０……内部ロウ・アドレス・ストローブ信号、axi,a
yi……内部ロウおよびカラムアドレス信号、φｘ……ワ
ード線ドライブ信号、▲▼……カラム・アドレス
・ストローブ信号、０……内部カラム・アドレス・ス
トローブ信号、φｙ……カラム・スイッチ・ドライブ信
号、I/O……読出しデータ出力、φAR……アドレスバッ
ファ制御信号、R1〜Rn-1,１〜n-1……プリセンスア
ンプへ電源を供給する配線の抵抗、１……チップ、２…
…VSS電極パッド、３……RAS系クロック制御回路、４…
…CAS系クロック制御回路、５……VSS側コモン・ソー
ス、６……VCC側コモン・ソース、７……プリセンス・
アンプ、８……メイン・センス・アンプ、９……アドレ
ス・バッファ、10……VCC電極パッド、11……カラムデ
コーダ、12……ロウデコーダ、13……メモリ・アレイ、
14……コモン・ソース、
図、 第２図は、本発明のダイナミック・メモリ回路のセンス
アンプ部分の具体的回路図、 第３図は、本発明のダイナミック・メモリ回路の読み出
し動作を示す波形図、 第４図は、本発明者が本願発明に先だち開発したタイナ
ミック・メモリ回路のセンスアンプ部分の構成図、 第５図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリ回路のセンス動作を示す信号波形図、 第６図は、本発明の実施例のダイナミック・メモリ回路
のセンス・アンプ部分の構成図、 第７図は、本発明の実施例のダイナミック・メモリ回路
のセンス動作を示す信号波形図、 第８図は、本発明の実施例のダイナミック・メモリ回路
のチップ・レイアウト図である。 第９図は、本発明者が本願発明に先だち開発したダイナ
ミック・メモリのレイアウト図である。 〔記号の説明〕 WL1,WL2……ワード線,DL,▲▼……相補データ線、S
A1〜SAn……プリセンスアンプ、C1,C2……メモリ用キャ
パシタ、Q1〜Q3……Ｐチャネル・エンハンスメント型MI
SFET、T1〜T5……Ｎチャネル・エンハンスメント型MISF
ET、φpa,pa……相補センス・アンプ・ドライブ信
号、▲▼……ロウ・アドレス・ストローブ信号、
０……内部ロウ・アドレス・ストローブ信号、axi,a
yi……内部ロウおよびカラムアドレス信号、φｘ……ワ
ード線ドライブ信号、▲▼……カラム・アドレス
・ストローブ信号、０……内部カラム・アドレス・ス
トローブ信号、φｙ……カラム・スイッチ・ドライブ信
号、I/O……読出しデータ出力、φAR……アドレスバッ
ファ制御信号、R1〜Rn-1,１〜n-1……プリセンスア
ンプへ電源を供給する配線の抵抗、１……チップ、２…
…VSS電極パッド、３……RAS系クロック制御回路、４…
…CAS系クロック制御回路、５……VSS側コモン・ソー
ス、６……VCC側コモン・ソース、７……プリセンス・
アンプ、８……メイン・センス・アンプ、９……アドレ
ス・バッファ、10……VCC電極パッド、11……カラムデ
コーダ、12……ロウデコーダ、13……メモリ・アレイ、
14……コモン・ソース、
Claims (1)
- 【請求項１】複数のメモリセルがマトリクス状に配置さ
れてなるメモリアレイを備え、該メモリアレイ内の同一
列のメモリセルの入出力端子が共通に接続されたデータ
線にそれぞれ接続され、当該データ線のレベルを増幅す
るCMOS構成の複数のセンスアンプが一方向に列をなすよ
うに配置されている集積回路メモリ装置において、 上記複数のセンスアンプと第１の電源端子との間にはＰ
チャネルMOSFETからなる第１スイッチ回路を、また上記
複数のセンスアンプと第２の電源端子との間にはＮチャ
ネルMOSFETからなる第２スイッチ回路をそれぞれ接続
し、かつ上記第１スイッチ回路および第２スイッチ回路
を上記センスアンプ列の中心から互いに逆の方向に等距
離だけ離れた位置に配置するとともに、相補的に変化す
る一対の制御信号によって上記第１スイッチ回路および
第２スイッチ回路のほぼ同一のタイミングでオンさせて
上記複数のセンスアンプを始動させ、上記センスアンプ
は選択されたメモリセルの情報に応じて上記データ線を
1/2Vccプリチャージレベルからハイレベルまたはロウレ
ベルに移行させるようにしたことを特徴とする集積回路
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050931A JPH0746500B2 (ja) | 1984-03-19 | 1984-03-19 | 集積回路メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050931A JPH0746500B2 (ja) | 1984-03-19 | 1984-03-19 | 集積回路メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195796A JPS60195796A (ja) | 1985-10-04 |
| JPH0746500B2 true JPH0746500B2 (ja) | 1995-05-17 |
Family
ID=12872562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050931A Expired - Lifetime JPH0746500B2 (ja) | 1984-03-19 | 1984-03-19 | 集積回路メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746500B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188092A (ja) * | 1986-02-13 | 1987-08-17 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS6391895A (ja) * | 1986-10-06 | 1988-04-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01173390A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 半導体記憶装置 |
| KR910009551B1 (ko) * | 1988-06-07 | 1991-11-21 | 삼성전자 주식회사 | 메모리장치의 센스앰프 분할 제어회로 |
| JP2626160B2 (ja) * | 1990-04-27 | 1997-07-02 | 日本電気株式会社 | 半導体メモリ |
| KR100376126B1 (ko) * | 2000-11-14 | 2003-03-15 | 삼성전자주식회사 | 반도체 메모리 장치의 센싱제어회로 및 레이아웃 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
-
1984
- 1984-03-19 JP JP59050931A patent/JPH0746500B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164352A (ja) * | 1984-02-06 | 1985-08-27 | Mitsubishi Electric Corp | ダイナミツク・ランダム・アクセス・メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60195796A (ja) | 1985-10-04 |
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