JP3085413B2 - 半導体記憶装置及び半導体集積回路装置 - Google Patents
半導体記憶装置及び半導体集積回路装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H—ELECTRICITY
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、高速多ビット出力メモリの低雑音化技術に関す
る。
特に、高速多ビット出力メモリの低雑音化技術に関す
る。
【０００２】
【従来の技術】ＲＩＳＣを始めとするマイクロプロセッ
サの高性能化に伴い、キヤッシュメモリを主用途とした
高速多ビット出力標準メモリのニーズが増大している。
一方、×８，×１６出力等の多ビットメモリではデータ
の読出し時に出力回路の同時駆動のため、内部の電源線
や接地線に大きな雑音電圧が発生し、メモリセルや内部
回路が誤動作する原因になる。雑音電圧の大きさは、出
力回路の電流変化率di／dtに比例するため、高速と低雑
音を両立させることは一般に困難である。この問題は、
高速の半導体メモリ開発において最も困難な技術課題の
一つであり、回路技術と実装技術の向上により徐々に改
良されているが、限界が見えつつある。例えば、×８出
力の高速標準ＳＲＡＭと同等のアクセスタイムで×１６
出力の高速標準ＳＲＡＭを実現することは、今日の技術
ではほとんど不可能である。
サの高性能化に伴い、キヤッシュメモリを主用途とした
高速多ビット出力標準メモリのニーズが増大している。
一方、×８，×１６出力等の多ビットメモリではデータ
の読出し時に出力回路の同時駆動のため、内部の電源線
や接地線に大きな雑音電圧が発生し、メモリセルや内部
回路が誤動作する原因になる。雑音電圧の大きさは、出
力回路の電流変化率di／dtに比例するため、高速と低雑
音を両立させることは一般に困難である。この問題は、
高速の半導体メモリ開発において最も困難な技術課題の
一つであり、回路技術と実装技術の向上により徐々に改
良されているが、限界が見えつつある。例えば、×８出
力の高速標準ＳＲＡＭと同等のアクセスタイムで×１６
出力の高速標準ＳＲＡＭを実現することは、今日の技術
ではほとんど不可能である。
【０００３】特開昭59−70314号 には複数の出力回路の
駆動時刻に差をつけることにより同時駆動雑音を低減す
る技術が開示されている。本技術は効果的な雑音低減が
できる反面、遅延時間が増加するという問題がある。
駆動時刻に差をつけることにより同時駆動雑音を低減す
る技術が開示されている。本技術は効果的な雑音低減が
できる反面、遅延時間が増加するという問題がある。
【０００４】特開昭59−181828号には出力回路を前もっ
て電源電位と接地電位間の中間電位にプリセットしてお
くことにより同時駆動雑音を低減する技術が開示されて
いる。本技術は出力が中間レベルのとき、この出力を受
ける回路が雑音によって誤動作しやすいという問題があ
る。
て電源電位と接地電位間の中間電位にプリセットしてお
くことにより同時駆動雑音を低減する技術が開示されて
いる。本技術は出力が中間レベルのとき、この出力を受
ける回路が雑音によって誤動作しやすいという問題があ
る。
【０００５】また、特開昭63−24721 号には出力回路の
立上り，立下り時間を制御することにより同時駆動雑音
を低減する技術が開示されている。本技術は立上り，立
下り時間が抑制されるため、遅延時間が増加するという
問題がある。
立上り，立下り時間を制御することにより同時駆動雑音
を低減する技術が開示されている。本技術は立上り，立
下り時間が抑制されるため、遅延時間が増加するという
問題がある。
【０００６】
【発明が解決しようとする課題】上記のように、従来技
術は、同時駆動雑音の低減と、高速動作の両立ができな
いという問題があった。本発明は、上記のような問題点
を解消するためなされたもので、雑音の低減と高速動作
を両立できる半導体記憶装置及び半導体集積回路装置を
提供することを目的としている。
術は、同時駆動雑音の低減と、高速動作の両立ができな
いという問題があった。本発明は、上記のような問題点
を解消するためなされたもので、雑音の低減と高速動作
を両立できる半導体記憶装置及び半導体集積回路装置を
提供することを目的としている。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、以下のと
おりである。
発明のうち代表的なものの概要を説明すれば、以下のと
おりである。
【０００８】すなわち、複数ビット出力を有する半導体
記憶装置において、高電位ピンと低電位ピンに割付けら
れた複数の出力回路を２つのグループに分け、メモリか
らの読出しデータの出力に先だって制御信号により、一
方のグループの出力回路群を高レベル側に、他方のグル
ープの出力回路群を低レベル側に駆動した後、読出しデ
ータに応じて駆動するようにしたものである。
記憶装置において、高電位ピンと低電位ピンに割付けら
れた複数の出力回路を２つのグループに分け、メモリか
らの読出しデータの出力に先だって制御信号により、一
方のグループの出力回路群を高レベル側に、他方のグル
ープの出力回路群を低レベル側に駆動した後、読出しデ
ータに応じて駆動するようにしたものである。
【０００９】
【作用】上記した本発明によれば、一方の出力回路群が
高レベル側に駆動されるとき、他方の出力回路群は低レ
ベル側に駆動される。従って、２つのグループの出力回
路数が等しいとき、電源ピンと接地ピンに流れる最大駆
動電流は従来の半分になり、低雑音と高速動作の両立が
可能になる。
高レベル側に駆動されるとき、他方の出力回路群は低レ
ベル側に駆動される。従って、２つのグループの出力回
路数が等しいとき、電源ピンと接地ピンに流れる最大駆
動電流は従来の半分になり、低雑音と高速動作の両立が
可能になる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第１の実施例であるＳＲＡ
Ｍのブロック図である。図において、１００はＳＲＡＭ
のチップを示す。１１０は複数ビットのアドレス信号Ａ
ｉを受けて内部の回路に分配するアドレスバッフアであ
る。１２０，１３０はＸデコーダ，Ｙデコーダであり、
それぞれの出力１２５，１３５はメモリアレイ１４０の
選択信号として出力される。メモリアレイの出力１４５
はセンス回路群１５０で増幅され、信号線１５１，１５
６に出力される。１６０，１６５は出力回路群であり、
１６０は入力信号１５１を入出力端子１６２に出力し、
１６５は入力信号１５６を入出力端子１６７に出力す
る。１７０は読出し／書込み制御回路であり、チップセ
レクト信号ＣＳ＃，読出し／書込み制御信号Ｒ／Ｗ＃，
出力イネーブル信号ＯＥ＃を受け、読出し動作，書込み
動作用の各種制御信号を発生する。１７５は読出し動作
のとき真になる信号であり、１７６は出力回路群１６
０，１６５の動作イネーブルを制御する信号である。１
８０はＡＴＤ（AdressTransition Detector)であり、ア
ドレス信号Ａｉが変化したとき、アクセス開始パルス信
号１８５を出力する。１９０はプリ駆動信号発生回路
（以下、ＰＤＧ回路と略す。）であり、信号１７５と１
８５を受けて出力回路群１６０，１６５を駆動するパル
ス信号１９５を発生する。なお、１９８，１９９は内部
の電源端子と接地端子である。
Ｍのブロック図である。図において、１００はＳＲＡＭ
のチップを示す。１１０は複数ビットのアドレス信号Ａ
ｉを受けて内部の回路に分配するアドレスバッフアであ
る。１２０，１３０はＸデコーダ，Ｙデコーダであり、
それぞれの出力１２５，１３５はメモリアレイ１４０の
選択信号として出力される。メモリアレイの出力１４５
はセンス回路群１５０で増幅され、信号線１５１，１５
６に出力される。１６０，１６５は出力回路群であり、
１６０は入力信号１５１を入出力端子１６２に出力し、
１６５は入力信号１５６を入出力端子１６７に出力す
る。１７０は読出し／書込み制御回路であり、チップセ
レクト信号ＣＳ＃，読出し／書込み制御信号Ｒ／Ｗ＃，
出力イネーブル信号ＯＥ＃を受け、読出し動作，書込み
動作用の各種制御信号を発生する。１７５は読出し動作
のとき真になる信号であり、１７６は出力回路群１６
０，１６５の動作イネーブルを制御する信号である。１
８０はＡＴＤ（AdressTransition Detector)であり、ア
ドレス信号Ａｉが変化したとき、アクセス開始パルス信
号１８５を出力する。１９０はプリ駆動信号発生回路
（以下、ＰＤＧ回路と略す。）であり、信号１７５と１
８５を受けて出力回路群１６０，１６５を駆動するパル
ス信号１９５を発生する。なお、１９８，１９９は内部
の電源端子と接地端子である。
【００１２】本発明では、読出しアクセスのときＰＤＧ
回路からの信号１９５により、出力回路群１６０は読出
し信号１５１を出力する前に高レベル（又は低レベル）
側に駆動され、出力回路群１６５は読出し信号１５６を
出力する前に低レベル（又は高レベル）側に駆動され
る。所定時間後、信号１９５が付勢されなくなり、その
後、出力回路群１６０，１６５は読出し信号１５１，１
５６によって駆動され、端子１６２，１６７に読出しデ
ータを出力する。
回路からの信号１９５により、出力回路群１６０は読出
し信号１５１を出力する前に高レベル（又は低レベル）
側に駆動され、出力回路群１６５は読出し信号１５６を
出力する前に低レベル（又は高レベル）側に駆動され
る。所定時間後、信号１９５が付勢されなくなり、その
後、出力回路群１６０，１６５は読出し信号１５１，１
５６によって駆動され、端子１６２，１６７に読出しデ
ータを出力する。
【００１３】従って、出力回路群１６０と１６５は常に
逆方向のレベルに駆動されることになる。このため、一
方の出力回路群が電源端子１９８から電流を流すとき、
他方は接地端子１９９に電流を流すことになり、同時駆
動による電源線と接地線の雑音を大幅に低減することが
できる。
逆方向のレベルに駆動されることになる。このため、一
方の出力回路群が電源端子１９８から電流を流すとき、
他方は接地端子１９９に電流を流すことになり、同時駆
動による電源線と接地線の雑音を大幅に低減することが
できる。
【００１４】なお、端子１６２，１６７には入力回路群
も接続されるが本発明の説明には支障がないので省略さ
れている。
も接続されるが本発明の説明には支障がないので省略さ
れている。
【００１５】図２は特に限定されないが、ＰＤＧ回路１
９０の具体的な構成を示している。図において、２０１
はＡＮＤゲート、２０２−２０４はＯＲゲートであり、
信号１８５と１７５を入力して所定時間幅（ｔｗ）の信
号２０５を出力する。図３はＰＤＧ回路１９０の動作タ
イムチャートである。
９０の具体的な構成を示している。図において、２０１
はＡＮＤゲート、２０２−２０４はＯＲゲートであり、
信号１８５と１７５を入力して所定時間幅（ｔｗ）の信
号２０５を出力する。図３はＰＤＧ回路１９０の動作タ
イムチャートである。
【００１６】なお、本発明の実施例では、ＰＤＧ回路１
９０の入力信号としてＡＴＤ回路１８０の出力信号１８
５を利用しているが、本発明はこれに限定されない。メ
モリアレイへ１４５へのアクセス開始タイミングを検出
できればよい。例えばＳＴＲＡＭ（Self Timed RAM）で
は入力ラッチ用のクロックパルスを利用することがで
き、ＤＲＡＭではＲＡＳ＃信号やＣＡＳ＃信号を利用す
ることができる。図４は本発明に適用する出力回路のブ
ロック図である。図において、４００はＣＭＯＳ回路，
ＢｉＣＭＯＳ回路，ＥＣＬ回路，ＴＴＬ回路，ＧａＡｓ
回路、その他で構成できる出力回路である。４１０，４
２０はパッケージのピンに接続される内部電源端子と接
地端子であり、４３０はパッケージのリードや内部配線
に付随する寄生インダクタンスである。また、４４０は
パッケージの出力ピンである。出力回路回路４００には
入力信号１５１（１５６），１９５，１７６が入力され
ており、信号１７６が偽の時、他の入力信号に無関係
に、出力は高インピーダンスになる。一方、信号１７６
が真の時、信号１９５が真であれば、出力は高レベル又
は低レベルに駆動され、偽であれば出力は信号１５１
（１５６）に応答して駆動される。
９０の入力信号としてＡＴＤ回路１８０の出力信号１８
５を利用しているが、本発明はこれに限定されない。メ
モリアレイへ１４５へのアクセス開始タイミングを検出
できればよい。例えばＳＴＲＡＭ（Self Timed RAM）で
は入力ラッチ用のクロックパルスを利用することがで
き、ＤＲＡＭではＲＡＳ＃信号やＣＡＳ＃信号を利用す
ることができる。図４は本発明に適用する出力回路のブ
ロック図である。図において、４００はＣＭＯＳ回路，
ＢｉＣＭＯＳ回路，ＥＣＬ回路，ＴＴＬ回路，ＧａＡｓ
回路、その他で構成できる出力回路である。４１０，４
２０はパッケージのピンに接続される内部電源端子と接
地端子であり、４３０はパッケージのリードや内部配線
に付随する寄生インダクタンスである。また、４４０は
パッケージの出力ピンである。出力回路回路４００には
入力信号１５１（１５６），１９５，１７６が入力され
ており、信号１７６が偽の時、他の入力信号に無関係
に、出力は高インピーダンスになる。一方、信号１７６
が真の時、信号１９５が真であれば、出力は高レベル又
は低レベルに駆動され、偽であれば出力は信号１５１
（１５６）に応答して駆動される。
【００１７】図５は図４の出力回路をＣＭＯＳ回路で構
成した実施例である。図において、５１０はＰＭＯＳで
あり、ドレインが出力５０５に、ゲートが入力に、ソー
スが電源端子４１０に接続される。５２０はＮＭＯＳで
あり、ドレインが出力５０５に、ゲートが他の入力に、
ソースが接地４２０に接続される。５３０はインバータ
であり、入力が信号１７６に接続され、その反転信号を
出力する。５４０はＡＮＤ−ＯＲ−インバータ回路であ
り、信号１５１，１９５とインバータ５３０の出力を入
力してＰＭＯＳ５１０のオン／オフを制御する。５５０
はＮＯＲゲートであり、信号１５１，１９５，１７６を
入力してＮＭＯＳ５２０のオン／オフを制御する。図６
にこの回路の真理値表が示されている。図より明らかな
ように、この回路は従来のトライステート回路の機能に
加えて信号１７６が低レベルで、信号１９５が高レベル
のとき、出力５０５を高レベルに駆動する機能が付加さ
れている。
成した実施例である。図において、５１０はＰＭＯＳで
あり、ドレインが出力５０５に、ゲートが入力に、ソー
スが電源端子４１０に接続される。５２０はＮＭＯＳで
あり、ドレインが出力５０５に、ゲートが他の入力に、
ソースが接地４２０に接続される。５３０はインバータ
であり、入力が信号１７６に接続され、その反転信号を
出力する。５４０はＡＮＤ−ＯＲ−インバータ回路であ
り、信号１５１，１９５とインバータ５３０の出力を入
力してＰＭＯＳ５１０のオン／オフを制御する。５５０
はＮＯＲゲートであり、信号１５１，１９５，１７６を
入力してＮＭＯＳ５２０のオン／オフを制御する。図６
にこの回路の真理値表が示されている。図より明らかな
ように、この回路は従来のトライステート回路の機能に
加えて信号１７６が低レベルで、信号１９５が高レベル
のとき、出力５０５を高レベルに駆動する機能が付加さ
れている。
【００１８】図７は図４の出力回路をＣＭＯＳ回路で構
成した他の実施例である。図において、７１０はＰＭＯ
Ｓであり、ドレインが出力７０５に、ゲートが入力に、
ソースが電源端子４１０に接続される。７２０はＮＭＯ
Ｓであり、ドレインが出力７０５に、ゲートが他の入力
に、ソースが接地４２０に接続される。７３０はインバ
ータであり、入力が信号１７６に接続され、その反転信
号を出力する。同じく、７６０はインバータであり、入
力が信号１９５に接続され、その反転信号を出力する。
７４０はＮＡＮＤゲートであり、信号１５６とインバー
タ７３０，７６０の出力を入力してPMOS710 のオン／オ
フを制御する。７５０はＡＮＤ−ＯＲ−インバータ回路
あり、信号１５６，１７６とインバータ７６０の出力を
入力してNMOS720の オン／オフを制御する。図８にこの
回路の真理値表が示されている。図より明らかなよう
に、この回路は従来のトライステート回路の機能に加え
て信号１７６が低レベルで、信号１９５が高レベルのと
き、出力５０５を低レベルに駆動する機能が付加されて
いる。
成した他の実施例である。図において、７１０はＰＭＯ
Ｓであり、ドレインが出力７０５に、ゲートが入力に、
ソースが電源端子４１０に接続される。７２０はＮＭＯ
Ｓであり、ドレインが出力７０５に、ゲートが他の入力
に、ソースが接地４２０に接続される。７３０はインバ
ータであり、入力が信号１７６に接続され、その反転信
号を出力する。同じく、７６０はインバータであり、入
力が信号１９５に接続され、その反転信号を出力する。
７４０はＮＡＮＤゲートであり、信号１５６とインバー
タ７３０，７６０の出力を入力してPMOS710 のオン／オ
フを制御する。７５０はＡＮＤ−ＯＲ−インバータ回路
あり、信号１５６，１７６とインバータ７６０の出力を
入力してNMOS720の オン／オフを制御する。図８にこの
回路の真理値表が示されている。図より明らかなよう
に、この回路は従来のトライステート回路の機能に加え
て信号１７６が低レベルで、信号１９５が高レベルのと
き、出力５０５を低レベルに駆動する機能が付加されて
いる。
【００１９】図９は本発明の実施例による半導体記憶装
置の動作タイムチャートを示している。図において、ア
ドレス信号１０５が時間ｔ0で変化した後、時間ｔ2でセ
ンス回路の出力１５１，１５６が出力されている。この
時、ＰＤＧ回路の出力１９５は時間ｔ1からｔ2の期間高
レベルにされる。出力回路群１６０の出力１６１のうち
低レベルを出力していたものは、信号１９５が高レベル
の期間に図示のように高レベル側に駆動され、時刻ｔ2
から信号１５１のレベルに応じて高レベルに留まるか又
は低レベル側に駆動され、時間ｔ3 で読出される。同様
に、出力回路群１６５の出力１６６のうち高レベルを出
力していたものは、信号１９５が高レベルの期間に図示
のように低レベル側に駆動され、時刻ｔ2 から信号１５
６のレベルに応じて低レベルに留まるか又は高レベル側
に駆動され、時間ｔ3 で読出される。
置の動作タイムチャートを示している。図において、ア
ドレス信号１０５が時間ｔ0で変化した後、時間ｔ2でセ
ンス回路の出力１５１，１５６が出力されている。この
時、ＰＤＧ回路の出力１９５は時間ｔ1からｔ2の期間高
レベルにされる。出力回路群１６０の出力１６１のうち
低レベルを出力していたものは、信号１９５が高レベル
の期間に図示のように高レベル側に駆動され、時刻ｔ2
から信号１５１のレベルに応じて高レベルに留まるか又
は低レベル側に駆動され、時間ｔ3 で読出される。同様
に、出力回路群１６５の出力１６６のうち高レベルを出
力していたものは、信号１９５が高レベルの期間に図示
のように低レベル側に駆動され、時刻ｔ2 から信号１５
６のレベルに応じて低レベルに留まるか又は高レベル側
に駆動され、時間ｔ3 で読出される。
【００２０】図１０は本発明の第２の実施例を示してい
る。図において、１０１０は複数の出力回路を含む第１
の出力回路群、１０２０は複数の出力回路を含む第２の
出力回路群、１０８０は電源ピン、１０９０は接地ピン
である。また、１０８５は電源ピン１０８０と電源ノー
ドＮ１との間の寄生インダクタンスであり、１０９５は
接地ピン１０９０と接地ノードＮ２との間の寄生インダ
クタンスである。
る。図において、１０１０は複数の出力回路を含む第１
の出力回路群、１０２０は複数の出力回路を含む第２の
出力回路群、１０８０は電源ピン、１０９０は接地ピン
である。また、１０８５は電源ピン１０８０と電源ノー
ドＮ１との間の寄生インダクタンスであり、１０９５は
接地ピン１０９０と接地ノードＮ２との間の寄生インダ
クタンスである。
【００２１】本実施例において、出力回路群１０１０，
１０２０の動作は以下のとおりである。まず、信号１７
６が偽のとき、１０１０と１０２０の出力１０１２及び
1022はともに高インピーダンスになる。信号１７６が真
のとき、初めに、信号１９５が所定時間高レベルになる
ことによって１０１０の出力１０１２は高レベル側に駆
動され、１０２０の出力１０２２は低レベル側に駆動さ
れる。その後、出力回路群１０１０はセンス回路群１５
０出力信号１０１１のレベルに応じて高レベルに留まる
か又は低レベル側に駆動される。同様に、出力回路群１
０２０はセンス回路群１５０出力信号１０２１のレベル
に応じて低レベルに留まるか又は高レベル側に駆動され
る。従って、両方の出力回路回路群の出力回路数が等し
いとき、インダクタンス１０８５とインダクタンス１０
９５に流れる最大駆動電流は従来の半分になる。このた
め、ノードＮ１とノードＮ２に誘起される同時駆動雑音
が低減され、高速動作が可能になる。本発明によれば、
例えば×１６出力のメモリでは×８出力のメモリと同等
の雑音レベル、×８出力のメモリでは×４出力のメモリ
と同等の雑音レベルになり、多ビット出力の高速メモリ
が実現できるようにる。
１０２０の動作は以下のとおりである。まず、信号１７
６が偽のとき、１０１０と１０２０の出力１０１２及び
1022はともに高インピーダンスになる。信号１７６が真
のとき、初めに、信号１９５が所定時間高レベルになる
ことによって１０１０の出力１０１２は高レベル側に駆
動され、１０２０の出力１０２２は低レベル側に駆動さ
れる。その後、出力回路群１０１０はセンス回路群１５
０出力信号１０１１のレベルに応じて高レベルに留まる
か又は低レベル側に駆動される。同様に、出力回路群１
０２０はセンス回路群１５０出力信号１０２１のレベル
に応じて低レベルに留まるか又は高レベル側に駆動され
る。従って、両方の出力回路回路群の出力回路数が等し
いとき、インダクタンス１０８５とインダクタンス１０
９５に流れる最大駆動電流は従来の半分になる。このた
め、ノードＮ１とノードＮ２に誘起される同時駆動雑音
が低減され、高速動作が可能になる。本発明によれば、
例えば×１６出力のメモリでは×８出力のメモリと同等
の雑音レベル、×８出力のメモリでは×４出力のメモリ
と同等の雑音レベルになり、多ビット出力の高速メモリ
が実現できるようにる。
【００２２】図１５はＣＭＯＳ出力回路による×８出力
の場合のシミュレーション波形を示す。シミュレーショ
ンの条件は、電源電圧３.３Ｖ ，負荷容量１００ｐＦ，
電源及び接地系のインダクタンス８ｎＨである。
の場合のシミュレーション波形を示す。シミュレーショ
ンの条件は、電源電圧３.３Ｖ ，負荷容量１００ｐＦ，
電源及び接地系のインダクタンス８ｎＨである。
【００２３】図１１は本発明の第３の実施例を示してい
る。図において、１１１０は複数の出力回路を含む第１
の出力回路群、１１２０は複数の出力回路を含む第２の
出力回路群、１１３０は複数の出力回路を含む第３の出
力回路群、１１８０は電源ピン、１１９０は接地ピンで
ある。また、１１８５は電源ピン１１８０と電源ノード
Ｎ１との間の寄生インダクタンス、１１９５は接地ピン
１１９０と接地ノードＮ２との間の寄生インダクタンス
である。
る。図において、１１１０は複数の出力回路を含む第１
の出力回路群、１１２０は複数の出力回路を含む第２の
出力回路群、１１３０は複数の出力回路を含む第３の出
力回路群、１１８０は電源ピン、１１９０は接地ピンで
ある。また、１１８５は電源ピン１１８０と電源ノード
Ｎ１との間の寄生インダクタンス、１１９５は接地ピン
１１９０と接地ノードＮ２との間の寄生インダクタンス
である。
【００２４】本実施例において、出力回路群１１１０，
１１２０の動作は図１０の実施例と同じである。出力回
路群１１３０は入力にセンス回路群１５０出力信号１０
３１を所定時間遅延する遅延回路群１１３３が設けられ
ており、出力回路群１１１０，１１２０より所定時間遅
れてスイッチングする。従って、出力回路群１１１０，
１１２０と出力回路群１１３０の駆動電流は異なる時刻
に電源と接地に流れることになり、同時駆動雑音を低く
抑えることができる。ただし、本実施例では遅延回路群
１１３３のため出力回路群１１３０の遅延時間が図１０
の実施例より増加するが、×２４出力や×３２出力など
の超多ビット出力メモリで電源ピンと接地ピンの数が限
られている場合等の低雑音化に有効である。
１１２０の動作は図１０の実施例と同じである。出力回
路群１１３０は入力にセンス回路群１５０出力信号１０
３１を所定時間遅延する遅延回路群１１３３が設けられ
ており、出力回路群１１１０，１１２０より所定時間遅
れてスイッチングする。従って、出力回路群１１１０，
１１２０と出力回路群１１３０の駆動電流は異なる時刻
に電源と接地に流れることになり、同時駆動雑音を低く
抑えることができる。ただし、本実施例では遅延回路群
１１３３のため出力回路群１１３０の遅延時間が図１０
の実施例より増加するが、×２４出力や×３２出力など
の超多ビット出力メモリで電源ピンと接地ピンの数が限
られている場合等の低雑音化に有効である。
【００２５】図１２は本発明の第４の実施例を示してい
る。図において、１２１０は複数の出力回路を含む第１
の出力回路群、１２２０は複数の出力回路を含む第２の
出力回路群、１２３０は複数の出力回路を含む第３の出
力回路群、１２４０は複数の出力回路を含む第４の出力
回路群である。１２８０は電源ピン、１２９０は接地ピ
ンである。また、１２８５は電源ピン１２８０と電源ノ
ードＮ１との間の寄生インダクタンス、１２９５は接地
ピン１２９０と接地ノードＮ２との間の寄生インダクタ
ンスである。
る。図において、１２１０は複数の出力回路を含む第１
の出力回路群、１２２０は複数の出力回路を含む第２の
出力回路群、１２３０は複数の出力回路を含む第３の出
力回路群、１２４０は複数の出力回路を含む第４の出力
回路群である。１２８０は電源ピン、１２９０は接地ピ
ンである。また、１２８５は電源ピン１２８０と電源ノ
ードＮ１との間の寄生インダクタンス、１２９５は接地
ピン１２９０と接地ノードＮ２との間の寄生インダクタ
ンスである。
【００２６】本実施例において、出力回路群１２１０，
１２３０動作は図１０の実施例と同じである。出力回路
群１２２０と１２４０にはＰＤＧ回路の出力信号１９５
を遅延回路１２５０で遅延させた信号が印加されると共
に、それぞれの入力１２２１，１２４１には遅延回路群
１２２３と１２４３が設けられており、出力回路群１２
１０，１２３０より所定時間遅れて高レベル及び低レベ
ル側に駆動されると共に、センス回路の出力１２２１と
１２４１による出力回路の駆動も所定時間遅れて行われ
る。従って、出力回路群１２１０，１２３０と出力回路
群１２２０，１２４０の駆動電流は異なる時刻に電源と
接地に流れることになり、同時駆動雑音を低く抑えるこ
とができる。本実施例でも遅延回路群１２２３，１２４
３のため出力回路群１２２０と１２４０の遅延時間が図
１０の実施例より増加するが、×２４出力や×３２出力
などの超多ビット出力メモリで電源ピンと接地ピンの数
が限られている場合等の低雑音化に有効である。
１２３０動作は図１０の実施例と同じである。出力回路
群１２２０と１２４０にはＰＤＧ回路の出力信号１９５
を遅延回路１２５０で遅延させた信号が印加されると共
に、それぞれの入力１２２１，１２４１には遅延回路群
１２２３と１２４３が設けられており、出力回路群１２
１０，１２３０より所定時間遅れて高レベル及び低レベ
ル側に駆動されると共に、センス回路の出力１２２１と
１２４１による出力回路の駆動も所定時間遅れて行われ
る。従って、出力回路群１２１０，１２３０と出力回路
群１２２０，１２４０の駆動電流は異なる時刻に電源と
接地に流れることになり、同時駆動雑音を低く抑えるこ
とができる。本実施例でも遅延回路群１２２３，１２４
３のため出力回路群１２２０と１２４０の遅延時間が図
１０の実施例より増加するが、×２４出力や×３２出力
などの超多ビット出力メモリで電源ピンと接地ピンの数
が限られている場合等の低雑音化に有効である。
【００２７】図１３は本発明の第５の実施例を示してい
る。図において、１３１０は複数の出力回路を含む第１
の出力回路群、１３２０は複数の出力回路を含む第２の
出力回路群、１３３０は複数の出力回路を含む第３の出
力回路群、１３４０は複数の出力回路を含む第４の出力
回路群である。１３８０は第１の電源ピン、１３９０は
第１の接地ピン、１３８１は第２の電源ピン、１３９１
は第２の接地ピンである。また、１３８５は電源ピン１
３８０と電源ノードＮ１との間の寄生インダクタンス、
１３９５は接地ピン１３９０と接地ノードＮ２との間の
寄生インダクタンスであり、１３８６は電源ピン１３８
１と電源ノードＮ３との間の寄生インダクタンス、１３
９６は接地ピン１３９１と接地ノードＮ４との間の寄生
インダクタンスである。
る。図において、１３１０は複数の出力回路を含む第１
の出力回路群、１３２０は複数の出力回路を含む第２の
出力回路群、１３３０は複数の出力回路を含む第３の出
力回路群、１３４０は複数の出力回路を含む第４の出力
回路群である。１３８０は第１の電源ピン、１３９０は
第１の接地ピン、１３８１は第２の電源ピン、１３９１
は第２の接地ピンである。また、１３８５は電源ピン１
３８０と電源ノードＮ１との間の寄生インダクタンス、
１３９５は接地ピン１３９０と接地ノードＮ２との間の
寄生インダクタンスであり、１３８６は電源ピン１３８
１と電源ノードＮ３との間の寄生インダクタンス、１３
９６は接地ピン１３９１と接地ノードＮ４との間の寄生
インダクタンスである。
【００２８】本実施例では二対の電源ピンと接地ピンが
使用されており、出力回路群1310，１３２０と出力回路
群１３３０，１３４０の動作は図１０の実施例と同じで
あるが電源系のインピーダンスが半分になるため、図１
０の実施例と同じ高速性と雑音レベルで、２倍の数の出
力回路を駆動することができる。従って、×２４出力や
×３２出力などの超多ビット出力の高速メモリを実現す
ることができる。
使用されており、出力回路群1310，１３２０と出力回路
群１３３０，１３４０の動作は図１０の実施例と同じで
あるが電源系のインピーダンスが半分になるため、図１
０の実施例と同じ高速性と雑音レベルで、２倍の数の出
力回路を駆動することができる。従って、×２４出力や
×３２出力などの超多ビット出力の高速メモリを実現す
ることができる。
【００２９】図１４は本発明の第６の実施例を示してい
る。図において、１４１０は複数の出力回路を含む第１
の出力回路群、１４２０は複数の出力回路を含む第２の
出力回路群、１４３０は複数の出力回路を含む第３の出
力回路群、１４４０は複数の出力回路を含む第４の出力
回路群、１４５０は複数の出力回路を含む第５の出力回
路群、１４６０は複数の出力回路を含む第６の出力回路
群である。１４８０は第１の電源ピン、１４９０は第１
の接地ピン、１４８１は第２の電源ピン、1491は第２の
接地ピンである。また、１４８５は電源ピン１４８０と
電源ノードＮ１との間の寄生インダクタンス、１４９５
は接地ピン１４９０と接地ノードＮ２との間の寄生イン
ダクタンスである。１４８６は電源ピン１４８１と電源
ノードＮ３との間の寄生インダクタンス、１４９６は接
地ピン１４９１と接地ノードＮ４との間の寄生インダク
タンスである。
る。図において、１４１０は複数の出力回路を含む第１
の出力回路群、１４２０は複数の出力回路を含む第２の
出力回路群、１４３０は複数の出力回路を含む第３の出
力回路群、１４４０は複数の出力回路を含む第４の出力
回路群、１４５０は複数の出力回路を含む第５の出力回
路群、１４６０は複数の出力回路を含む第６の出力回路
群である。１４８０は第１の電源ピン、１４９０は第１
の接地ピン、１４８１は第２の電源ピン、1491は第２の
接地ピンである。また、１４８５は電源ピン１４８０と
電源ノードＮ１との間の寄生インダクタンス、１４９５
は接地ピン１４９０と接地ノードＮ２との間の寄生イン
ダクタンスである。１４８６は電源ピン１４８１と電源
ノードＮ３との間の寄生インダクタンス、１４９６は接
地ピン１４９１と接地ノードＮ４との間の寄生インダク
タンスである。
【００３０】本実施例では二対の電源ピンと接地ピンが
使用されており、出力回路群1410，１４２０と出力回路
群１４４０，１４５０の動作は図１０の実施例と同じで
ある。出力回路群１４３０と１４６０はＰＤＧ回路の出
力信号１９５による制御は受けず、センス回路の出力１
４３１と１４６１に遅延回路群１４３３と１４６３が設
けられている。このため、出力回路群１４３０と１４６
０は他の４つの出力回路群とは異なる時刻に駆動され、
遅延回路群１４３３，１４６３の遅延時間だけ高速性が
犠牲になるが、図１３の実施例の１.５倍 の数の出力回
路群で同程度の雑音レベルに抑えることができる。従っ
て、×２４出力や×３２出力などの超多ビット出力メモ
リの低雑音化に有効である。
使用されており、出力回路群1410，１４２０と出力回路
群１４４０，１４５０の動作は図１０の実施例と同じで
ある。出力回路群１４３０と１４６０はＰＤＧ回路の出
力信号１９５による制御は受けず、センス回路の出力１
４３１と１４６１に遅延回路群１４３３と１４６３が設
けられている。このため、出力回路群１４３０と１４６
０は他の４つの出力回路群とは異なる時刻に駆動され、
遅延回路群１４３３，１４６３の遅延時間だけ高速性が
犠牲になるが、図１３の実施例の１.５倍 の数の出力回
路群で同程度の雑音レベルに抑えることができる。従っ
て、×２４出力や×３２出力などの超多ビット出力メモ
リの低雑音化に有効である。
【００３１】以上の説明では本発明者によってなされた
発明をＳＲＡＭに適用した場合について説明したが、本
発明はそれに限定されず、多ビット出力のＤＲＡＭやＲ
ＯＭ適用しても同様な効果が得られる。また、本発明は
半導体記憶装置への適用に限定されず、マイクロプロセ
ッサなど同時に多数の出力回路を駆動するその他の半導
体集積回路にも広く適用できる。
発明をＳＲＡＭに適用した場合について説明したが、本
発明はそれに限定されず、多ビット出力のＤＲＡＭやＲ
ＯＭ適用しても同様な効果が得られる。また、本発明は
半導体記憶装置への適用に限定されず、マイクロプロセ
ッサなど同時に多数の出力回路を駆動するその他の半導
体集積回路にも広く適用できる。
【００３２】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、低雑音で高速な多ビット出力の半導体記憶装置
や半導体集積回路装置を実現できる効果がある。
よれば、低雑音で高速な多ビット出力の半導体記憶装置
や半導体集積回路装置を実現できる効果がある。
【図１】本発明の第１の実施例を示す図。
【図２】プリ駆動回路の実施例を示す図。
【図３】プリ駆動回路のタイムチャートを示す図。
【図４】出力回路のブロック図を示す図。
【図５】出力回路の第１の実施例を示す図。
【図６】図５の出力回路の真理値表を示す図。
【図７】出力回路の第２の実施例を示す図。
【図８】図７の出力回路の真理値表を示す図。
【図９】本発明の半導体記憶装置の動作タイムチャート
を示す図。
を示す図。
【図１０】本発明の第２の実施例を示す図。
【図１１】本発明の第３の実施例を示す図。
【図１２】本発明の第４の実施例を示す図。
【図１３】本発明の第５の実施例を示す図。
【図１４】本発明の第６の実施例を示す図。
【図１５】シミュレーション波形を示す図。
１１０…アドレスバッフア、１２０，１３０…Ｘ，Ｙデ
コーダ、１４０…メモリアレイ、１５０…センスアン
プ、１６０，１６５…出力回路群、１７０…読出し／書
込み制御回路、１８０…ＡＴＤ回路、１９０…プリ駆動
信号発生回路。
コーダ、１４０…メモリアレイ、１５０…センスアン
プ、１６０，１６５…出力回路群、１７０…読出し／書
込み制御回路、１８０…ＡＴＤ回路、１９０…プリ駆動
信号発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 亮 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (72)発明者 内田 英明 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体設計開発 センタ内 (56)参考文献 特開 平２−2994（ＪＰ，Ａ) 特開 平３−53616（ＪＰ，Ａ) 特開 昭60−50789（ＪＰ，Ａ) 特開 平２−203494（ＪＰ，Ａ)
Claims (3)
- 【請求項１】一対の電源端子と、 複数のメモリセルと、 上記複数のメモリセルと、 上記複数のメモリセルのアドレス信号が入力されるアド
レスバッファ回路と、 上記アドレスバッファ回路から入力される信号に応答し
て、上記複数のメモリセルのうち少なくとも１個を選択
するアドレスデコーダ回路と、 上記複数のメモリセルに接続され、上記複数のメモリセ
ルに記憶された複数のデータをセンスするセンス回路
と、 上記センス回路から入力される複数のデータを同時に出
力するための複数の出力回路を有する第１、第２の出力
回路群とを有し、 少なくとも上記電源端子の電位の変動を低減するため
に、上記アドレスバッファ回路から出力される信号に応
答して、上記センス回路の出力信号に先立ち、上記第１の出力回路群は、各出力回路において、入力さ
れる上記出力回路の動作イネーブルを制御する信号が低
レベルで、入力される上記出力回路を駆動するパルス信
号が高レベルである時、出力する信号を一方のレベルに
駆動する機能を有する第１のトライステート回路を有
し、 上記第２の出力回路群は、各出力回路において、入力さ
れる上記出力回路の動作イネーブルを制御する信号が低
レベルで、入力される上記出力回路を駆動するパルス信
号が高レベルである時、出力する信号を他方のレベルに
駆動する機能を有する第２のトライステート回路を有
し、 上記一対の電源端子と、上記複数のメモリセルと、上記
アドレスバッファ回路と、上記アドレスデコーダ回路
と、上記センス回路と、上記第１、第２の出力回路群
は、同一チップ内に設けられた ことを特徴とする半導体
記憶装置。 - 【請求項２】請求項１記載において、上記複数のメモリセルへの アクセス開始信号を検出する
検出回路と、上記 検出回路の出力に応じて上記出力回路群を駆動する
パルス信号を発生させ るプリ駆動信号発生回路とを有す
る半導体記憶装置。 - 【請求項３】請求項２記載において、上記一対の電源端子は、第１の電位部と第２の電位部と
を有し、 上記出力回路は、上記第１の電位部と出力端子との間に
接続される第１のトランジスタと、上記出力端子と上記
第２の電位部との間に接続される第２のトランジスタと
を有し、 上記第１および第２のトランジスタは、メモリアクセス
開始信号に応答して上記第１の電位部と上記出力端子と
の間に、又は、上記出力端子と上記第２の電位部との間
に電流路を形成することを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03158057A JP3085413B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置及び半導体集積回路装置 |
| KR1019920009540A KR100247472B1 (ko) | 1991-06-28 | 1992-06-02 | 반도체기억장치및반도체집적회로장치 |
| US07/905,745 US5345421A (en) | 1991-06-28 | 1992-06-29 | High speed, low noise semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03158057A JP3085413B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置及び半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056677A JPH056677A (ja) | 1993-01-14 |
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Family
ID=15663356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03158057A Expired - Fee Related JP3085413B2 (ja) | 1991-06-28 | 1991-06-28 | 半導体記憶装置及び半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
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| KR0157901B1 (ko) * | 1995-10-05 | 1998-12-15 | 문정환 | 출력 제어 회로를 포함하는 디램 |
| KR0167298B1 (ko) * | 1995-12-20 | 1999-01-15 | 문정환 | 메모리의 데이타 고속 억세스장치 |
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| KR100979117B1 (ko) * | 2008-01-24 | 2010-08-31 | 주식회사 하이닉스반도체 | 고속의 데이터 및 신호 송수신 장치 및 방법 |
| US7974142B2 (en) | 2007-09-04 | 2011-07-05 | Hynix Semiconductor Inc. | Apparatus and method for transmitting/receiving signals at high speed |
| US9203405B2 (en) * | 2013-12-10 | 2015-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low-power internal clock gated cell and method |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4527081A (en) * | 1983-02-11 | 1985-07-02 | The United States Of America As Represented By The Scretary Of The Army | Overshoot predriven semi-asynchronous driver |
| JPS59181828A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| JPS6050789A (ja) * | 1983-08-31 | 1985-03-20 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS6324721A (ja) * | 1986-07-16 | 1988-02-02 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JP2870009B2 (ja) * | 1988-04-15 | 1999-03-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
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| JPH03152794A (ja) * | 1989-11-09 | 1991-06-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5239214A (en) * | 1990-09-03 | 1993-08-24 | Matsushita Electric Industrial Co., Ltd. | Output circuit and data transfer device employing the same |
-
1991
- 1991-06-28 JP JP03158057A patent/JP3085413B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-02 KR KR1019920009540A patent/KR100247472B1/ko not_active IP Right Cessation
- 1992-06-29 US US07/905,745 patent/US5345421A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| KR930001230A (ko) | 1993-01-16 |
| KR100247472B1 (ko) | 2000-03-15 |
| US5345421A (en) | 1994-09-06 |
| JPH056677A (ja) | 1993-01-14 |
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