JP3803195B2 - 同期dram用ダイナミッククロック発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置の同期DRAMに使われるクロック発生回路に関する。
【0002】
【従来の技術】
DRAMは非同期に制御されており、プロセッサなどの制御デバイスによって入力端子上にアドレスを入力され、ロウ及びカラムアドレスのストローブ信号によりストローブされる。アドレスは必要最小限の時間、入力端子に保持され、この間に指定のアドレスにアクセスし、所定の時間(アクセスタイム)経過後にプロセッサからの新たなデータをメモリ内に書き込んだり、メモリに記憶されているデータを読み出して出力する。従ってプロセッサは、DRAMがプリチャージ、アドレスのデコード、データのセンシング又は出力バッファからのデータ出力のような各種の内部動作を行うときには待機状態になる。
【0003】
プロセッサの待機状態は、システム全体の動作を遅くする要因となる。そのため待機時間中にもプロセッサが他の処理を行えるようにし、データの入出力動作をより高速に行えるようにする同期型のDRAMが開発されている。
【0004】
【発明が解決しようとする課題】
同期型のDRAMは、プロセッサなどから入力されるシステムクロックを内部回路の信号レベルに変換するクロックバッファを用いる。このようなクロックバッファの採用により、チップ内の各デバイスはシステムクロックに応答して動作することができる。しかし、クロックバッファは外部から供給されるシステムクロックなどの外部クロックをバッファリングして内部クロックに変換する役割のみを果たすため、外部クロックと内部クロックとの間にはバッファによる遅延が発生する。このような遅延により、クロック間のタイムスキューが発生すると、外部クロックの入力時にチップの内部動作は遅延されてから行われる。従って、外部クロックに対する遅延を最小とする内部クロックが必要とされている。
【0005】
本発明の目的は、システムクロックに対する遅延を最小とする同期DRAM用のダイナミッククロック発生回路を提供するにある。
【0006】
【課題を解決するための手段】
以上のような課題を解決する本発明の同期DRAM用ダイナミッククロック発生回路は、外部クロックを内部回路レベルに変換する入力バッファと、入力バッファから出力されるクロックの第1遷移により外部クロックの第2遷移に高速に追従する内部クロックの第2遷移を生成し、第1、第2ディスエーブル信号に応答して設定区間だけ内部クロックのハイ状態を保持してから第1遷移を生成することによりオートパルス型の内部クロックを出力するイネーブルパス部と、入力バッファの出力クロックを受信してイネーブルパス部に第1、第2ディスエーブル信号を提供するディスエーブルパス部と、を含んで構成することを特徴とする。
【0007】
或いは次のような回路でもよく、外部クロックを内部回路レベルに変換する入力バッファと、入力バッファから出力されるクロックの第2遷移により外部クロックの第1遷移に高速に追従する内部クロックの第1遷移を生成し、第1、第2ディスエーブル信号に応答して設定区間だけ内部クロックのロー状態を保持してから第2遷移を生成することによりオートパルス型の内部クロックを出力するイネーブルパス部と、入力バッファの出力クロックを受信してイネーブルパス部に第1、第2ディスエーブル信号を提供するディスエーブルパス部と、を含んで構成することを特徴とする。
【0008】
以上の回路において例えば、第1遷移とはハイ状態からロー状態に遷移し、第2遷移とはロー状態からハイ状態に遷移することである。またディスエーブルパス部は遅延回路及びラッチ回路を含んで構成される。
【0009】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施形態を説明する。
【0010】
図1は同期DRAM用ダイナミッククロック発生回路を示す。入力されるシステムクロックCLKに対する遅延を最小とするオートパルス型の内部クロックPCLKを発生するため、クロック発生回路は入力バッファ10、イネーブルパス部100及びディスエーブルパス部200から構成される。入力バッファ10はシステムクロックCLKを内部レベルに変換する役割を果たす。例えば、システムクロックCLKのレベルがTTLレベルの場合には、入力バッファ10の出力レベルは通常のCMOSレベルとなる。イネーブルパス部100は、MOSトランジスタ40〜43、45、47及びインバータ44、46から構成される。ディスエーブルパス部200は、MOSトランジスタ21〜23及びインバータ20、24〜27,30、31から構成される。
【0011】
イネーブルパス部100において、MOSトランジスタ41、42と、MOSトランジスタ40、43はそれぞれインバータを構成する。ディスエーブルパス部200においては、MOSトランジスタ22、23がインバータを構成する。インバータ30、31はディレイ回路であり、その遅延量はオートパルスの幅を決定する。また、インバータ24、25はラッチ回路を構成する。インバータ24〜27、30、31、44、46はP型及びN型一対のMOSトランジスタでそれぞれ構成されている。
【0012】
動作速度を速くするため、インバータ46内のPMOSトランジスタのゲート長を、通常より長く、例えば180μmに設定する。また、インバータ44内のNMOSトランジスタのゲート長も、通常のゲート長より長く、例えば50μmに設定する。さらに、PMOSトランジスタ40、41のゲート長をそれぞれ約60μm、40μmにする。
【0013】
イネーブルパス部100は、入力バッファ10から出力されるクロックの第1遷移(ハイ→ロー)に応答してシステムクロックの第2遷移(ロー→ハイ)に高速に追従する内部クロックPCLKの第2遷移(ロー→ハイ)を生成し、第1、第2ディスエーブル信号(ノードH、Iの信号)に応答して設定区間だけ内部クロックのハイ状態を保持してから第1遷移(ハイ→ロー)を生成することにより、オートパルス型(例えば、ハイ区間がロー区間に比べて相対的に短いパルス)の内部クロックを出力する。
【0014】
ディスエーブルパス部200は、イネーブルパス部100と同様に入力バッファ10の出力(ノードAの信号)を受信して、イネーブルパス部100に第1、第2ディスエーブル信号(ノードH、Iの信号)を提供する。
【0015】
図1において、符号“EP”はイネーブルパスを示し、参照符号“ DP ”はディスエーブルパスを示す。
【0016】
図2は図1の各ノードにおける信号のタイムチャートである。この波形から、本発明の回路がシステムクロックに対する遅延を最小にするオートパルス型の内部クロックを発生することがわかる。各波形A〜I、CLK、PCLKは、図1の各ノード名に対応する。
【0017】
システムクロックCLKは、入力バッファ10によりノードAで波形Aになる。波形AによりノードBには波形Bが出力される。波形Bは、インバータ30によりT1の遅延量をもち、ノードDで波形Dになる。この波形Dは、インバータ31によりさらにT2遅延され、ノードEで波形Eになる。波形EはノードF、G、H、Iを通過して、それぞれ波形F、G、H、Iになる。波形Hは第1ディスエーブル信号として、ロー状態でトランジスタ45をオンにしてノードCをハイ状態にし、ハイ状態でノードCはインバータ44の出力波形になる。波形Iは第2ディスエーブル信号で、ハイ状態でトランジスタ47をオンにしてPCLKをロー状態にし、ロー状態でPCLKはインバータ46の出力波形になる。
【0018】
図2のA2は、第1ディスエーブル信号(波形H)による波形Cの立ち上がりを示す。一方、波形Cの立ち下がりは波形Bに応答する。
【0019】
この回路は、図2のA1及びA3からわかるように、システムクロックに対する遅延を最小とするオートパルス型の内部クロックを生成する。イネーブル時のゲートディレイは入力バッファ、トランジスタ40及びインバータ44、46の4部分のゲートディレイのみを有することになる。
【0020】
【発明の効果】
本発明の同期DRAM用ダイナミッククロック発生回路により、システムクロックに対する遅延を最小とするオートパルス型の内部クロックを生成することができる。
【図面の簡単な説明】
【図1】ダイナミッククロック発生回路図。
【図2】図1の各ノードにおける信号のタイムチャート。
【符号の説明】
10 入力バッファ
100 イネーブルパス部
200 ディスエーブルパス部
Claims (5)
- 外部クロックを内部回路レベルに変換する入力バッファと、
入力バッファから出力されるクロックの第1遷移により外部クロックの第2遷移に追従する内部クロックの第2遷移を生成し、第1、第2ディスエーブル信号に応答して設定区間だけ内部クロックのハイ状態を保持してから第1遷移を生成してオートパルス型の内部クロックを内部クロックノードに出力するイネーブルパス部と、
前記イネーブルパス部で生成された前記内部クロックの第2遷移に応答して前記設定区間を与える遅延回路を有すると共に、前記入力バッファから出力されるクロックを受信し、受信したクロックと前記遅延回路の出力に基づき前記第1、第2ディスエーブル信号を生成して前記イネーブルパス部に提供するディスエーブルパス部と、を含んで構成し、
前記イネーブルパス部は、
第1インバータと、
第1インバータに直列接続されて前記内部クロックノードを駆動する第2インバータと、
前記第1ディスエーブル信号に応答して前記第1インバータと前記第2インバータとの接続ノードに第2遷移を生じさせる第1トランジスタと、
前記第2ディスエーブル信号に応答して内部クロックノードに第1遷移を生じさせる第2トランジスタとを有する、ことを特徴とする同期DRAM用ダイナミッククロック発生回路。 - 外部クロックを内部回路レベルに変換する入力バッファと、
入力バッファから出力されるクロックの第2遷移により外部クロックの第1遷移に追従する内部クロックの第1遷移を生成し、第1、第2ディスエーブル信号に応答して設定区間だけ内部クロックのロー状態を保持してから第2遷移を生成してオートパルス型の内部クロックを内部クロックノードに出力するイネーブルパス部と、
前記イネーブルパス部で生成された前記内部クロックの第1遷移に応答して前記設定区間を与える遅延回路を有すると共に、前記入力バッファから出力されるクロックを受信し、受信したクロックと前記遅延回路の出力に基づき前記第1、第2ディスエーブル信号を生成して前記イネーブルパス部に提供するディスエーブルパス部と、を含んで構成し、
前記イネーブルパス部は、
第1インバータと、
第1インバータに直列接続されて前記内部クロックノードを駆動する第2インバータと、
前記第1ディスエーブル信号に応答して前記第1インバータと前記第2インバータとの接続ノードに第1遷移を生じさせる第1トランジスタと、
前記第2ディスエーブル信号に応答して内部クロックノードに第2遷移を生じさせる第2トランジスタとを有する、ことを特徴とする同期DRAM用ダイナミッククロック発生回路。 - 第1遷移はハイ状態からロー状態に遷移する請求項1又は請求項2記載の同期DRAM用ダイナミッククロック発生回路。
- 第2遷移はロー状態からハイ状態に遷移する請求項1〜3のいずれか1項に記載の同期DRAM用ダイナミッククロック発生回路。
- 前記ディスエーブルパス部は、前記受信したクロックと前記遅延回路の出力にしたがって動作するラッチ回路の出力に基づき前記第1、第2ディスエーブル信号を生成する請求項1〜4のいずれか1項に記載の同期DRAM用ダイナミッククロック発生回路。
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