KR100477327B1 - 동기디램용다이나믹클럭발생회로 - Google Patents

동기디램용다이나믹클럭발생회로 Download PDF

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Abstract

동기디램용 다이나믹 클럭 발생회로가 개시된다. 본 발명의 다이나믹 클럭 발생회로는 시스템 클럭에 대해 지연이 최소화된 오토펄스 형태의 내부클럭을 발생하기 위하여, 외부에서 인가되는 시스템 클럭을 내부의 필요레벨로 변환하는 입력버퍼와: 상기 입력버퍼로부터 출력되는 클럭을 수신하여 제1 및 제2 디세이블 신호를 생성하는 디세이블 패스회로와; 상기 입력버퍼로부터 출력되는 클럭을 수신하여 상기 내부클럭신호의 제1 천이를 생성하고, 상기 제1 및 제2 디세이블 신호를 수신하여 상기 내부클럭신호의 제2 천이를 생성하며 상기 내부클럭신호의 제1 천이는 상기 시스템 클럭 신호의 제1 천이와 동시에 일어나도록 함으로써 오토펄스형태의 상기 내부클럭신호를 생성하는 인에이블 패스회로를 포함함을 특징으로 한다.

Description

동기디램용 다이나믹 클럭 발생회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동기디램용 다이나믹 클럭 발생회로에 관한 것이다.
일반적으로, 반도체 메모리 장치 중 디램들은 프로세서등의 제어디바이스에 의해 비동기적으로 콘트롤 되어 왔다. 이것은 프로세서가 디램 입력단자들상에 어드레스들을 내려놓고 로우 및 칼럼어드레스 스트로브신호 핀들을 이용하여 그들을 스트로브하는 것을 의미한다. 상기 어드레스들은 요구되는 최소 시간동안 홀딩된다. 이 시간동안에 디램은 메모리 내에 어드레스된 위치들을 억세스하고 소정시간 (억세스 타임)후에 프로세서로부터의 새 데이터를 메모리 내에 라이트하거나, 메모리에 저장된 데이터를 리드할 프로세서를 위해 자신의 출력단으로 제공한다. 따라서 프로세서는 디램이 프리차아지, 어드레스들의 디코딩, 데이터의 센싱 및 출력버퍼를 통한 데이터의 출력 등과 같은 다양한 내부동작을 수행하는 동안 대기하여야 한다. 프로세서의 이러한 대기상태는 전체 시스템의 동작속도를 저속으로 만들어 버리는 요인이 된다. 그러한 대기시간으로부터 프로세서를 자유롭게 하여 프로세서가 다른 타스크를 수행하게 해주고 데이터의 입출력 동작을 보다 고속으로 수행하기 위한 동기형(Synchronous Type) 디램이 근래에 개발되었다.
그러한 동기 디램은 프로세서등에서 인가되는 시스템 클럭을 내부의 회로에 맞는 레벨로 변환하는 클럭버퍼를 통상적으로 채용하고 있다. 상기 클럭버퍼의 채용에 의해, 칩내의 각 디바이스는 결국 상기 시스템 클럭에 응답하여 동작되는 양상이다. 그러나, 상기의 클럭버퍼는 단순히 외부로부터 공급되는 시스템클럭 등과 같은 외부클럭을 버퍼링하여 칩의 내부에서 필요로 하는 내부클럭을 발생하는 역할만하므로, 외부클럭과 내부클럭간에는 버퍼의 지연현상에 기인하여 타임 딜레이가 필연적으로 발생된다. 이러한 지연차로 인하여, 클럭들간의 타임스큐가 발생되면 외부클럭의 인가시 칩 내부의 동작은 그 만큼 지연된 후에 수행된다. 따라서, 외부로부터 공급되는 외부클럭에 대하여 지연을 최소한으로 가지는 내부클럭, 즉 외부클럭에 거의 동기되어 타임스큐가 보다 적은 내부클럭을 생성할 필요성이 강력히 요구된다.
따라서, 본 발명의 목적은 시스템 클럭에 대해 지연이 최소화된 오토펄스 형태의 내부클럭을 발생할 수 있는 동기디램용 다이나믹 클럭 발생회로를 제공함에 있다.
본 발명의 다른 목적은 회로의 구성이 비교적 간단한 동기디램용 다이나믹 클럭 발생회로를 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명은 동기디램에 적합한 내부클럭신호를 생성하는 클럭 발생회로에 있어서, 외부에서 인가되는 시스템 클럭을 내부의 필요레벨로 변환하는 입력버퍼와; 상기 입력버퍼로부터 출력되는 클럭을 수신하여 제1 및 제2 디세이블 신호를 생성하는 디세이블 패스회로와: 상기 입력버퍼로부터 출력되는 클럭을 수신하여 상기 내부클럭신호의 제1 천이를 생성하고, 상기 제1 및 제2 디세이블 신호를 수신하여 상기 내부클럭신호의 제2 천이를 생성하며 상기 내부클럭신호의 제1 천이는 상기 시스템 클럭 신호의 제1 천이와 동시에 일어나도록 함으로써 오토펄스형태의 상기 내부클럭신호를 생성하는 인에이블 패스회로를 포함함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 부분의 노드는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 동일 참조부호로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를 들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 엔형 및 피형모오스 트랜지스터의 동작 및 그 제조방법은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.
도 1을 참조하면, 본 발명의 실시예에 따른 동기디램용 다이나믹 클럭 발생회로가 보여진다. 인가되는 시스템 클럭 CLK에 대해 지연이 최소화된 오토펄스 형태의 내부클럭 PCLK을 발생하기 위하여, 입력버퍼(10), 인에이블 패스부(100) 및 디세이블 패스부(200)는 상기 클럭 발생회로를 구성한다. 상기 입력버퍼(10)는 시스템 클럭 CLK을 내부의 필요레벨로 변환하는 역할을 수행한다. 예를 들어, 시스템 클럭 CLK의 레벨이 티티엘(TTL)레벨인 경우에 상기 버퍼(10)의 출력레벨은 통상 CMOS레벨이 된다. 인에이블 패스부(100)는 피형 및 엔형 모오스 트랜지스터(40-43 및 47)와 인버터들(44,45)로 구성된다. 디세이블 패스부(200)는 피형 및 엔형 모오스 트랜지스터(21-23), 그리고 인버터들(20, 24-27, 30,31)로 구성된다.
상기 인에이블 패스부(100) 내에서, 피형 및 엔형 모오스 트랜지스터(41,42)와, 피형 및 엔형 모오스 트랜지스터(40,43)는 각기 하나의 인버터를 구성한다. 상기 디세이블 패스부(200) 내에서, 피형 및 엔형 모오스 트랜지스터(22,23)는 하나의 인버터를 구성한다. 상기 인버터(30,31)는 딜레이 체인이며 그 지연양은 오토 펄스의 폭을 결정하게 된다. 상기 인버터(24,25)는 하나의 래치를 구성한다. 상기 인버터들은 실질적으로 피형 및 엔형 모오스 트랜지스터 한 쌍으로 각기 구성되어 있다. 동작의 스피드를 빠르게 하기 위하여 상기 인버터(46) 내의 피형 모오스 트랜지스터는 게이트 길이가 통상의 게이트 길이에 비해 매우 크게 설정된다. 예컨대, 180㎛이다. 또한, 인버터(44) 내의 엔형 모오스 트랜지스터는 게이트 길이가 통상의 게이트 길이(약 10㎛)에 비해 매우 크게 설정된다. 예컨대, 50㎛이다. 피형 모오스 트랜지스터(40,41)의 게이트 길이는 각기 약 60㎛,40㎛로 설정한다.
따라서, 상기 인에이블 패스부(100)는 상기 입력버퍼(10)로부터 출력되는 클 럭의 제1천이(하이에서 로우로 천이)에 응답하여 상기 시스템 클럭의 제2천이(로우에서 하이로)에 고속 추종하는 내부클럭 PLCK의 제2천이(예컨대 라이징 에지)를 형성하고, 제1,2디세이블 신호(도 2의 파형 H,I에 각기 대응)에 응답하여 설정된 구간만큼만 상기 내부클럭의 제2천이 상태를 유지시키고 나서 제1천이(폴링에지)를 생성함에 의해 오토펄스형태(예컨대 하이구간이 로우구간에 비해 상대적으로 짧은 펄스)의 내부클럭을 출력한다.
상기 디세이블 패스부(200)는 상기 인에이블 패스부(100)와 공통으로 상기 입력버퍼(10)의 출력클럭(노드 A에 나타나는 레벨변환된 클럭)을 수신하여 상기 인 에이블 패스부(100)로 상기 제1,2디세이블 신호(도 2의 파형 H,I에 각기 대응)를 제공한다. 도 1에서, 부호 EP는 인에이블 패스를 가리키며, 부호 DP는 디세이블 패스를 의미한다.
도 2에는 상기 도 1의 각 노드에 나타나는 신호들의 동작 타이밍도가 나타나있다. 게이트 딜레이를 어느 정도 무시하고 도시된 파형들을 참조하면, 본 발명의 회로가 시스템 클럭에 대해 지연이 최소화된 오토펄스 형태의 내부클럭을 발생하는 것을 이해할 수 있게 된다. 도 2에서, 알파벳으로 라벨링된 파형들은 도 1에서의 각 노드에 나타나는 파형들이다. 먼저, 시스템 클럭 CLK이 로우에서 하이로 가면, 도 1의 노드 A에는 도 2의 파형 A가 나타난다. 이는 상기 입력버퍼(10)의 버피링 출력동작에 의해서이다. 상기 파형 A에 의해 노드 B에는 도 2의 파형 B가 나타나다. 상기 파형 B를 수신하는 인버터(30)는 구간 T1만큼의 일정한 지연을 행하여 노드 D에 도 2의 파형 D를 생성한다. 상기 파형 D는 인버터(31)에 의해 재차로 구간T2만큼 지연되어 노드 E에서 파형 E로서 나타난다. 상기 파형 E는 노드 F,G,H,I를 통과하면서 각기 도 2의 파형 F,G,H,I로 나타난다. 여기서, 상기 파형 H의 폴링에지에 의해 트랜지스터(45)가 턴-온 되면 노드 C에는 도 2의 파형 C가 나타나고, 이 파형이 인버터(46)를 통과하면 내부클럭 PLCK가 됨을 알 수 있다. 도 2에서의 부호A2는 상기 파형 H에 응답하는 파형 C의 라이징 에지를 보여준다. 한편, 파형 C의 폴링 에지는 상기 파형 B에 응답하여 이미 이루어진 것이다. 결국, 도 2의 부호 A1 및 A3에서 알 수 있듯이 시스템 클럭에 대해 지연이 최소화된 오토펄스 형태의 내부클럭을 얻게 된다. 따라서, 인에이블시 게이트 딜레이는 입력버퍼, 트랜지스터(40), 인버터(44,46)에 의해서만 발생되므로 4부분의 게이트 딜레이만을 가지게 된다.
본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 후술되는 청구범위에 기재된 본 발명의 기술적 사상 및 범주내에서 당업자에 의해 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같은 본 발명의 동기디램용 다이나믹 클럭 발생회로에 따르면, 시스템 클럭에 대해 지연이 최소화된 오토펄스 형태의 내부클럭을 발생하는 효과가 있다.
도 1은 본 발명에 따른 동기디램용 다이나믹 클럭 발생회로도.
도 2는 도 1의 각 노드에 나타나는 신호들의 동작 타이밍도.

Claims (7)

  1. 동기디램에 적합한 내부클럭신호를 생성하는 클럭 발생회로에 있어서,
    외부에서 인가되는 시스템 클럭을 내부의 필요레벨로 변환하는 입력버퍼와;
    상기 입력버퍼로부터 출력되는 클럭을 수신하여 제1 및 제2 디세이블 신호를 생성하는 디세이블 패스회로와;
    상기 입력버퍼로부터 출력되는 클럭을 수신하여 상기 내부클럭신호의 제1 천이를 생성하고, 상기 제1 및 제2 디세이블 신호를 수신하여 상기 내부클럭신호의 제2 천이를 생성하며 상기 내부클럭신호의 제1 천이는 상기 시스템 클럭 신호의 제1 천이와 동시에 일어나도록 함으로써 오토펄스형태의 상기 내부클럭신호를 생성하는 인에이블 패스회로를 포함함을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
  2. 제1항에 있어서, 상기 제1천이는 하이에서 로우레벨로 변환되는 것임을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
  3. 제1항에 있어서, 상기 제2천이는 로우에서 하이레벨로 변환되는 것임을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
  4. 싱크디램용 클럭버퍼에 있어서,
    외부에서 인가되는 시스템 클럭을 씨모오스 레벨로 변환하는 입력버퍼와;
    상기 입력버퍼로부터 출력되는 클럭을 수신하여 제1 및 제2 디세이블 신호를 생성하는 디세이블 패스회로와;
    상기 입력버퍼로부터 출력되는 클럭을 수신하여 상기 내부클럭신호의 제1 천이를 생성하고, 상기 제1 및 제2 디세이블 신호를 수신하여 상기 내부클럭신호의 제2 천이를 생성하며 상기 내부클럭신호의 제1 천이는 상기 시스템 클럭 신호의 제1 천이와 동시에 일어나도록 함으로써 오토펄스형태의 상기 내부클럭신호를 생성하는 인에이블 패스회로를 포함함을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
  5. 제4항에 있어서, 상기 제1천이는 하이에서 로우레벨로 변환되는 것임을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
  6. 제4항에 있어서, 상기 제2천이는 로우에서 하이레벨로 변환되는 것임을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
  7. 제4항에 있어서, 상기 디세이블 패스회로는 딜레이 체인 및 래치를 포함함을 특징으로 하는 동기디램용 다이나믹 클럭 발생회로.
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