KR20030039179A - 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 - Google Patents

싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 Download PDF

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Abstract

싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치가 제공된다. 본 발명은 클락 신호의 상승 에지 및 하강 에지에서 데이터를 액세스하는 동기식 반도체 메모리 장치에 관한 것이다. 본 발명의 동기식 반도체 메모리 장치는 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호 또는 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼와, 상기 싱글 엔디드 스트로브 모드 및 디퍼렌셜 스트로브 모드 상호간의 모드 변환을 제어하는 제어 수단을 구비한다.
본 발명의 동기식 반도체 메모리 장치는 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능하므로, 시스템의 상황에 적합한 데이터 스트로브 모드를 선택할 수 있다. 따라서, 본 발명의 동기식 반도체 메모리 장치는 고주파수로 동작하는 시스템에 적용되어, 신호의 스큐를 감소시킬 수 있으며 신호 충실도를 향상시킬 수 있다.

Description

싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치{Synchronous semiconductor memory apparatus capable of accomplishing mode change between single-ended strobe mode and differential strobe mode}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 특히 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치에 관한 것이다.
시스템의 클락 신호에 동기되어 동작하는 동기식 반도체 메모리 장치(SDRAM:Sychronous DRAM)는 단일 데이터 율 SDRAM(SDR SDRAM:Single Data Rate SDRAM)과 이중 데이터 율 SDRAM(DDR SDRAM:Double Data Rate SDRAM)으로 분류될 수 있다. SDR SDRAM은 클락 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 응답하여, 클락 신호의 한 주기 동안에 1개의 데이터가 입력 또는 출력된다. 반면에 DDR SDRAM은 클락 신호의 상승 에지와 하강 에지에 응답하여, 클락 신호의 한 주기 동안에 2개의 데이터가 입력 또는 출력된다. 즉, DDR SDRAM의 대역폭(band width)은 SDR SDRAM의 대역폭과 비교하면, 최대 2배가 될 수 있다.
DDR SDRAM에 입력/출력되는 데이터 신호의 윈도우(window)는 SDR SDRAM에 입력/출력되는 데이터 신호의 윈도우와 비교하면 작기 때문에, 입력/출력 데이터 신호를 페치(fetch)해주는 데이터 스트로브 신호(data strobe signal, DQS)가 필요하다. 그래서, DDR SDRAM은 데이터 스트로브 신호가 입력되는 별도의 외부 핀이 추가된다.
DDR SDRAM은 디퍼렌셜 스트로브 모드(differential strobe mode)에 비하여 싱글 엔디드 스트로브 모드(single-ended strobe mode)를 보다 많이 사용하여 데이터 스트로브 신호(DQS)를 발생시킨다. 싱글 엔디드 스트로브 모드는 다수의 데이터 스트로브 신호들이 하나의 위상을 가지고 동일하게 동작하는 모드를 말한다. 디퍼렌셜 스트로브 모드는 다수의 데이터 스트로브 신호들이 두 개의 위상을 가지고 동작하는 모드를 말한다.
시스템의 클락 신호의 주파수가 증가함에 따라, 시스템의 다양한 상황, 즉 보드(board)의 잡음, 인쇄회로 기판상의 배선 배치(PCB routing)로 인한 잡음등에 따라 동기식 반도체 메모리 장치로/로부터 입력/출력되는 신호의 스큐(skew)등이 나타나는 문제점이 있다. 그런데, 종래의 동기식 반도체 메모리 장치는 하나의 데이터 스트로브 모드만을 사용하므로, 상기 스큐 등의 문제점을 해결하지 못하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 싱글 엔디드 스트로브 모드 및 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 일부를 나타내는 블락 다이어그램이다.
도 2는 싱글 엔디드 스트로브 방식에서의 동작 및 디퍼렌셜 스트로브 방식에서의 동작을 나타내는 타이밍 다이어그램이다.
도 3은 도 1의 제1 및 제2 데이터 스트로브 버퍼를 상세히 나타내는 회로도이다.
도 4는 도 1의 제3 및 제4 데이터 스트로브 버퍼를 상세히 나타내는 회로도이다.
도 5는 도 1의 제1 및 제2 상보 데이터 스트로브 버퍼를 상세히 나타내는 회로도이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치는 클락 신호의 상승 에지 및 하강 에지에서 데이터를 액세스하는 동기식 반도체 메모리 장치에 관한 것이다. 본 발명의 동기식 반도체 메모리 장치는 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호 또는 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼와, 상기 싱글 엔디드 스트로브 모드 및 디퍼렌셜 스트로브 모드 상호간의 모드 변환을 제어하는 제어 수단을 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어 수단은 모드 레지스터 세트 사이클에 응답하여, 상기 모드 변환을 제어하는 제어 신호를 발생하는 모드 레지스터이다.
바람직한 실시예에 따르면, 상기 제어 수단은 퓨즈를 포함하며, 상기 퓨즈의 절단 여부에 따라 상기 모드 변환을 제어하는 제어 신호를 발생하는 제어 회로이다.
바람직한 실시예에 따르면, 칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 라이트 인에이블 신호 및 어드레스 신호의 조합에 의해 생성된다.
바람직한 실시예에 따르면, 상기 데이터 스트로브 버퍼는 상기 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호를 각각 발생하는 제1, 제2, 제3 및 제4 데이터 스트로브 버퍼를 포함하는 싱글 엔디드 스트로브 버퍼 그룹과, 상기 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 각각 발생하는 상기 제1 데이터 스트로브 버퍼, 상기 제2 데이터 스트로브 버퍼, 제1 및 제2 상보 데이터 스트로브 버퍼를 포함하는 디퍼렌셜 스트로브 버퍼 그룹을 구비한다.
바람직한 실시예에 따르면, 상기 제1 및 제2 데이터 스트로브 버퍼 각각은 제1 출력단과, 내부 데이터 스트로브 신호가 논리 로우 상태에서 논리 하이 상태로 천이할 때 활성화되는 풀업 제어 신호에 응답하여, 상기 제1 출력단의 전압을 전원 전압으로 풀업시키는 제1 풀업 트랜지스터와, 상기 내부 데이터 스트로브 신호가논리 하이 상태에서 논리 로우 상태로 천이할 때 활성화되는 풀다운 제어 신호에 응답하여, 상기 제1 출력단의 전압을 접지 전압으로 풀다운시키는 제1 풀다운 트랜지스터를 구비하며, 상기 제1 출력단을 통해 상기 데이터 스트로브 신호를 발생한다.
상기 제3 및 제4 데이터 스트로브 버퍼 각각은 제2 출력단과, 상기 제어 신호의 반전 신호 및 상기 풀업 제어 신호를 논리곱한 신호에 응답하여, 상기 제2 출력단의 전압을 상기 전원 전압으로 풀업시키는 제2 풀업 트랜지스터와, 상기 제어 신호 및 상기 풀다운 제어 신호를 논리합한 신호에 응답하여, 상기 제2 출력단의 전압을 상기 접지 전압으로 풀다운시키는 제2 풀다운 트랜지스터를 구비하며, 상기 제2 출력단을 통해 상기 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호를 발생한다.
상기 제1 및 제2 상보 데이터 스트로브 버퍼 각각은 제3 출력단과, 상기 제어 신호 및 상기 풀업 제어 신호의 반전 신호를 논리곱한 신호에 응답하여, 상기 제3 출력단의 전압을 상기 전원 전압으로 풀업시키는 제3 풀업 트랜지스터와, 상기 제어 신호의 반전 신호 및 상기 풀다운 제어 신호의 반전 신호를 논리합한 신호에 응답하여, 상기 제3 출력단의 전압을 상기 접지 전압으로 풀다운시키는 제3 풀다운 트랜지스터를 구비하며, 상기 제3 출력단을 통해 상기 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 발생한다.
이러한 본 발명의 동기식 반도체 메모리 장치는 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능하므로, 시스템의 상황에 적합한 데이터 스트로브 모드를 선택할 수 있다. 따라서, 본 발명의 동기식 반도체 메모리 장치는 고주파수로 동작하는 시스템에 적용되어, 신호의 스큐를 감소시킬 수 있으며 신호 충실도(signal integrity)를 향상시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치의 일부를 나타내는 블락 다이어그램이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 동기식 반도체 메모리 장치는 제1, 제2, 제3 및 제4 데이터 스트로브 버퍼(100, 120, 140, 150), 제1 및 제2 상보 데이터 스트로브 버퍼(110, 130) 및 모드 레지스터(160)를 구비한다.
싱글 엔디드 스트로브 모드(SESM)의 경우, 제1, 제2, 제3 및 제4 데이터 스트로브 버퍼(100, 120, 140, 150)가 사용되어, 데이터 스트로브 신호들(DQS0, DQS1, DQS2, DQS3)이 발생된다. 디퍼렌셜 스트로브 모드(DSM)의 경우, 제1 및 제2 데이터 스트로브 버퍼(100, 120) 및 제1 및 제2 상보 데이터 스트로브 버퍼(110, 130)가 사용되어, 데이터 스트로브 신호들(DQS0, DQS0B, DQS1, DQS1B)이 발생된다. 예를 들어, 싱글 엔디드 스트로브 모드(SESM)의 경우, 하나의 데이터 스트로브 신호(DQS)가 8개의 데이터(DQ)들을 담당하는 반면에, 디퍼렌셜 스트로브 모드(DSM)의 경우 한 쌍의 데이터 스트로브 신호(DQS, DQSB)가 16개의 데이터(DQ)들을 담당한다.
제1 및 제2 데이터 스트로브 버퍼(100, 120)는 제어 신호(PSMRS)와 무관하게 동작하여 데이터 스트로브 신호들(DQS0, DQS1)을 발생하며, 제3 및 제4 데이터 스트로브 버퍼(140, 150)와 제1 및 제2 상보 데이터 스트로브 버퍼(110, 130)는 제어 신호(PSMRS)에 의해 선택적으로 동작한다.
모드 레지스터(mode register, 160)는 칩 선택 신호(CS), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 라이트 인에이블 신호(WE) 및 어드레스 신호(ADDR)의 조합으로 생성되는 모드 레지스터 세트 사이클(mode register set cycle)에 응답하여, 제3 및 제4 데이터 스트로브 버퍼(140, 150)와 제1 및 제2 상보 데이터 스트로브 버퍼(110, 130)를 제어하는 제어 신호(PSMRS)를 발생한다. 상기 어드레스 신호(ADDR)의 논리 레벨 상태에 따라 싱글 엔디드 스트로브 모드 또는 디퍼렌셜 스트로브 모드가 결정된다.
상기 칩 선택 신호(CS)는 본 발명의 동기식 반도체 메모리 장치의 동작을 활성화 또는 비활성화시키는 신호이고, 라이트 인에이블 신호(WE)는 본 발명의 동기식 반도체 메모리 장치(300)의 라이트 동작을 활성화시키는 제어 신호이다. 그리고, 로우 어드레스 스트로브 신호(RAS)는 로우 어드레스 신호가 인가되고 있음을 알려주는 신호이고, 칼럼 어드레스 스트로브 신호(CAS)는 칼럼 어드레스 신호가 인가되고 있음을 알려주는 신호이다.
본 발명의 다른 실시예에 따른 동기식 반도체 메모리 장치는 도 1에 도시된 모드 레지스터(160) 대신 퓨즈를 포함한 제어 회로를 포함한다. 바람직하기로는, 상기 제어 회로는, 상기 퓨즈가 절단되지 않았을 경우 제3 및 제4 데이터 스트로브 버퍼(140, 150)를 활성화시키는 신호를 발생시키고, 상기 퓨즈가 절단된 경우 제1 및 제2 상보 데이터 스트로브 버퍼를 활성화시키는 신호(110, 130)를 발생시킨다. 따라서, 상기 제어 회로에 의해 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능하다.
도 2는 싱글 엔디드 스트로브 모드에서의 동작 및 디퍼렌셜 스트로브 모드에서의 동작을 나타내는 타이밍 다이어그램이다. 즉, 도 2는 클락 신호(CK)에 동기된 리드 명령(RD)에 의해 데이터가 독출(read)되는 경우에서의 데이터 스트로브 모드 동작을 나타내는 타이밍 다이어그램이다. 도 2에 도시된 CASE 1 및 CASE 2는 각각 싱글 엔디드 스트로브 모드에서의 동작 및 디퍼렌셜 스트로브 모드에서의 동작을 나타낸다. 그리고, 도 2에 도시된 HI-Z는 하이 임피던스 상태(high impedance state)를 나타낸다.
싱글 엔디드 스트로브 모드 동작의 경우(CASE1), 논리 로우 상태(logic low state)인 제어 신호(PSMRS)에 의해 동일한 위상의 데이터 스트로브 신호들(DQS0, DQS1, DQS2, DQS3)이 발생한다. 반면에 데이터 스트로브 신호들(DQS0B, DQS1B)은 하이 임피던스 상태(HI-Z)를 유지한다. 데이터 스트로브 신호들(DQS0, DQS1, DQS2, DQS3)은 시스템에 데이터가 페치되는 시점을 알려주는 신호이다.
디퍼렌셜 스트로브 모드 동작의 경우(CASE2), 논리 하이 상태(logic highstate)인 제어 신호(PSMRS)에 의해 서로 반대의 위상을 가지는 두 쌍의 데이터 스트로브 신호들([DQS0, DQS0B], [DQS1, DQS1B])이 발생한다. 반면에 데이터 스트로브 신호들(DQS2, DQS3)은 하이 임피던스 상태(HI-Z)를 유지한다. 두 쌍의 데이터 스트로브 신호들([DQS0, DQS0B], [DQS1, DQS1B])은 시스템에 데이터가 페치되는 시점을 알려주는 신호이다.
도 3은 도 1의 제1 및 제2 데이터 스트로브 버퍼를 상세히 나타내는 회로도이다. 도 3을 참조하면, 제1 및 제2 데이터 스트로브 버퍼(100, 120) 각각은 NAND 게이트(101), 인버터들(103, 105, 109), NOR 게이트(107), 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PN1)를 구비한다.
제1 풀업 트랜지스터(PU1)는 논리 하이 상태의 신호(VCC)와 풀업 제어 신호(DOP)를 논리곱(101, 103)한 신호에 응답하여, 제1 출력단(OUT1)의 전압을 전원 전압(VDDQ)으로 풀업(pull up)시킨다. 풀업 제어 신호는 내부 데이터 스트로브 신호가 논리 로우 상태에서 논리 하이 상태로 천이할 때 논리 하이 상태로 활성화하는 신호로서, 본 발명에 따른 동기식 반도체 메모리 장치의 리드 데이터 경로에 포함된 멀티플렉서(미도시)로부터 발생되는 신호이다.
제1 풀다운 트랜지스터(PN1)는 논리 하이 상태의 신호(VCC)의 반전 신호 및 풀다운 제어 신호(DON)를 논리합(107, 109)한 신호에 응답하여, 제1 출력단(OUT1)의 전압을 접지 전압(VSS)으로 풀다운(pull down)시킨다. 풀 다운 제어 신호(DON)는 상기 내부 데이터 스트로브 신호가 논리 하이 상태에서 논리 로우 상태로 천이할 때 논리 하이 상태로 활성화하는 신호로서, 본 발명에 따른 동기식 반도체 메모리 장치의 리드 데이터 경로에 포함된 멀티플렉서(미도시)로부터 발생되는 신호이다.
따라서, 제1 풀업 트랜지스터와 제1 풀다운 트랜지스터(PU1, PN1)는 제어 신호(PSMRS)와는 무관하게 동작하여, 데이터 스트로브 신호들(DQS0, DQS1)을 발생시킨다.
도 4는 도 1의 제3 및 제4 데이터 스트로브 버퍼를 상세히 나타내는 회로도이다. 도 4를 참조하면, 제3 및 제4 데이터 스트로브 버퍼(140, 150)각각은 NAND 게이트(143), NOR 게이트(147), 인버터들(141, 145, 149), 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PN2)를 구비한다.
제어 신호(PSMRS)가 논리 로우 상태인 경우, 제2 풀업 트랜지스터(PU2)는 풀업 제어 신호(DOP)에 응답하여, 제2 출력단(OUT2)의 전압을 전원 전압(VDDQ)으로 풀업시킨다.
제어 신호(PSMRS)가 논리 로우 상태인 경우, 제2 풀다운 트랜지스터(PN2)는 풀다운 제어 신호(DON)에 응답하여, 제2 출력단(OUT2)의 전압을 접지 전압(VSS)으로 풀다운시킨다.
따라서, 제어 신호(PSMRS)가 논리 로우 상태인 경우, 제1 풀업 트랜지스터와 제2 풀다운 트랜지스터(PU2, PN2)는 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호들(DQS2, DQS3)을 발생시킨다.
도 5는 도 1의 제1 및 제2 상보 데이터 스트로브 버퍼를 상세히 나타내는 회로도이다. 도 5를 참조하면, 제1 및 제2 상보 데이터 스트로브 버퍼(110, 130) 각각은 NAND 게이트(111), NOR 게이트(115), 인버터들(113, 117), 제3 풀업 트랜지스터(PU3) 및 제3 풀다운 트랜지스터(PN3)를 구비한다.
제어 신호(PSMRS)가 논리 하이 상태인 경우, 제3 풀업 트랜지스터(PU3)는 풀업 제어 신호(DOP)의 반전 신호(DOPB)에 응답하여, 제3 출력단(OUT3)의 전압을 전원 전압(VDDQ)으로 풀업시킨다.
제어 신호(PSMRS)가 논리 하이 상태인 경우, 제3 풀다운 트랜지스터(PN3)는 풀다운 제어 신호(DON)의 반전 신호(DONB)에 응답하여, 제3 출력단(OUT3)의 전압을 접지 전압(VSS)으로 풀다운시킨다.
따라서, 제어 신호(PSMRS)가 논리 하이 상태인 경우, 제3 풀업 트랜지스터와 제3 풀다운 트랜지스터(PU3, PN3)는 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호들(DQS0B, DQS1B)을 발생시킨다.
본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 동기식 반도체 메모리 장치는 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드 상호간의 모드 변환이 가능하므로, 시스템의 상황에 적합한 데이터 스트로브 모드를 선택할 수 있다. 따라서, 본 발명의 동기식 반도체 메모리장치는 고주파수로 동작하는 시스템에 적용되어, 신호의 스큐를 감소시킬 수 있으며 신호 충실도를 향상시킬 수 있다.

Claims (8)

  1. 클락 신호의 상승 에지 및 하강 에지에서 데이터를 액세스하는 동기식 반도체 메모리 장치에 있어서,
    싱글 엔디드 스트로브 모드의 데이터 스트로브 신호 또는 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 발생하는 데이터 스트로브 버퍼; 및
    상기 싱글 엔디드 스트로브 모드 및 디퍼렌셜 스트로브 모드 상호간의 모드 변환을 제어하는 제어 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어 수단은
    모드 레지스터 세트 사이클에 응답하여, 상기 모드 변환을 제어하는 제어 신호를 발생하는 모드 레지스터인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어 수단은
    퓨즈를 포함하며, 상기 퓨즈의 절단 여부에 따라 상기 모드 변환을 제어하는 제어 신호를 발생하는 제어 회로인 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 모드 레지스터 세트 사이클은
    칩 선택 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 라이트 인에이블 신호 및 어드레스 신호의 조합에 의해 생성되는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 데이터 스트로브 버퍼는
    상기 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호를 각각 발생하는 제1, 제2, 제3 및 제4 데이터 스트로브 버퍼를 포함하는 싱글 엔디드 스트로브 버퍼 그룹; 및
    상기 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 각각 발생하는 상기 제1 데이터 스트로브 버퍼, 상기 제2 데이터 스트로브 버퍼, 제1 및 제2 상보 데이터 스트로브 버퍼를 포함하는 디퍼렌셜 스트로브 버퍼 그룹을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 및 제2 데이터 스트로브 버퍼 각각은
    제1 출력단;
    내부 데이터 스트로브 신호가 논리 로우 상태에서 논리 하이 상태로 천이할 때 활성화되는 풀업 제어 신호에 응답하여, 상기 제1 출력단의 전압을 전원 전압으로 풀업시키는 제1 풀업 트랜지스터; 및
    상기 내부 데이터 스트로브 신호가 논리 하이 상태에서 논리 로우 상태로 천이할 때 활성화되는 풀다운 제어 신호에 응답하여, 상기 제1 출력단의 전압을 접지 전압으로 풀다운시키는 제1 풀다운 트랜지스터를 구비하며,
    상기 제1 출력단을 통해 상기 데이터 스트로브 신호를 발생하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제3 및 제4 데이터 스트로브 버퍼 각각은
    제2 출력단;
    상기 제어 신호의 반전 신호 및 상기 풀업 제어 신호를 논리곱한 신호에 응답하여, 상기 제2 출력단의 전압을 상기 전원 전압으로 풀업시키는 제2 풀업 트랜지스터; 및
    상기 제어 신호 및 상기 풀다운 제어 신호를 논리합한 신호에 응답하여, 상기 제2 출력단의 전압을 상기 접지 전압으로 풀다운시키는 제2 풀다운 트랜지스터를 구비하며,
    상기 제2 출력단을 통해 상기 싱글 엔디드 스트로브 모드의 데이터 스트로브 신호를 발생하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 상보 데이터 스트로브 버퍼 각각은
    제3 출력단;
    상기 제어 신호 및 상기 풀업 제어 신호의 반전 신호를 논리곱한 신호에 응답하여, 상기 제3 출력단의 전압을 상기 전원 전압으로 풀업시키는 제3 풀업 트랜지스터; 및
    상기 제어 신호의 반전 신호 및 상기 풀다운 제어 신호의 반전 신호를 논리합한 신호에 응답하여, 상기 제3 출력단의 전압을 상기 접지 전압으로 풀다운시키는 제3 풀다운 트랜지스터를 구비하며,
    상기 제3 출력단을 통해 상기 디퍼렌셜 스트로브 모드의 데이터 스트로브 신호를 발생하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
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