KR100308119B1 - 카스(CAS)레이턴시(Latency)제어회로 - Google Patents
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Abstract
본 발명은 SDRAM(Synchronous DRAM)에서 높은 동작 주파수에서 카스 레이턴시(CAS latency) 동작 마진을 갖도록 하는 CAS 레이턴시 제어회로 및 배치에 관한 것으로, 복수개의 뱅크를 구비한 SDRAM의 칩에 있어서, 각 뱅크에 각각 배열되는 n개의 주 증폭부와, 상기 복수개의 뱅크 사이에 배열되고 상기 각 주 증폭부에 공유되는 n비트 데이터 버스와, 각 데이터 버스에 일대일 대응되어 데이터 버스의 중앙에 집중 배치되는 n개의 CAS 레이턴시 제어회로와, 상기 각 CAS 레이턴시 제어회로의 출력에 서로 다른 길이로 연결 배치되는 n개의 DQ 블록과, 상기 각 CAS 레이턴시 제어회로에 클럭신호를 인가하기 위한 클럭 버퍼가 배치된 것이다.
Description
본 발명은 SDRAM(Synchronous DRAM)의 CAS 레이턴시 제어회로에 관한 것으로, 특히 높은 동작 주파수에서 카스 레이턴시(CAS latency) 동작 마진을 갖도록 하는 CAS 레이턴시 제어회로 및 배치에 관한 것이다.
일반적으로 DRAM은 커패시터와 트랜지스터의 조합으로 이루어진 것으로, 고집적 반도체 메모리 소자로 널리 이용되고 있다. 그러나 DRAM은 코멘드 신호(RASB, CASB 등)의 딜레이에 의해 동작이 제어되고 Y-어드레스 신호에 따라 데이터가 리드(read)되기 때문에 데이터를 읽어내는 시간이 길고 더불어 속도가 늦다는 단점을 갖고 있다.
따라서, 최근에는 DRAM의 구성에서 읽고 쓰는 동작 속도를 빠르게 한 SDRAM이 개발되어 사용되고 있다.
이와 같은 SDRAM에서 종래의 CAS 레이턴시 제어 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 SDRAM의 CAS 레이턴시 제어회로의 배치도이고, 도 2는 종래의 CAS 레이턴시 제어회로 구성도이며, 도 3은 도 2의 래치부 구성도이고, 도 4는 도 3의 클럭트 인버터의 구성도이다.
도 1은 4개의 뱅크(bank0, bank1, bank2, bank3) 구조를 갖는 종래의 SDRAM을 나타낸 것으로, 각 뱅크에는 각각 n개의 2차 증폭회로(secondary amplifier circuit)인 주 증폭부(MA0i-MA0j, MA1i-MA1j, MA2i-MA2j, MA3i-MA3j)가 배열되고, n개의 데이터 버스(n bit DATA BUS)가 배열되며, 각 뱅크의 각각의 주 증폭부(MA0i-MA0j, MA1i-MA1j, MA2i-MA2j, MA3i-MA3j)는 해당 번째의 데이터 버스(DATAi-DATAj)를 공유한다.
그리고, 각 데이터 버스에 일대일 대응되어 n개의 CAS 레이턴시 제어회로(CLCCi-CLCCj)가 배치되어, i 번째 CAS 레이턴시 제어회로가 i 번째 데이터 버스를 공유한다.
한편, 일반적인 표준 SDRAM(standary SDRAM)에서는 입출력 핀(pin)의 위치가 정해져 있기 때문에 칩 내부의 패드의 위치도 특정한 곳에 배치된다. 그림 1에서 클럭 입력인 클럭 패드는 칩의 중앙부분에 배치되고, 데이터 출력 버퍼 및 패드가 포함된 DQ 블록(DQi-DQj)은 칩의 오른쪽(bank2, bank3 부분)에 분산 배치되고, 배치 순서는 통상 각 데이터 핀의 위치에 대응하도록 한다.
따라서, n개의 DQ 블록(DQi-DQj)은 각각 데이터 출력 버퍼와 입출력 패드를 포함하고 있으므로 특정한 위치에 배치되고, 상기 n개의 CAS 레이턴시 제어회로(CLCCi-CLCCj)도 각각 DQ 블록에 일대일 대응하여 DQ 불럭에 인접한 위치에 분산 배치되어 CAS 레이턴시 제어회로(CLCCi-CLCCj)의 출력이 해당 DQ 블록(DQi-DQj)에 짧게 연결되도록 배치된다.
그리고, 상기 CAS 레이턴시 제어회로(CLCCi-CLCCj)에 클럭신호를 인가하기 위한 QCLK 버퍼(QCLK buffer)가 클럭 패드(Clock pad)에 인접한 곳에 배치되고, 클럭신호(QCLK) 연결 라인은 각 CAS 레이턴시 제어회로(CLCCi-CLCCj)에 연결된다.
이와 같은 배치를 갖는 CAS 레이턴시 제어회로의 구성은 도 2와 같다.
즉, 데이터 출력을 관장하는 클럭신호(QCLK) 신호를 입력하여 각각의 래치 수단(2, 3, 4, 5)을 제어하기 위한 제어신호(con1, con2, con3)를 출력하는 제어회로부(1)와, SDRAM의 모드 레지스터(mode register)에서 전달되는 CAS 레이터시 제어신호(LE34)와 내부 데이터를 논리 연산하여 출력하는 제 1 앤드 게이트(AND gate)(7)와, 상기 제어회로부(1)의 제어신호(con3)에 따라 상기 제 1 앤드 게이트(7)에서 출력되는 데이터를 출력하거나 래치(Latch)하는 제 1 래치 수단(2)과, 상기 제어회로부(1)의 제어신호(con2)에 따라 상기 제 1 래치 수단(2)에서 출력되는 데이터를 출력하거나 래치하는 제 2 래치 수단(3)과, 상기 제어회로부(1)의 제어신호(con1)에 따라 상기 제 2 래치수단(3)에서 출력되는 데이터를 출력하거나 래치하는 제 3 래치수단(4)과, 상기 제어회로부(1)의 제어신호(con1)와 SDRAM의 모드 레지스터(mode register)에서 전달되는 CAS 레이터시 제어신호(LE12)를 논리 연산하는 제 2 앤드 게이트(8)와, 상기 제 2 앤드 게이트(8)의 출력신호에 따라 내부 데이터를 출력하거나 래치하는 제 4 래치 수단(5)과, 상기 SDRAM의 모드 레지스터(mode register)에서 전달되는 CAS 레이터시 제어신호(LE12)에 따라 상기제 3 래치수단(4)에서 출력되는 데이터 또는 제 4 래치수단(5)에서 출력되는 데이터를 데이터 출력 버퍼에 전달하는 데이터 패스 선택부(6)를 포함하여 구성된다.
여기서, 데이터 패스 선택부(6)의 구성은 다음과 같다.
상기 SDRAM의 모드 레지스터(mode register)에서 전달되는 CAS 레이터시 제어신호(LE12)를 반전하는 인버터(6a)와, 상기 SDRAM의 모드 레지스터에서 전달되는 CAS 레이터시 제어신호(LE12) 및 인버터(6a)의 신호에 따라 상기 제 3 래치수단(4)의 출력을 데이터 출력 버퍼로 전달하는 제 1 전송 게이트(6b)와, 상기 SDRAM의 모드 레지스터에서 전달되는 CAS 레이터시 제어신호(LE12) 및 인버터(6a)의 신호에 따라 제 4 래치수단(5)에서 출력되는 데이터를 데이터 출력 버퍼로 전달하는 제 2 전송 게이트(6c)로 구성된다.
또한, 종래의 각 래치수단은 도 3와 같이 구성된다.
즉, 각 래치수단(2, 3, 4, 5)은 제어회로부(1)에서 출력되는 제어신호(con3, con2 또는 con1)를 반전하는 제 1 인버터(9)와, 상기 제어신호(con3, con2 또는 con1)와 제 1 인버터(9)의 출력 신호에 따라 상기 제어신호(con3, con2 또는 con1)가 "로우"일 때 내부 데이터를 반전하여 통과시키는 제 1 클럭트 인버터(Clocked invenrter)(10)와, 상기 제 1 클럭트 인버터(10)에서 출력되는 신호를 반전하여 출력하는 제 2 인버터(12)와, 상기 제어신호(con3, con2 또는 con1)와 제 1 인버터(9)의 출력신호에 따라 상기 제어신호(con3, con2 또는 con1)가 "하이"일 때 상기 제 2 인버터(12)에서 출력되는 데이터 신호를 반전하여 래치시키는 제 2 클럭트 인버터(11)를 구비하여 구성된다.
또한, 상기 각 래치 수단에서 클럭트 인버터의 구성은 도 4과 같다.
정전압단(Vcc)와 접지단 사이에 제 1, 제 2 PMOS(13, 14)와 제 1, 제 2 NMOS(15, 16)가 직렬 연결되고, 제 2 PMOS(14)와 제 1 NMOS(15)의 게이트에 데이터 신호가 인가되고, 제 1 PMOS(13)의 게이트에는 제어회로부(1)의 제어신호(con3, con2 또는 con1) 또는 제 1 인버터(9)의 출력신호가 인가되고, 제 2 NMOS(16)의 게이트에는 제 1 인버터(9)의 출력신호 또는 상기 제어회로부(1)의 제어신호(con3, con2 또는 con1)가 인가되고, 상기 제 2 PMOS(14)와 제 1 NMOS(15)의 접점이 출력단이 된다.
이와 같이 구성된 종래의 CAS 레이턴시 제어회로의 동작은 다음과 같다.
도 5는 종래의 제 1 CAS 레이턴시 동작 타이밍도이고, 도 6는 종래의 제 2 CAS 레이턴시 동작 타이밍도이며, 도 7는 종래의 제 3 CAS 레이턴시 동작 타이밍도이고, 도 8는 종래의 제 4 CAS 레이턴시 동작 타이밍도이다.
먼저, SDRAM의 읽기(read) 동작에서 선택된 뱅크의 주 증폭부(MA0i-MA0j, MA1i-MA1j, MA2i-MA2j, 또는 MA3i-MA3j)들은 뱅크내부의 데이터를 증폭하여 각 데이터 버스(DATAi-DATAj)에 데이터를 출력한다. 이 때 선택되지 않은 뱅크의 주 증폭부(MA0i-MA0j, MA1i-MA1j, MA2i-MA2j 또는 MA3i-MA3j)들은 하이-임피던스(high impedance)를 출력하게 된다.
그리고, 클럭신호는 클럭 패드를 통해 외부에서 상기 QCLK 버퍼(QCLK buffer)에 입력되고, QCLK 버퍼는 내부 클럭인 QCLK를 출력한다.
이렇게 생성된 QCLK와 각 데이터 버스(DATAi-DATAj)를 통해 전달되는 데이터는 각각의 CAS 레이턴시 제어회로(CLCCi-CLCCj)에 입력된다. 또한, 각 CAS 레이턴시 제어회로(CLCCi-CLCCj)에는 SDRAM의 CAS 레이턴시 모드 셋업(CAS latency mode setup)에 의해 설정되어지고 모드 레지스터(mode register)로 부터 전달되어 지는 신호(LE2, LE3, LE4, LE12, LE34)가 입력된다.
따라서, 제 1, 제 2 CAS 레이턴시 동작이 셋팅될 경우에는, 상기 신호(LE12)가 "하이(high)"로 설정되고, 신호(LE34)는 "로우(low)"로 설정된다.
반면, 제 3, 제 4 CAS 레이턴시 동작이 셋팅될 경우에는, 상기 신호(LE12)가 "로우"로 설정되고, 신호(LE34)는 "하이"로 설정된다.
그리고, 상기 신호(LE2, LE3, LE4)는 제 1 CAS 레이턴시 동작에서는 모두 "로우"로 설정되고, LE2는 제 2 CAS 레이턴시에서, LE3는 제 3 CAS 레이턴시에서, LE4는 제 4 CAS 레이턴시에서 각각 "하이"로 설정되고, 나머지 경우는 "로우" 상태를 유지한다.
제어회로부(1)는 QCLK 클럭신호를 입력하여 제어신호(con1, con2, con3)를 만들고 이를 출력한다.
각 CAS 레이턴시 동작을 설명하면 다음과 같다.
첫째, 제 1 CAS 레이턴시 동작은 다음과 같다.
도 5와 같이, 신호(LE2, LE3, LE4 및 LE34)는 "로우"가 되고 신호(LE12)는 "하이"가 되며, 제어회로부(1)는 LE2, LE3, LE4에 의해 제어신호(con1, con2, con3) 모두를 "로우"로 출력하므로, 제 1, 제 2, 제 3 래치수단(2, 3, 4)에는 데이터가 인가되지 않고 제 4 래치수단(5)에만 데이터가 전달되고, 제 4 래치수단(5)은 제어신호(Con1) 및 신호(LE12)가 "로우"이므로 데이터를 패스하고, 또한 신호(LE12)가 "로우"이므로 데이터 패스 선택부(6)에서도 제 4 래치수단(5)에서 출력되는 데이터를 데이터 출력 버퍼로 출력한다. 따라서 리드 코멘드(read command)로 부터 한 주기내에 데이터가 출력된다.
둘째, 제 2 CAS 레이턴시 동작은 다음과 같다.
도 6과 같이, 신호(LE2, LE12)는 "하이", 신호(LE3, LE4, LE34)는 "로우"로 설정되고, 읽기 명령(read command)이 입력되고 한 클럭 후에 QCLK신호가 발생된다. 그리고, 제어회로부(1)는 입력되는 클럭신호(QCLK)를 반전(inverting)한 신호를 제어신호(con1)로 출력하고, 제어신호(con3, con2)는 LE2, Le3, Le4에 의해 "로우" 상태를 유지한다.
따라서, 신호(LE12)가 "하이"이므로 제 1 CAS 레이턴시 동작에서와 같이 제 4 래치수단(5)과 데이터 패스 선택부(6)의 제 2 전송 게이트(6c)가 인에이블(enabe)된다.
이 때, 제 4 래치수단(5)에 전달된 데이터는 제어신호(con1)가 "로우"인 구간에서 데이터를 출력하고 제어신호(con1)가 "하이"구간에서는 다시"로우"가 될 때까지 데이터를 한 주기(1 cycle) 래치한다.
결국, 읽기 명령으로 부터 한 주기 후에 제어신호(con1)가 인에이블되므로 2주기 내에 SDRAM으로부터 데이터가 출력된다.
셋째, 제 3 CAS 레이턴시 동작은 다음과 같다.
제 3 CAS 레이턴시 동작의 경우는 신호(LE34, LE3)는 "하이"가 되고,신호(LE12, LE2, LE4)는 "로우"가 된다. 따라서, 신호(LE12)가 "로우"이므로 제 4 래치수단(5)과 데이터 패스 선택부(6)의 제 2 전송 게이트(6c)는 오프되고, 신호(LE34)가 "하이"이므로 제 1, 제 2, 제 3 래치수단(2, 3, 4) 및 데이터 패스 선택부(6)의 제 1 전송 게이트(6b)가 인에이블된다.
제어회로부(1)는 LE2, LE3, LE4에 의해 제어신호(con3)를 "로우"로 유지하고, con1 및 con2를 "하이"로 유지하여 클럭신호(QCLK)의 첫 번째 상승에지 후, 제어신호(con1)가 "하이"에서 "로우"로 천이되도록 하고 일정시간 후 다시 "로우"에서 "하이"로 천이되도록 한다. 그리고 제어신호(con2)를 클럭신호(QCLK)의 첫 번째 하강에지에서 "하이"에서 "로우"로 천이하도록 하고 일정 시간 후에 다시 "로우"에서 "하이"로 천이하도록 한다.
이와 같이 제어신호(con1, con2)는 클럭신호(QCLK)의 두 번째 상승에지에서 상기와 같은 과정을 계속 반복한다.
따라서, 제어신호(con3)가 "로우" 펄스를 유지하고 있으므로 데이터는 제 1 래치수단(2)을 통과하여 제 2 래치수단(3)에 전달되고, 제어신호(con2)가 "로우"로 천이될 때 데이터는 제 2 래치수단(3)을 통과하여 제 3 래치수단(4)에 전달된다. 이 때, 제어신호(con2)가 다시 "하이"로 천이되므로 제 2 래치수단(3)은 제 3 래치수단(4)에 전달된 데이터를 제어신호(con2)가 다시 "로우"로 천이할 때까지 래치하고 있다. 그리고, 제어신호(con1)가 두 번째 "로우"로 천이하면, 제 3 래치수단(4)은 데이터를 데이터 출력 버퍼쪽으로 출력하고 다시 제어신호(con1)가 "하이"로 천이하면 데이터를 래치하여 다음 사이클까지 유지한다.
결국, 리드 코멘드로 부터 3 번째 주기내에 데이터를 외부로 출력한다.
넷째, 제 4 CAS 레이턴시의 동작은 다음과 같다.
제 4 CAS 레이턴시 동작의 경우는, 제 3 CAS 레이턴시 동작에서와 같이, 제 1, 제 2, 제 3 래치수단(2, 3, 4)과 데이터 패스 선택부(6)의 제 1 전송 게이트(6b)를 인에이블 되도록 신호(LE34, LE4)를 "하이"로 설정하여 도 8과 같이, 제어회로부(1)가 제어신호(con1, con2, con3)를 출력하도록 한다. 따라서 해당 제어신호가 "로우"로 천이할 때 제 1 래치수단(2)이 래치된 데이터를 제 2 래치수단(3)에 전달하고, 제 2 래치수단(3)은 제 3 래치수단(4)에 전달하고, 제 3 래치수단(4)은 데이터 출력 버퍼에 출력한다. 그리고 해당 제어신호가 "로우"에서 "하이"로 천이하면 데이터를 래치하게 된다.
따라서, 리드 코멘드로 부터 4 번째 주기내에 데이터를 출력할 수 있다.
이상에서 설명한 종래의 SDRAM의 CAS 레이턴시 제어회로에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래 SDRAM에서 각 CAS 레이턴시 제어회로가 각 DQ 블록에 대응하여 칩의 오른쪽에 분산 배치되므로 클럭 버퍼로 부터 근접 배치된 CAS 레이턴시 제어회로(CLCC)와 멀리 배치된 CAS 레이턴시 제어회로(CLCC) 사이에 QCLK의 왜곡(skew)이 발생하게 된다.
둘째, 제 1, 제 2 뱅크(bank0, bank1)의 데이터를 읽을 때의 데이터 속도와 제 3, 제 4 뱅크(bank2, bank3)의 데이터를 읽을 때의 데이터 속도간의 왜곡이 커진다.
즉, 도 9는 종래의 CAS 레이턴시 동작의 QCLK 및 데이터의 스큐(skew)가 없는 경우의 데이터 출력 타이밍도이고, 도 10은 종래의 CAS 레이턴시 동작의 QCLK 및 데이터의 스큐가 있는 경우의 데이터 출력 타이밍도이다.
도 9 및 도 10에서 tCK는 클럭 사이클(clock cycle)이고, tS는 CAS 레이턴시 래치 셋업 시간(CL latch setup time)이며, tH는 CAS 레이턴시 홀드 시간(CL latch hold time)이다. 그리고 skew1은 각 CAS 레이턴시 제어회로의 클럭 스큐이고, skew2는 뱅크 별 데이터 스큐이다.
즉, QCLK 및 데이터 스큐가 없는 경우는 CAS 레이턴시 동작의 래치 마진(margin)이 좋으나, QCLK 및 데이터의 스큐가 있는 경우는 CAS 레이턴시 동작의 마진(tS, tH)이 나빠지게 되고, 더욱이 주파수가 높을수록 클럭 사이클이 작아지므로 QCLK 및 데이터의 스큐에 의한 영향이 커지게 되어 고주파 동작이 어려워 진다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, CAS 레이턴시 제어회로를 칩의 중앙에 집중 배치하여 각 CAS 레이턴시 제어회로에 전달되는 QCLK 및 데이터의 스큐를 최소화한 CAS 레이턴시 제어회로를 제공하는데 그 목적이 있다.
도 1은 종래 SDRAM의 CAS 레이턴시 제어회로의 배치도
도 2는 종래의 CAS 레이턴시 제어회로의 상세 구성도
도 3은 도 2의 래치수단의 구성도
도 4은 도 3의 클럭트 인버터 구성도
도 5는 종래의 제 1 CAS 레이턴시 동작 타이밍도
도 6는 종래의 제 2 CAS 레이턴시 동작 타이밍도
도 7는 종래의 제 3 CAS 레이턴시 동작 타이밍도
도 8는 종래의 제 4 CAS 레이턴시 동작 타이밍도
도 9는 종래의 CAS 레이턴시 동작의 QCLK 및 데이터의 스큐(skew)가 없는 경우의 데이터 출력 타이밍도
도 10은 종래의 CAS 레이턴시 동작의 QCLK 및 데이터의 스큐가 있는 경우의 데이터 출력 타이밍도
도 11은 본 발명 실시예의 CAS 레이턴시 제어 회로 배치도
도 12는 본 발명 실시예의 CAS 레이턴시 제어회로 구성도
도 13은 본 발명의 래치수단의 상세 회로도
도면의 주요부분에 대한 부호의 설명
21 : 제어회로부 22, 24 : 래치수단
23 : 먹싱 래치수단 25 : 앤드 게이트
26, 30 : 낸드 게이트 27 : 인버터
28, 29 : 클럭트 인버터
이와 같은 목적을 달성하기 위한 본 발명 제 1 실시예의 CAS 레이턴시 제어회로는 복수개의 뱅크를 구비한 SDRAM의 칩에 있어서, 각 뱅크에 각각 배열되는 n개의 주 증폭부와, 상기 복수개의 뱅크 사이에 배열되고 상기 각 주 증폭부에 공유되는 n비트 데이터 버스와, 각 데이터 버스에 일대일 대응되어 데이터 버스의 중앙에 집중 배치되는 n개의 CAS 레이턴시 제어회로와, 상기 각 CAS 레이턴시 제어회로의 출력에 서로 다른 길이로 연결 배치되는 n개의 DQ 블록과, 상기 각 CAS 레이턴시 제어회로에 클럭신호를 인가하기 위한 클럭 버퍼가 배치됨에 그 특징이 있다.
상기와 같은 본 발명의 CAS 레이턴시 제어회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 11은 본 발명 제 1 실시예의 CAS 레이턴시 제어회로의 배치도이고, 도 12는 본 발명 실시예의 CAS 레이턴시 제어회로 구성도이며, 도 13은 본 발명의 먹싱 래치수단의 상세 회로도이다.
도 11은 4개의 뱅크(bank0, bank1, bank2, bank3) 구조를 갖는 본 발명의 SDRAM을 나타낸 것으로, 각 뱅크에는 각각 n개의 2차 증폭회로(secondary amplifier circuit)인 주 증폭부(MA0i-MA0j, MA1i-MA1j, MA2i-MA2j, MA3i-MA3j)가 배열된다.
n개의 데이터 버스(n bit DATA BUS)는 제 1, 제 2 뱅크와 제 3, 제 4 뱅크 사이에 배열되며, 각 뱅크의 각각의 주 증폭부(MA0i-MA0j, MA1i-MA1j, MA2i-MA2j, MA3i-MA3j)는 해당 번째의 데이터 버스(DATAi-DATAj)를 공유한다.
입출력 핀(pin)의 위치가 정해져 있기 때문에 각각 데이터 출력 버퍼와 입출력 패드를 포함하고 있는 n개의 DQ 블록(DQi-DQj)은 각각 특정한 위치에 배치된다.
그러나, 각 데이터 버스에 일대일 대응되어 배치되는 n개의 CAS 레이턴시 제어회로(CLCCi-CLCCj)는 데이터 버스의 중앙에 집중 배치된다.
즉, 제 1, 제 2 뱅크와 제 3, 제 4 뱅크 사이의 중앙에 해당하는 위치에서 i 번째 CAS 레이턴시 제어회로가 i 번째 데이터 버스를 공유한다. 그리고, 각 CAS 레이턴시 제어회로(CLCCi-CLCCj)의 출력이 해당 DQ 블록(DQi-DQj)에 서로 다른 길이로 연결되도록 배치된다.
그리고, 상기 CAS 레이턴시 제어회로(CLCCi-CLCCj)에 클럭신호를 인가하기 위한 QCLK 버퍼(QCLK buffer)가 클럭 패드(Clock pad)에 인접한 곳에 배치되고, 클럭신호(QCLK) 연결 라인은 각 CAS 레이턴시 제어회로(CLCCi-CLCCj)에 연결된다.
이와 같은 배치를 갖는 본 발명의 CAS 레이턴시 제어회로의 구성은 도 12와 같다.
즉, 데이터 출력을 관장하는 클럭신호(QCLK) 신호와 SDRAM의 모드 레지스터에서 전달되는 제어신호(LE2, LE3, LE4)를 입력하여 각각의 래치 수단을 제어하기 위한 제어신호(con1, con2, con3)를 출력하는 제어회로부(21)와, 상기 SDRAM의 모드 레지스터(mode register)에서 전달되는 CAS 레이터시 제어신호(LE34)와 SDRAM 의 데이터를 논리 연산하여 출력하는 앤드 게이트(AND gate)(25)와, 상기 제어회로부(21)의 제어신호(con3)에 따라 상기 앤드 게이트(25)에서 출력되는 데이터를 출력하거나 래치(Latch)하는 제 1 래치 수단(22)과, 상기 SDRAM의 모드 레지스터(mode register)에서 전달되는 CAS 레이터시 제어신호(LE12)와 SDRAM 의 데이터를 논리 연산하여 출력하는 낸드 게이트(NAND gate)(26)와, 상기제어회로부(21)의 제어신호(con2)에 따라 상기 제 1 래치 수단(22)에서 출력되는 데이터를 출력 또는 래치하거나 상기 낸드 게이트(26)에서 출력되는 데이터를 출력 또는 래치하는 먹싱(muxing) 래치 수단(23)과, 상기 제어회로부(21)의 제어신호(con1)에 따라 상기 먹싱 래치수단(23)에서 출력되는 데이터를 데이터 출력 버퍼에 출력하거나 래치하는 제 2 래치수단(24)으로 구성된다.
여기서, 상기 먹싱 래치수단(23)의 구성은 도 12와 같다.
즉, 상기 제어회로부(21)의 제어신호(con2)를 반전 출력하는 인버터(27)와, 상기 인버터(27)의 출력신호와 상기 제어신호(con2)에 따라 상기 제 1 래치수단(22)에서 출력되는 데이터(D1)를 반전하여 통과시키거나 차단시키는 제 1 클럭트 인버터(clocked inverter)(28)와, 상기 제 1 클럭트 인버터(28)에서 출력되는 데이터와 상기 낸드 게이트(26)에서 출력되는 데이터(D2)를 논리 연산하여 데이터 출력 버퍼에 출력하는 낸드 게이트(30)와, 상기 인버터(27)의 출력신호와 상기 제어신호(con2)에 따라 상기 낸드 게이트(30)에서 출력되는 데이터를 반전하여 래치시는 제 2 클럭트 인버터(clocked inverter)(29)로 구성된다.
이와 같이 구성된 본 발명의 CAS 레이턴시 제어회로의 동작은 다음과 같다.
제 1, 제 2, 제 3, 제 4 CAS 레이턴시 동작에 대한 제어회로부(21)의 제어신호(con1, con2, con3) 및 SDRAM의 모드 레지스터에서 전달되는 제어신호(LE2, LE3, LE4, LE12, LE34)는 종래와 동일하다.
단지, 제 1, 제 2 CAS 레이턴시 동작에서는 데이터가 낸드 게이트(26)를 통해 먹싱 래치수단(23)의 입력단(D2)에 전달되고, 제 3, 제 4 CAS 레이턴시 동작에서는 상기 통로가 디스에이블(disable)된다.
첫째, 제 1 CAS 레이턴시 동작은 다음과 같다.
신호(LE2, LE3, LE4 및 LE34)는 "로우"가 되고 신호(LE12)는 "하이"가 되며, 제어회로부(21)는 LE2, LE3, LE4에 의해 제어신호(con1, con2, con3) 모두를 "로우"로 출력하고, 앤드 게이트(25)는 데이터에 관계없이 "로우"신호를 출력한다.
따라서, SDRAM 내부의 데이터는 낸드 게이트(26)에 의해 반전되고, 상기 먹싱 래치수단(23)과 제 2 래치수단(24)을 거쳐 데이터 출력 버퍼로 출력된다.
둘째, 제 2 CAS 레이턴시 동작은 다음과 같다.
모드 레지스터의 제어신호(LE2, LE12)는 "하이", 신호(LE3, LE4, LE34)는 "로우"로 설정되고, 읽기 명령(read command)이 입력되고 한 클럭 후에 QCLK신호가 발생된다. 그리고, 제어회로부(21)는 입력되는 클럭신호(QCLK)를 반전(inverting)한 신호를 제어신호(con1)로 출력하고, 제어신호(con3, con2)는 "로우" 상태를 유지한다.
따라서, 제어신호(LE34)가 "로우"이고 제어신호(LE12)가 "하이"이므로 제 1 CAS 레이턴시 동작에서와 같이 SDRAM의 데이터는 먹싱 래치수단(23)과 제 2 래치수단(24)를 통해 출력된다. 이 때, 제 2 래치수단(24)에 전달된 데이터는 제어신호(con1)가 "로우"인 구간에서 데이터를 출력하고 제어신호(con1)가 "하이"구간에서는 다시"로우"가 될 때까지 데이터를 한 주기(1 cycle) 래치한다.
결국, 읽기 명령으로 부터 한 주기 후에 제어신호(con1)가 인에이블되므로 2주기 내에 SDRAM으로부터 데이터가 출력된다.
셋째, 제 3 CAS 레이턴시 동작은 다음과 같다.
제 3 CAS 레이턴시 동작의 경우는 신호(LE34, LE3)는 "하이"가 되고, 신호(LE12, LE2, LE4)는 "로우"가 된다. 따라서, 신호(LE12)가 "로우"이므로 낸드 게이트(26)는 오프되고, 신호(LE34)가 "하이"이므로 제 1, 제 2, 래치수단(22, 24) 및 먹싱 래치수단(23)의 D1단이 인에이블된다.
제어회로부(21)는 입력되는 제어신호(LE2, LE3, LE4)에 의해 제어신호(con3)를 "로우"로 유지하고, con1 및 con2를 "하이"로 유지하여 클럭신호(QCLK)의 첫 번째 상승에지 후, 제어신호(con1)가 "하이"에서 "로우"로 천이되도록 하고 일정시간 후 다시 "로우"에서 "하이"로 천이되도록 한다. 그리고 제어신호(con2)를 상기 클럭신호(QCLK)의 첫 번째 하강 에지에서 "하이"에서 "로우"로 천이하도록 하고, 일정 시간 후 다시 "로우"에서 "하이"로 천이하도록 한다.
이와 같이 제어신호(con1, con2)는 클럭신호의 두 번째 상승에지에서 상기와 같은 과정을 계속 반복한다.
따라서, 제어신호(con3)가 "로우" 펄스를 유지하고 있으므로 데이터는 제 1 래치수단(22)을 통과하여 먹싱 래치수단(23)의 D1단에 전달되고, 제어신호(con2)가 "로우"로 천이될 때 데이터는 먹싱 래치수단(23)을 통과하여 제 2 래치수단(24)에 전달된다. 이 때, 제어신호(con2)가 다시 "하이"로 천이되므로 먹싱 래치수단(23)은 제 2 래치수단(24)에 전달된 데이터를 제어신호(con2)가 다시 "로우"로 천이할 때까지 래치하고 있다. 그리고, 제어신호(con1)가 두 번째 "로우"로 천이하면, 제 2 래치수단(24)은 데이터를 데이터 출력 버퍼쪽으로 출력하고 다시 제어신호(con1)가 "하이"로 천이하면 데이터를 다음에 "로우"로 천이할 때까지 래치하여 다음 사이클까지 유지한다.
넷째, 제 4 CAS 레이턴시의 동작은 다음과 같다.
제 4 CAS 레이턴시 동작의 경우는, 제 3 CAS 레이턴시 동작에서와 같이, 제 1, 제 2 래치수단(2, 3, 4)과 먹싱 래치수단(23)의 D1단를 인에이블 되도록 신호(LE34, LE4)를 "하이"로 설정한다.
제어회로부(21)가 제어신호(con1, con2, con3)를 출력하도록 한다. 따라서 해당 제어신호가 "로우"로 천이할 때 제 1 래치수단(22)이 래치된 데이터를 먹싱 래치수단(23)의 D1단에 달하고, 다시 먹싱 래치수단(23)은 제 2 래치수단(24)에 전달하고, 제 2 래치수단(24)은 데이터 출력 버퍼에 출력한다. 그리고 해당 제어신호가 "로우"에서 "하이"로 천이하면 데이터를 래치하게 된다.
이상에서 설명한 바와 같은 본 발명의 CAS 레이턴시 제어회로 및 배치에 있어서는 다음과 같은 효과가 있다.
본 발명에서는 CAS 레이턴시 제어회로를 칩의 중앙에 집중 배치하므로 CAS 레이턴시 제어회로 간의 클럭(QCLK)의 스큐를 없앨 수 있으며, 더불어 뱅크 간의 데이터 스큐도 줄일 수 있다.
또한, 상기와 같이 클럭 및 데이터의 스큐를 줄일 수 있으므로 고 주파수로 동작하는 SDRAM에서 동작 마진을 향상시킬 수 있다.
Claims (5)
- 복수개의 뱅크를 구비한 SDRAM의 칩에 있어서,각 뱅크에 각각 배열되는 n개의 주 증폭부에 공유되어 뱅크들 사이에 배열되는 n비트 데이터 버스와,제어신호(con1, con2, con3)를 출력하는 제어회로부와,상기 제어신호(LE34)와 SDRAM의 데이터를 논리 연산하여 출력하는 앤드 게이트와,상기 제어신호(con3)에 따라 상기 앤드 게이트에서 출력되는 데이터를 출력하거나 래치하는 제 1 래치 수단과,상기 제어신호(LE12)와 SDRAM 의 데이터를 논리 연산하여 출력하는 낸드 게이트와, 상기 제어신호(con2)에 따라 상기 제 1 래치 수단에서 출력되는 데이터를 출력 또는 래치하거나 상기 낸드 게이트에서 출력되는 데이터를 출력 또는 래치하는 먹싱 래치수단과, 상기 제어신호(con1)에 따라 상기 먹싱 래치수단에서 출력되는 데이터를 데이터 출력 버퍼에 출력하거나 래치하는 제 2 래치수단을 각각 포함하고, 각 데이터 버스에 일대일 대응되어 데이터 버스의 중앙에 집중 배치되는 n개의 CAS 레이턴시 제어회로와,상기 각 CAS 레이턴시 제어회로의 출력에 서로 다른 길이로 연결 배치되는 n개의 DQ 블록과,상기 각 CAS 레이턴시 제어회로에 클럭신호를 인가하기 위한 클럭 버퍼를 구비함을 특징으로 하는 CAS 레이턴시 제어회로.
- 제 1 항에 있어서,상기 각 DQ 블록은 데이터 출력 버퍼 및 데이터 출력 패드를 구비하여 해당 데이터 출력 패드가 위치된 곳에 배치되고, 각 CAS 레이턴시 제어회로는 각 DQ블럭의 위치에 관계없이 각 뱅크에서 동일 거리에 있는 상기 데이터 버스의 중앙에 집중 배치됨을 특징으로 하는 CAS 제어회로.
- 제 1 항에 있어서,상기 i 번째 CAS 레이턴시 제어회로는 상기 각 뱅크의 i 번째 주 증폭부로 부터 동일 거리에 있도록 i 번째 데이터 버스의 중앙에 배열됨을 특징으로 하는 CAS 레이턴시 제어회로.
- 제 1 항에 있어서, 제어 회로부는 데이터 출력을 관장하는 클럭신호(QCLK) 신호와 SDRAM의 모드 레지스터에서 전달되는 제어신호(LE2, LE3, LE4)가 입력되는 것을 특징으로 하는 CAS 레이턴시 제어회로.
- 제 1 항에 있어서,상기 먹싱 래치수단은 상기 제어회로부의 제어신호를 반전 출력하는 인버터와,상기 인버터의 출력신호와 상기 제어신호(con2)에 따라 상기 제 1 래치수단에서 출력되는 데이터(D1)를 반전하여 통과시키거나 차단시키는 제 1 클럭트 인버터와,상기 제 1 클럭트 인버터에서 출력되는 데이터와 상기 낸드 게이트에서 출력되는 데이터(D2)를 논리 연산하여 데이터 출력 버퍼에 출력하는 낸드 게이트와,상기 인버터의 출력신호와 상기 제어신호(con2)에 따라 상기 낸드 게이트에서 출력되는 데이터를 반전하여 래치시는 제 2 클럭트 인버터를 포함하여 구성됨을 특징으로 하는 CAS 레이턴시 제어 회로.
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