KR100562645B1 - 반도체 기억 소자 - Google Patents

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KR100562645B1
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Abstract

본 발명은 개별 데이터 코딩기마다 데이터 입력 스트로브 신호 발생부를 배치하여 레이아웃의 효율성을 향상시킬 수 있도록 함에 목적이 있다.
본 발명의 반도체 기억 소자는, 입력되는 복수의 소세브 코드 신호를 이용하여 복수의 제어 신호를 출력하기 위한 복수의 데이터 입력 스트로브 신호 발생수단; 및 상기 복수의 제어 신호에 제어되어 입력되는 데이터 신호를 코딩하기 위한 복수의 데이터 코딩기를 포함하고, 상기 복수의 데이터 입력 스트로브 신호 발생부는 상기 복수의 데이터 코딩기와 일대일 결합된다.
반도체 기억 소자, 소세브 신호, 데이터 코딩, 스트로브 신호

Description

반도체 기억 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 라이트 데이터 전달 경로 중 일부 회로도,
도 2는 도 1의 데이터 입력 스트로브 신호 발생기의 내부 구성도,
도 3은 도 1의 데이터 코딩기의 내부 구성도,
도 4는 본 발명에 따른 라이트 데이터 전달 경로 중 일부 회로도.
* 도면의 주요 부분에 대한 설명 *
100: 소세브 디코더 110: 데이터 입력 스트로브 신호 발생부
120: 데이터 코딩부
401, 402, 403, 403: 데이터 입력 스트로브 신호 발생수단
405, 406, 407, 408: 데이터 코딩기
본 발명은 반도체 기억 소자에 관한 것으로서, 신호 라인의 중복을 피함으로 써 반도체 기억 소자의 레이아웃의 크기를 줄이는 기술에 관한 것이다.
현재 상용화되고 있는 반도체 기억 소자에서는 데이터 입출력 패드를 통해 외부로부터 입력되는 직렬 데이터가 프리페치부를 통과하면서 복수의 라인에 병렬로 실리게 된다. 그리고, 상기 복수의 라인에 실린 데이터를 글로벌 입출력 라인에 실려 코어 영역까지 전달되기에는 충분한 전달능력을 갖추지 못하기 때문에 데이터 코딩부가 상기 복수의 라인에 실린 데이터를 입력받아 데이터의 전달능력을 향상시켜 복수의 글로벌 입출력 라인에 병렬로 출력한다. 그런데, 반도체 기억 소자를 사용하는 고객의 기호에 따라 데이터 코딩부가 입력된 병렬 데이터와 복수의 글로벌 입출력 라인간의 대응을 달리하는 것이 요구된다. 즉, 버스트 타입(burst type)이 시퀀셜 방식이냐 혹은 인터리브 방식이냐에 따라 데이터 코딩부에 입력되는 병렬 데이터와 복수의 글로벌 입출력 라인간에 대응이 달라진다. 이를 위하여 종래 기술에서는 하나의 데이터 입력 스트로브 신호 발생부가 각각의 데이터 소코딩부에 복수의 제어신호를 제공하는 바, DDR II SDRAM의 라이트 동작을 예를 들어 설명하기로 한다.
DDR II SDRAM에서는, 입력되는 제1 클럭의 라이징 에지에 동기되어 라이트 명령과 컬럼 어드레스가 입력되고, 제2 클럭의 라이징 에지와 폴링 에지에 첫번째 데이터와 두번째 데이터가 입력되면, 제3 클럭부터 매 클럭의 라이징 에지와 폴링 에지마다 버스트 렝쓰(burst length)만큼의 데이터가 입력된다.
특정 데이터 핀을 통해 상기 클럭의 라이징 에지와 폴링 에지에 순차적으로 입력된 데이터들은 4개의 내부 레지스터에 나누어 실리게 된다. 예를 들어, 제1 및 제5 데이터는 레지스터1에, 제2 및 제6 데이터는 레지스터2에, 제3 및 제7 데이터는 레지스터3에, 제4 및 제8 데이터는 레지스터4에 실리게 된다. 상기 레지스터들에 실린 데이터들은 각각 4개의 데이터 노드에 4개씩 한 클럭에 동기되어 실리게 된다. 예를 들어, 제1 내지 제4 데이터는 두번째 클럭의 폴링 에지에, 제5 내지 제8 데이터는 네번째 클럭의 폴링 에지에 동기되어 실린다.
또한, DDR II SDRAM에서는 하나의 데이터 패드에 4개의 글로벌 데이터 버스(gio)가 대응된다.
한편, 데이터 코딩부의 입력인 4개의 데이터 노드 1,2,3,4에 실린 데이터들을 글로벌 입출력 라인 gio0,1,2,3에 대응시키는 방법은 라이트 명령시 입력되는 컬럼 어드레스 중 최하위 두 비트의 정보와, 시퀀셜 또는 인터리브냐 하는 정보를 이용하여 정해진다.
종래 기술에 따르면, 반도체 기억 소자 내 소세브신호발생회로(도시되지 않음)는 모드 레지스터 셋 동작시 설정된 어드레스 레이턴시(AL) 정보와 카스 레이턴시(CL) 정보를 입력받아 라이트시 입력되는 최하위 두 비트의 어드레스(a0과 a1)를 AL+CL 클럭 만큼 시프트시켜 내부 클럭에 동기시켜 제1 소세브 코드 신호(soseb0_wt)와 제2 소세브 코드 신호(soseb1_wt)를 출력한다.
또한, 모드 레지스터(도시되지 않음)는 모드 레지스터 셋 동작시 설정된 시퀀셜 또는 인터리브 동작여부에 관한 정보를 출력한다. 예를 들어, 데이터의 출력이 시퀀셜모드이면 "L"이고, 인터리브모드이면 "H"인 모드신호(seqb_int)를 출력한다.
또한, 내부 클럭 발생부는 인가되는 라이트 명령에 대응하여 내부 클럭 펄스(dinclkp)를 출력한다.
또한, 도시되지 않은 다수의 데이터 정렬 블럭들을 포함한다. 여기서, 데이터 정렬 블럭은 상기 클럭의 라이징 에지와 폴링 에지에 동기되어 시간적으로 직렬로 입력되는 데이터입력을 입력으로 하고, 상기 직렬로 입력된 4개씩의 데이터 입력들을 같은 클럭에 동기하며 병렬로 된 4개씩의 데이터출력으로 내보내는 구성이다. 예를 들어, 첫번째 클럭의 라이징 에지에 입력된 데이터는 제1 라이징 데이터 출력(din0r)으로, 첫번째 클럭의 폴링 에지에 입력된 데이터는 제1 폴링 데이터 출력(din0f)으로, 두번째 클럭의 라이징 에지에 입력된 데이터는 제2 라이징 데이터 출력(din1r)으로, 두번째 클럭의 폴링 에지에 입력된 데이터는 제2 폴링 데이터 출력(din1f)으로 내보낸다.
도 1은 종래 기술에 따른 라이트 데이터 전달 경로 중 일부 회로도이다.
종래 기술에 따르면, 입력되는 제1 소세브 코드 신호(soseb0_wt)와 제2 소세브 코드 신호(soseb1_wt)를 디코딩하여 제1 내지 제4 소세브 신호(soseb01wt<0> ~ soseb01wt<3>)를 출력하는 소세브 디코더(soseb decoder, 100), 제1 내지 제4 소세브 신호(soseb01wt<0> ~ soseb01wt<3>)와, 모드신호(seqb_int), 그리고, 내부 클럭 펄스(dinclkp)를 입력받아, 복수의 제어신호(dinstb_r0_0 ~ dinstb_r0_3, dinstb_f0_0 ~ dinstb_f0_3, dinstb_r1_0 ~ dinstb_r1_3, dinstb_f1_0 ~ dinstb_f1_3, 및 dinstb_pcg_0 ~ dinstb_pcg_3)를 출력하는 데이터 입력 스트로브 신호 발생부(110), 상기 데이터 입력 스트로브 신호 발생부(110)로부터 출력되는 복수의 제어신호에 제어받아 각 데이터 정렬 블럭으로부터 입력되는 데이터신호를 글로벌 입출력 라인에 대응시키기 위한 데이터 코딩부(120)를 포함한다.
한편, 데이터 입력 스트로브신호 발생부(110)는 제1 내지 제4 소세브 신호(soseb01wt<0> ~ soseb01wt<3>)와, 모드신호(seqb_int), 그리고, 내부 클럭 펄스(dinclkp)를 입력받아, 복수의 제어신호를 출력하기 위하여 제1 및 제2 스위칭부(111, 112)와 제1 내지 제4 데이터 입력 스트로브 신호 발생기(113, 114, 115, 116)를 포함한다.
제1 스위칭부(111)와 제2 스위칭부(112)는 인가되는 모드 신호(seqb_int)에 제어받아 입력되는 제4 소세브 신호(soseb01wt<3>) 및 제2 소세브 신호(soseb01wt<1>)의 출력경로를 스위칭한다.
제1 및 제2 스위칭부는 모드 신호가 "L"일 때에는 입력되는 신호를 출력측에 그대로 전달하나, "H"일 때에는 입력되는 신호를 출력측에 엇갈려 내보낸다.
제1 데이터 입력 스트로브 신호 발생기(113)는 내부 클럭 펄스(dinclkp), 제1 소세브 신호(soseb01<0>), 제1 스위칭부의 제1 출력, 제3 소세브 신호(soseb01<2>), 및 제1 스위칭부의 제2 출력을 입력받아 dinstb_rO_0신호, dinstb_f0_0신호, dinstb_r1_0신호, dinstb_f1_0신호 및 dinstb_pcg_0신호를 출력한다.
제1 입력 스트로브 신호 발생기(113)는 내부 클럭 펄스(dinclkp)가 발생할 때, 제1 소세브 신호(soseb01<0>)가 인에이블되어 있으면 제1 소세브 신호(soseb01<0>)와 동기된 하이 펄스의 제1 출력을 발생하고, 제1 소세브 신호(soseb01<0>)가 디스에이블되어 있으면 로우 신호의 제1 출력을 발생한다. 그리고, 제1 스위칭부의 제1 출력이 인에이블되어 있으면 제1 스위칭부의 제1 출력과 동기된 하이 펄스의 제2 출력을 발생하고, 제1 스위칭부의 제1 출력이 디스에이블되어 있으면 로우 신호의 제2 출력을 발생한다. 그리고, 제3 소세브 신호(soseb01<2>)가 인에이블되어 있으면 제3 소세브 신호(soseb01<2>)과 동기된 하이 펄스의 제3 출력을 발생하고, 제3 소세브 신호(soseb01<2>)가 디스에이블되어 있으면 로우 신호의 제3 출력을 발생한다. 그리고, 제1 스위칭부의 제2 출력이 인에이블되어 있으면 제1 스위칭부의 제2 출력과 동기된 하이 펄스의 제4 출력을 발생하고, 제1 스위칭부의 제2 출력이 디스에이블되어 있으면 로우 신호의 제4 출력을 발생한다. 마지막으로, 내부 클럭 펄스(dinclkp)과 동기된 하이 펄스의 제5 출력을 발생한다.
제2 데이터 입력 스트로브 신호 발생기(114)는 내부 클럭 펄스(dinclkp), 제2 소세브 신호(soseb01<1>), 제1 소세브 신호(soseb01<0>), 제4 소세브 신호(soseb01<3>), 및 제3 소세브 신호(soseb01<2>)를 입력받아 dinstb_r0_1신호, dinstb_f0_1신호, dinstb_r1_1신호, dinstb_f1_1신호 및 dinstb_pcg_1신호를 출력한다. 여기서, 제2 데이터 입력 스트로브 신호 발생기(114)에서의 동작은 제1 데이터 입력 스트로브 신호 발생기에서의 그것과 동일하다.
제3 데이터 입력 스트로브 신호 발생기(115)는 내부 클럭 펄스(dinclkp), 제3 소세브 신호(soseb01<2>), 제2 스위칭부의 제1 출력, 제1 소세브 신호 (soseb01<0>), 및 제2 스위칭부의 제2 출력을 입력받아 dinstb_r0_2신호, dinstb_f0_2신호, dinstb_r1_2신호, dinstb_f1_2신호 및 dinstb_pcg_2신호를 출력한다. 여기서, 제3 데이터 입력 스트로브 신호 발생기(115)에서의 동작은 제1 데이터 입력 스트로브 신호 발생기에서의 그것과 동일하다.
제4 데이터 입력 스트로브 신호 발생기(116)는 내부 클럭 펄스(dinclkp), 제4 소세브 신호(soseb01<3>), 제3 소세브 신호(soseb01<2>), 제2 소세브 신호(soseb01<1>), 및 제1 소세브 신호(soseb01<0>)를 입력받아 dinstb_r0_3신호, dinstb_f0_3신호, dinstb_r1_3신호, dinstb_f1_3신호 및 dinstb_pcg_3신호를 출력한다. 여기서, 제4 데이터 입력 스트로브 신호 발생기(116)에서의 동작은 제1 데이터 입력 스트로브 신호 발생기에서의 그것과 동일하다.
데이터 코딩부(120) 내 제1 내지 제4 데이터 코딩기(121, 122, 123, 124) 각각은 병렬적으로 입력되는 데이터 입력 스트로브 신호 발생부(110)로부터 출력되는 제어신호를 이용하여 입력되는 복수의 데이터신호를 각각의 글로벌 입출력 라인에 대응시킨다.
제1 데이터 코딩기(121)는 데이터 입력 스트로브 신호 발생부(110)로부터 출력되는 20개의 출력을 공통의 제어입력으로 하여, 제0_1 내지 제0_4 데이터 입력(din0r<0>, din0f<0>, dinlr<0>, dinlr<0>)을 제0_1 내지 제0_4 글로벌 입출력 라인(gio_0,1,2,3<0>)으로 출력한다.
제2 데이터 코딩기(122)는 데이터 입력 스트로브 신호 발생부(110)로부터 출 력되는 20개의 출력을 공통의 제어입력으로 하여, 제1_1 내지 제1_4 데이터 입력(din0r<1>, din0f<1>, dinlr<1>, dinlr<1>)을 제1_1 내지 제1_4 글로벌 입출력 라인(gio_0,1,2,3<1>)으로 출력한다.
제3 데이터 코딩기(123)는 데이터 입력 스트로브 신호 발생부(110)로부터 출력되는 20개의 출력을 공통의 제어입력으로 하여, 제2_1 내지 제2_4 데이터 입력(din0r<2>, din0f<2>, dinlr<2>, dinlr<2>)을 제2_1 내지 제2_4 글로벌 입출력 라인(gio_0,1,2,3<2>)으로 출력한다.
제4 데이터 코딩기(124)는 데이터 입력 스트로브 신호 발생부(110)로부터 출력되는 20개의 출력을 공통의 제어입력으로 하여, 제3_1 내지 제3_4 데이터 입력(din0r<3>, din0f<3>, dinlr<3>, dinlr<3>)을 제3_1 내지 제3_4 글로벌 입출력 라인(gio_0,1,2,3<3>)으로 출력한다.
도 2는 도 1의 데이터 입력 스트로브 신호 발생기(113)의 내부 구성도이다.
데이터 입력 스트로브 신호 발생기(113)는 내부 클럭 펄스(dinclkp), 제1 소세브 신호(soseb01<0>), 제1 스위칭부의 제1 출력, 제3 소세브 신호(soseb01<2>), 및 제1 스위칭부의 제2 출력을 입력받아 n1~n5를 발생하는 데이터 입력 스트로브 신호 로직 발생기(201), 및 상기 데이터 입력 스트로브 신호 로직 발생기(201)의 출력(n1~n5)을 입력받아 dinstb_rO_0신호, dinstb_f0_0신호, dinstb_r1_0신호, dinstb_f1_0신호 및 dinstb_pcg_0신호들을 발생하는 데이터 입력 스트로브 신호 드라이버(202)를 포함한다. 여기서, 데이터 입력 스트로브 신호 드라이버(202)는 사 이즈가 큰 다수의 인버터로 구성된다.
도 3은 도 1의 데이터 코딩기(121,122,123,124)의 내부 구성도이다.
데이터 코딩기(121,122,123,124)는 제1 내지 제4 데이터 입력 IOSA(331, 332, 333, 334)를 포함한다.
제1 데이터 입력 IOSA(331)는 제1 입출력 패드(<0>) 관련 제1 내지 제5 제어신호들에 제어되어 제1 내지 제4 데이터 입력(din0r, din0f, din1r, din1f) 중 어느 하나를 제1 글로벌 입출력 라인(gio_0)에 싣는다.
제2 데이터 입력 IOSA(332)는 제2 입출력 패드(<1>) 관련 제1 내지 제5 제어신호들에 제어되어 제1 내지 제4 데이터 입력(din0r, din0f, din1r, din1f) 중 어느 하나를 제2 글로벌 입출력 라인(gio_1)에 싣는다.
제3 데이터 입력 IOSA(333)는 제3 입출력 패드(<2>) 관련 제1 내지 제5 제어신호들에 제어되어 제1 내지 제4 데이터 입력(din0r, din0f, din1r, din1f) 중 어느 하나를 제3 글로벌 입출력 라인(gio_2)에 싣는다.
제4 데이터 입력 IOSA(334)는 제4 입출력 패드(<3>) 관련 제1 내지 제5 제어신호들에 제어되어 제1 내지 제4 데이터 입력(din0r, din0f, din1r, din1f) 중 어느 하나를 제4 글로벌 입출력 라인(gio_3)에 싣는다.
제1 내지 제4 데이터 입력 IOSA는 제1 제어신호가 인에이블되면 제1 데이터입력을 증폭하여 출력하고, 제2 제어신호가 인에이블되면 제2 데이터입력을 증폭하여 출력하며, 제3 제어신호가 인에이블되면 제3 데이터입력을 증폭하여 출력하고, 제4 제어신호가 인에이블되면 제4 데이터입력을 증폭하여 출력한다. 그리고, 제5 제어신호는 차동증폭기를 프리차지하기 위한 신호로 이용된다.
그런데, 종래 기술에 따르면 반도체 기억 소자 내에서 하나의 데이터 입력 스트로브 신호 발생부(110)로부터 출력되는 20개의 제어신호들을 복수의 데이터 코딩기가 공유한다. 즉, 데이터 코딩기는 데이터 핀마다 하나씩 있기 때문에 예를 들어, x16 DDR II의 경우 16개의 데이터 코딩기가 20개의 제어신호들을 공유하여야 한다. 이에 따라 20개의 제어신호를 위한 신호 라인이 각각 수천 마이크로 미터[um]이상 위치해야 하는 글로벌 라인이 되어야 하고, 이것이 레이아웃 상에서 많은 영역을 차지하게 되어 고집적화를 어렵게 한다.
즉, 도 1에 도시된 바와 같이, 소세브 디코더(100)와 데이터 입력 스트로브 신호 발생부(110)가 특정 위치에 구비되고, 16개의 데이터 코딩기가 데이터 입출력 패드의 근처에 위치하게 된다. 이 때, 데이터 입력 스트로브 신호 발생부(110)로부터 출력되어 16개의 데이터 코딩기에 입력되는 제어신호는 글로벌 신호로서 이 신호가 실리는 신호 라인이 반도체 기억 소자 전체 길이의 대략 절반을 차지한다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 개별 데이터 코딩기마다 데이터 입력 스트로브 신호 발생부를 배치하여 레이아웃의 효율성을 향상시킬 수 있도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 기억 소자는, 입력되는 복수의 소세브 코드 신호를 이용하여 복수의 제어 신호를 출력하기 위한 복수의 데이터 입력 스트로브 신호 발생수단; 및 상기 복수의 제어 신호에 제어되어 입력되는 데이터 신호를 코딩하기 위한 복수의 데이터 코딩기를 포함하고, 상기 복수의 데이터 입력 스트로브 신호 발생부는 상기 복수의 데이터 코딩기와 일대일 결합된다.
바람직하게는, 상기 데이터 입력 스트로브 신호 발생수단은, 입력되는 복수의 소세브 코드 신호를 디코딩하여 복수의 소세브 신호를 출력하기 위한 소세브 디코더; 및 상기 복수의 소세브 신호, 모드신호 그리고 내부 클럭 펄스를 입력받아 상기 복수의 제어 신호를 출력하기 위한 데이터 입력 스트로브 신호 발생부를 포함한다.
바람직하게는, 상기 복수의 데이터 입력 스트로브 신호 발생부와 상기 복수의 데이터 코딩기는 각각 대응되는 데이터 입출력 패드 근방에 위치한다.
바람직하게는, 상기 데이터 입력 스트로브 신호 발생부로부터 출력되는 상기 복수의 제어 신호는 16개이다.
바람직하게는, 상기 데이터 입력 스트로브 신호 발생부로부터 출력되는 상기 복수의 제어 신호는 64개이다.
바람직하게는, 상기 반도체 기억 소자는 4비트 프리페치 동작을 수행한다.
바람직하게는, 상기 반도체 기억 소자는 8비트 프리페치 동작을 수행한다.
바람직하게는, 상기 반도체 기억 소자는 16비트 프리페치 동작을 수행한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명에 따른 라이트 데이터 전달 경로 중 일부 회로도이다.
본 발명에 따르면, 개별 데이터 코딩기(405, 406, 407, 408)마다 데이터 입력 스트로브 신호 발생수단(401, 402, 403, 404)이 각각 1:1로 배치되는 것이 바람직하다.
본 발명의 데이터 입력 스트로브 신호 발생수단(401, 402, 403, 404) 각각은 도 1의 소세브 디코더(100) 및 데이터 스트로브 신호 발생부(110)를 포함하여 구성할 수 있다.
이에 따라, 즉, 본 발명의 데이터 입력 스트로브 신호 발생수단(401, 402, 403, 404)으로부터 출력되는 각각의 20개의 제어신호는 개별 데이터 코딩기를 제어한다.
본 발명의 일실시예에서는, 종래 기술과 본 발명의 레이아웃의 차이를 설명하기 위해 데이터 코딩기가 4개인 경우를 들었으나, 다른 실시예에 따르면, 16개의 데이터 코딩기를 가질 수 있다.
본 발명에 따르면, 1:1로 결합되는 16개의 데이터 입력 스트로브 신호 발생수단과 16개의 데이터 코딩기가 이에 대응되는 데이터 입출력 패드와 인접한 곳에 배치되는 것이 바람직하다.
한편, 8비트 프리페치 동작을 수행하는 DDR III의 경우, 종래 기술에서는 64개(=8x8)의 신호 라인이 개별 데이터 코딩기에 병렬로 연결되어야 하기 때문에 본 발명에 따른 기술 사상을 이에 적용한다면 더욱 효율적이다.
또한, 16비트, 32비트 등 프리페치의 수가 증가할수록 본 발명의 기술 사상에 따른 이점은 배가된다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면, 1:1로 대응되는 데이터 입력 스트로브 신호 발생수단과 데이터 코딩기 데이터 입출력 패드와 인접한 곳에 배치되기 때문에 16개의 데이터 입력 스트로브 신호 발생수단으로부터 출력되어 16개의 데이터 코딩기를 각각 제어 하는 16x20개의 신호는 로컬 신호들이기 때문에 레이아웃상 차지하는 영역이 대폭적으로 줄어들게 된다. 즉, 데이터 입력 스트로브 신호 발생수단이 16개이므로 회로 수는 늘어나지만 글로벌 신호를 전송하는 신호라인의 감소로 인한 레이아웃의 감소 폭이 훨씬 크다.
그리고 글로벌 신호가 감소함으로 인하여 소모되는 전류가 감소되는 이점도 있다. 이 또한, 증가한 회로에 의해 소모되는 전류의 증가보다 줄어든 글로벌 신호 드라이버의 소모전류감소 효과가 훨씬 크다. 보충하자면, 페리 영역(주변 영역)에서 소모되는 전류의 대부분은 글로벌 신호를 드라이브하기 위한 것이다.

Claims (8)

  1. 입력되는 복수의 소세브 코드 신호를 이용하여 복수의 제어 신호를 출력하기 위한 복수의 데이터 입력 스트로브 신호 발생수단; 및
    상기 복수의 제어 신호에 제어되어 입력되는 데이터 신호를 코딩하기 위한 복수의 데이터 코딩기를 포함하고,
    상기 복수의 데이터 입력 스트로브 신호 발생수단은 상기 복수의 데이터 코딩기와 일대일 결합되는 반도체 기억 소자.
  2. 제1항에 있어서, 상기 데이터 입력 스트로브 신호 발생수단은,
    입력되는 복수의 소세브 코드 신호를 디코딩하여 복수의 소세브 신호를 출력하기 위한 소세브 디코더; 및
    상기 복수의 소세브 신호, 모드신호 그리고 내부 클럭 펄스를 입력받아 상기 복수의 제어 신호를 출력하기 위한 데이터 입력 스트로브 신호 발생부
    를 포함하는 반도체 기억 소자.
  3. 제2항에 있어서,
    상기 복수의 데이터 입력 스트로브 신호 발생부와 상기 복수의 데이터 코딩 기는 각각 대응되는 데이터 입출력 패드 근방에 위치하는 반도체 기억 소자.
  4. 제2항에 있어서,
    상기 데이터 입력 스트로브 신호 발생부로부터 출력되는 상기 복수의 제어 신호는 16개인 반도체 기억 소자.
  5. 제2항에 있어서,
    상기 데이터 입력 스트로브 신호 발생부로부터 출력되는 상기 복수의 제어 신호는 64개인 반도체 기억 소자.
  6. 제2항에 있어서,
    상기 반도체 기억 소자는 4비트 프리페치 동작을 수행하는 반도체 기억 소자.
  7. 제2항에 있어서,
    상기 반도체 기억 소자는 8비트 프리페치 동작을 수행하는 반도체 기억 소 자.
  8. 제2항에 있어서,
    상기 반도체 기억 소자는 16비트 프리페치 동작을 수행하는 반도체 기억 소자.
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