KR20000046821A

KR20000046821A - 메모리의 리드/라이트 제어회로

Info

Publication number: KR20000046821A
Application number: KR1019980063548A
Authority: KR
Inventors: 이주상
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-12-31
Filing date: 1998-12-31
Publication date: 2000-07-25

Abstract

본 발명은 한개의 입출력 핀으로 다수개의 데이터를 고속으로 입출력하고 계층적 또는 서브 워드라인을 갖는 메모리 장치에서 최대 순간전력을 감소시키기 위해 리드/라이트 동작시 메모리 동작 부분을 시간차를 두고 활성화시키는 기술에 관한 것으로, 이러한 본 발명의 목적은 소정의 시간차(d)를 갖는 CAS 신호에 의해 그 시간만큼의 차이를 두고 동작하는 복수개의 입출력부를 갖는 메모리 어레이(40)와; 리드모드에서 소정의 시간차를 갖는 로드신호(LOAD_A),(LOAD_B)를 이용하여 병렬데이터를 직렬데이터로 변환하고, 라이트모드에서도 소정의 시간차를 갖는 센드신호(SEND_A),(SEND_B)를 사용하여 직렬데이터를 병렬데이터로 변환하는 파이프라인(51A),(51B)을 구비한 인터페이스부(50)에 의해 달성된다.

Description

메모리의 리드/라이트 제어회로

본 발명은 반도체 메모리 장치에서 최대 순간전력을 저감시키는 기술에 관한 것으로, 특히 한개의 입출력 핀으로 다수개의 데이터를 고속으로 입출력하고 계층적 또는 서브 워드라인을 갖는 메모리 장치에서 최대 순간전력을 감소시키기 위해 리드/라이트 동작시 메모리 동작 부분을 시간차를 두고 활성화시키는데 적당하도록한 메모리의 리드/라이트 제어회로에 관한 것이다.

도 1은 종래기술에 의한 메모리 장치에서 한개의 입출력 핀으로 8개의 데이터를 출력시키는 예를 보인 블록도로서 이에 도시한 바와 같이, 하나의 입출력부( I/O)에 대하여 각각 2개의 컬럼 디코더(11A),(11B), 비트라인 센스앰프(BLSA1),(BLSA2),데이터버스 센스앰프(DBSA1),(DBSA2)와 하나의 서브 워드라인(SWL)으로 이루어져 셀 어레이를 대상으로 데이터를 리드/라이트하는 메모리 어레이(10)와; 4단 시프트 레지스터(REG1-REG4),(REG5-REG8)로 구성된 두 개의 파이프라인(21A),(21B), 디멀티플렉서(22) 및 패드(23)로 구성되어 상기 메모리 어레이(10)측으로 또는 외부로 데이터를 인터페이싱하는 인터페이스부(20)로 구성된 것으로, 이의 작용을 첨부한 도 2 및 도 3을 참조하여 설명하면 다음과 같다.

도 1의 메모리 장치에서는 한개의 입출력(I/O) 핀으로 8개의 데이터를 출력시키는 예를 보여주고 있다. 이와 같은 경우 메모리 어레이는 하나의 I/O에 대하여 각각 2개의 컬럼 디코더(11A),(11B), 비트라인 센스앰프(BLSA1),(BLSA2),데이터버스 센스앰프(DBSA1),(DBSA2)와 서브 워드라인(SWL)으로 이루어지며, 각각의 입출력부( I/O)는 4개의 데이터를 동시에 처리한다.

따라서, 한번의 읽기 동작으로 8개의 데이터가 인터페이스부(20)로 전달된다. 그 인터페이스부(20)는 4단 시프트 레지스터(REG1-REG4),(REG5-REG8)로 구성된 파이프라인(21A),(21B)을 통해 메모리 어레이(10)로부터 동시에 전달된 8개의 데이터를 입력받아 위상이 반대인 2개의 클럭신호를 짝수번째 데이터와 홀수번째 데이터를 교번되게 디멀티플렉서(22)를 통해 출력한다.

도 2는 I/O당 2개의 파이프라인(21A),(21B)으로 구성되어 4개의 쓰기 데이터를 처리하는 인터페이스부(20)의 일실시 예를 보인 것으로, 한 개의 I/O는 다수개의 파이프라인으로 구성될 수 있으며 각 파이프라인은 다수개의 데이터를 처리할 수 있다.

메모리 어레이(10)의 동작은 노멀 디램과 같이 RAS(RAS: Row Address Strobe)신호와 CAS(CAS:Column Address Strobe)신호에 동기되어 데이터를 읽거나 써넣게 된다. 한정된 I/O를 통해 고속의 읽기/쓰기 동작을 가능하게 해 주는 인터페이스부(20)는 RAS와 CAS 관련신호를 메모리 어레이(10)측으로 출력하게 되며, 하나의 패드(23)를 통해 외부에서 들어온 시리얼 데이터를 파이프라인(21A),(21B)을 통해 병렬 데이터로 변환하여 메모리 어레이(10)측으로 출력하거나(라이트 동작), 그 메모리 어레이(20)로부터 입력되는 병렬 데이터를 직렬 데이터로 변환하여 외부로 출력하게 된다.(리드동작)

읽기 동작에서는 상기 메모리 어레이(20)로부터 출력되는 데이터가 로드신호(LOAD)에 의하여 동시에 파이프라인(21A),(21B)에 입력되어 반대 위상을 갖는 2개의 클럭신호로(EVEN),(ODD) 병렬/직렬 변환된다. 이때, 2개의 클럭신호는 d만큼의 시간차이가 생기며 상대적으로 시간 d만큼 늦게 동작하는 파이프라인에 입력되는 홀수번째 데이터는 메모리 타이밍 사양 tDAC(CAS신호로부터 데이터가 출력되는데 걸리는 시간)보다 시간 d만큼의 타이밍 마진을 갖는다.

쓰기 동작에서는 도 2에서와 같이 패드(23)를 통해 입력된 시리얼 데이터를 짝수와 홀수번째로 분리한 후 상기 파이프라인(21A),(21B)을 통해 병렬데이터로 변환하고, 이렇게 변환된 데이터를 센드신호(SEND)를 이용하여 상기 메모리 어레이(20)측으로 동시에 출력하게 된다.

그러나, 이와 같은 종래의 메모리 제어회로에 있어서는 메모리 어레이와 인터페이스부간에 입출력되는 데이터를 동시에 처리하도록 되어 있어 최대 순간전력이 커지는 문제점이 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 다수의 파이프 라인을 갖는 구조에서 각 파이프라인의 동작시간을 다르게 설정하는 방식으로 메모리 어레이를 파이프라인 개수만큼 나누어 그들이 각기 시간차를 갖고 동작되게 하는 메모리의 리드/라이트 제어회로를 제공함에 있다.

도 1은 종래기술에 의한 메모리 장치의 블록도.

도 2는 종래기술에 의한 메모리장치의 쓰기동작 블록도.

도 3의 (a)-(h)는 도 1에서 각부의 신호 파형도.

도 4는 본 발명에 의한 메모리의 리드 제어회로의 블록도.

도 5는 본 발명에 의한 메모리의 라이트 제어회로의 블록도.

도 6은 본 발명에 의한 메모리 어레이의 분할 예시도.

도 7의 (a)-(h)는 도 4에서 각부의 신호 파형도.

***도면의 주요 부분에 대한 부호의 설명***

40 : 메모리 어레이 41A,41B : 컬럼 디코더

50 : 인터페이스부 51A,51B : 파이프라인

도 4는 본 발명의 목적을 달성하기 위한 메모리의 리드/라이트 제어회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 소정의 시간차(d)를 갖는 CAS 신호에 의해 그 시간만큼의 차이를 두고 동작하는 복수개의 입출력부를 갖는 메모리 어레이(40)와; 리드모드에서 소정의 시간차를 갖는 로드신호(LOAD_A),(LOAD_B)를 이용하여 병렬데이터를 직렬데이터로 변환하고, 라이트모드에서도 소정의 시간차를 갖는 센드신호(SEND_A),(SEND_B)를 사용하여 직렬데이터를 병렬데이터로 변환하는 파이프라인(51A),(51B)을 구비한 인터페이스부(50)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 5 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.

다수개의 파이프라인 구조를 갖는 구조에서는 각각의 파이프라인을 동작시키는 신호간의 차이가 발생되므로 서로 다른 파이프라인에 입력되는 데이터는 다른 타이밍 마진을 갖을 수 있다. 이러한 원리를 이용하여 도 6에서와 같이 메모리 어레이(40)를 크게 두 부분으로 나누어 그들간에 소정의 시간차를 갖고 동작하도록 할 수 있다.

각각의 입출력부( I/O)는 도 7의 (a),(b)와 같이 소정의 시간차(d)를 갖는 CAS 신호에 의해 동작한다. 또한, 각각의 파이프라인(51A),(51B)도 도 7의 (c),(d)에서와 같이 시간차(d)를 갖는 로드신호(LOAD_A),(LOAD_B)를 이용하여 데이터를 읽어내게 된다. 또한, 쓰기 동작에서도 도 7의 (g),(h)와 같이 시간차(d)를 갖는 센드신호(SEND_A),(SEND_B)를 사용한다.

물론 하나의 I/O당 다수개의 파이프라인을 갖을 수 있으며, 메모리 어레이(40)는 그 수만큼 분리된 구조로 되어 있으면 그 수만큼 다른 로드신호(LOAD)와 센드신호(SEND)에 시간차이를 갖게 하여 동작시킨다.

예로써, 도 4에서와 같이 짝수번째와 홀수번째의 데이터를 각각 처리하도록 2부분으로 나누어져 있고 파이프라인(51A),(51B)을 제어하는 신호(SEND_A),(SEND_2)가 d 만큼의 시간차이를 갖으면 메모리 어레이(40)의 컬럼 동작 시간을 결정하는 CAS 신호도 도 7의 (a),(b)에서와 같이 두 개로 나누어 d만큼 시간차를 갖고 활성화시켜 짝수번째 데이터(D0,D2,D4,D6)를 먼저 인터페이스부(50)에 전달하고, 이로부터 d시간 후 홀수번째 데이터(D1,D3,D5,D7)를 인터페이스부(50)에 전달한다.

상기 인터페이스부(50)에서는 상기 메모리 어레이(40)로부터 전달되는 데이터들에 대해 도 7의 (c),(d)와 같이 d만큼 시간차를 갖는 로드신호(LOAD_A)와 로드신호(LOAD_B)로 각각의 파이프라인(51A),(51B)에 입력시켜 그만큼의 시간차를 갖고 병렬/직렬변환이 수행된다.

또한, 쓰기동작에서도 전달된 외부의 직렬 데이터를 상기 파이프라인(51A),(51B)을 통해 병렬로 변환하여 상기 메모리 어레이(40)측으로 전송할 때 도 7의 (g),(h)와 같이 d만큼 시간차를 갖는 센드신호(SEND_A),(SEND_B)를 사용한다.

이와 같은 원리를 적용하여, 상기 메모리 어레이(40)의 로두(row) 동작도 상기 d만큼 시간차를 갖는 2개의 신호로 나누어 동작시킬 수 있다.

이상에서 상세히 설명한 바와 같이, 본 발명은 다수의 파이프 라인을 갖는 구조에서 각 파이프라인의 동작시간을 다르게 설정하는 방식으로 메모리 어레이를 파이프라인 개수만큼 나누어 그들이 각기 시간차를 갖고 동작되게 함으로써 최대 순간전력을 감소시킬 수 있는 효과가 있다.

Claims

소정의 시간차를 갖는 신호(CAS)에 의해 그 시간만큼의 차이를 두고 동작하는 복수개의 입출력부를 갖는 메모리 어레이(40)와; 리드모드에서 소정의 시간차를 갖는 로드신호(LOAD_A),(LOAD_B)를 이용하여 병렬데이터를 직렬데이터로 변환하고, 라이트모드에서도 소정의 시간차를 갖는 센드신호(SEND_A),(SEND_B)를 사용하여 직렬데이터를 병렬데이터로 변환하는 파이프라인(51A),(51B)을 구비한 인터페이스부(50)를 포함하여 구성한 것을 특징으로 하는 메모리의 리드/라이트 제어회로.
제1항에 있어서, 메모리 어레이(40)는 분리한 입출력부의 수에 해당하는 만큼 신호(CAS)에 시간차를 부여한 것을 특징으로 하는 메모리의 리드/라이트 제어회로.
제1항에 있어서, 인터페이스부(50)는 분리한 파이프라인의 수에 해당하는 만큼 로드신호(LOAD)에 시간차를 부여한 것을 특징으로 하는 메모리의 리드/라이트 제어회로.
제1항에 있어서, 인터페이스부(50)는 분리한 파이프라인의 수에 해당하는 만큼 센드신호(SEND)에 시간차를 부여한 것을 특징으로 하는 메모리의 리드/라이트 제어회로.