KR100295046B1 - 개선된싱크로너스디램과로직이하나의칩에병합된반도체장치 - Google Patents

개선된싱크로너스디램과로직이하나의칩에병합된반도체장치 Download PDF

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Abstract

메모리, 특히 개선된 싱크로너스 디램과 로직이 하나의 칩에 병합된 반도체장치가 개시된다. 상기 반도체장치는, 복수개의 뱅크를 포함하고, 상기 각 뱅크가 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 의해 독립적으로 제어되는 메모리블락과, 상기 메모리블락에 연결되고, 상기 로우어드레스 스트로브 신호들, 상기 칼럼어드레스 스트로브 신호들, 및 상기 라이트 인에이블 신호들을 발생하는 논리블락을 구비하는 것을 특징으로 한다. 또한 상기 반도체장치는, 테스트 패드들의 수를 줄이기 위해 테스트 신호 입출력부를 구비하는 것을 특징으로 한다. 따라서 상기 반도체장치는, 일반적인 싱크로너스 디램에 비해 성능이 크게 향상된 메모리블락을 포함하므로써 전체 성능이 크게 향상된다. 또한 상기 반도체장치에서는, 상기 테스트 신호 입출력부가 테스트 패드들을 효율적으로 병합하여 테스트 패드 수를 감소시킴으로써 테스트 시간이 감소되는 장점이 있다.

Description

개선된 싱크로너스 디램과 로직이 하나의 칩에 병합된 반도체장치{Semiconductor memory device in which a synchronous memory device in merged with a logic device}
본 발명은 반도체장치에 관한 것으로, 특히 개선된 싱크로너스 디램(Synchronous DRAM, 이하 SDRAM이라 함)과 로직이 하나의 칩에 병합된 반도체장치, 즉 MML(Merged Memory with Logic)에 관한 것이다.
일반적으로 정보처리 및 통신등에 사용되는 씨스템들은 제어, 연산, 및 인터페이스 기능을 수행하는 로직 반도체장치들과 데이터를 저장하는 메모리 반도체장치들을 포함하여 구성된다. 종래에는 통상 로직 반도체장치들과 메모리 반도체장치들이 별개로 씨스템에 사용되었다. 그러나 근래에 반도체 설계기술 및 제조기술의 발전에 따라 또한 씨스템의 원가 절감에 대한 요구에 따라 로직 반도체장치들과 메모리 반도체장치를 하나의 칩에 집적시키기 위한 연구가 계속되고 있다. 물론 과거에도 ASIC(Application Specific Integrated Circuit)이란 이름으로, 로직 반도체장치와 적은 용량의 SRAM이 하나의 칩에 집적되는 기술이 일반화되어 있었지만, DRAM, 특히 큰 용량의 범용 SDRAM과 로직을 하나의 칩에 집적시키는 MML에 관한 기술은 제조기술의 복잡성 및 설계기술의 부족등으로 아직 일반화되지 못한 상태이다.
도 1은 복수개의 뱅크를 갖는 일반적인 SDRAM의 개략적인 블락도이다. 여기에서는 2개의 뱅크, 즉 A 뱅크(103) 및 B 뱅크(105)을 갖는 SDRAM(100)이 도시되어 있다.
도 1을 참조하면, 일반적인 SDRAM(100)은, 상기 A 뱅크(103) 및 B 뱅크(105)에 대해 공통으로 사용되는 명령 입력핀들, 즉 하나의 로우어드레스 스트로브 신호() 입력핀(P1), 하나의 칼럼어드레스 스트로브 신호() 입력핀(P2), 하나의 라이트 인에이블 신호() 입력핀(P3)을 구비하고 있다. 또한 상기 일반적인 SDRAM(100)은 뱅크선택 비트(BADDR) 입력핀(P5)을 구비하고 있으며, 상기 뱅크선택 비트(BADDR)의 논리 상태에 따라 상기 A 뱅크(103) 또는 B 뱅크(105)가 선택된다. 즉 상기 명령 입력핀들(P1,P2,P3)로 입력되는 신호들(,,)이, 제어부(101)에서 상기 뱅크선택 비트(BADDR)의 논리 상태에 따라 A 뱅크(103) 또는B 뱅크(105)에 대한 명령들로 인식되게 된다.
상기 일반적인 SDRAM(100)에서는, 상기 A 뱅크(103) 또는 B 뱅크(105)를 어드레싱하기 위한 어드레스(ADDR0-ADDRi), 즉 로우어드레스 및 칼럼어드레스가 동일한 어드레스 입력핀들(P40 내지 P4i)를 통해 입력되고 칩 내부의 제어부(101)에서 멀티플렉스된다. 또한 상기 일반적인 SDRAM(100)에서는, 입력데이터 또는 출력데이터(DQ0-DQk)는 동일한 핀(P100 내지 P10k)를 통해 입출력되고 입출력부(107)에서 멀티플렉스된다. 도 1에서 입력핀(P6)로 입력되는 신호(CLK)는 씨스템클락이고, 입력핀(P7)로 입력되는 신호(CKE)는 클락인에이블 신호이고, 입력핀(P8)로 입력되는 신호()는 칩선택 신호이며, 입력핀(P9)로 입력되는 신호(DQM)은 데이터입출력 마스크 신호이다.
상술한 내용들은 당 업계에서 통상의 지식을 가진자에게 널리 알려진 일반적인 사항들이다. 참고로 도 2에 도 1에 도시된 일반적인 SDRAM의 독출(Read)동작 타이밍도가 도시되어 있다.
그런데 상기 일반적인 SDRAM과 로직을 하나의 칩에 병합하여 MML이 구성될 경우에는 MML의 전체 성능이 떨어지게 된다.
따라서 본 발명의 목적은, 개선된 고성능 SDRAM과 로직이 하나의 칩에 병합된 MML을 제공하는 데 있다.
본 발명의 다른 목적은, 테스트 패드수가 적고 이에 따라 테스트 시간이 감소되는 MML을 제공하는 데 있다.
본 발명의 또 다른 목적은, 개선된 고성능 SDRAM을 제공하는 데 있다.
도 1은 일반적인 SDRAM의 개략적인 블락도
도 2는 도 1에 도시된 SDRAM의 독출동작 타이밍도
도 3은 본 발명의 실시예에 따른 MML의 블락도
도 4는 도 3에 도시된 MML에서의 메모리블락의 독출동작 타이밍도
도 5는 본 발명의 실시예에 따른 테스트 신호 입출력부를 구비하는 MML의 블락도
상기 목적을 달성하기 위한 본 발명에 따른 MML은, 복수개의 뱅크를 포함하고, 상기 각 뱅크가 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 의해 독립적으로 제어되는 메모리블락과, 상기 메모리블락에 연결되고, 상기 로우어드레스 스트로브 신호들, 상기 칼럼어드레스 스트로브 신호들, 및 상기 라이트 인에이블 신호들을 발생하는 논리블락을 구비하는 것을 특징으로 한다.
상기 메모리블락은 디램, 특히 SDRAM으로 이루어진다. 또한 상기 메모리블락은 상기 각 뱅크에 대응되는 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호를 입력으로 하여 상기 각 뱅크를 독립적으로 제어하는 제어부를 구비한다. 상기 메모리블락의 로우어드레스 및 칼럼어드레스는 상기 논리블락에서 발생되어 서로 다른 패쓰를 통해 상기 메모리블락에 독립적으로 인가된다. 상기 메모리블락으로부터 독출되는 출력데이터는 상기 논리블락에 입력되고, 상기 논리블락으로부터 발생되는 입력데이터는 상기 메모리블락에 입력된다. 상기 출력데이터의 패쓰와 상기 입력데이터의 패쓰는 서로 다르다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 MML은, 상기 메모리블락과, 상기 논리블락, 및 테스트 신호 입출력부를 구비하는 것을 특징으로 한다.
상기 테스트 신호 입출력부는, 테스트 패드들의 수를 줄이기 위한 것으로서, 테스트시 외부에서 직접 인가되는 신호들을 받아 상기 메모리블락에 전달하고 상기메모리블락에서 발생된 신호들을 외부로 직접 전달한다. 특히 상기 테스트 신호 입출력부는, 테스트 명령 입력부, 테스트 어드레스 입력부, 및 테스트 데이터 입출력부중 적어도 어느 하나를 구비한다.
상기 테스트 명령 입력부는, 테스트시 외부에서 인가되는 뱅크선택 신호에 응답하여 외부에서 인가되는 제1, 제2, 및 제3입력신호들을 받아 선택되는 뱅크의 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호로서 각각 상기 메모리블락에 전달한다. 상기 테스트 어드레스 입력부는, 로우어드레스 패쓰 및 칼럼어드레스 패쓰에 공통 연결되고, 테스트시 외부에서 순차적으로 입력되는 로우어드레스 및 칼럼어드레스를 상기 로우어드레스 패쓰 및 상기 칼럼어드레스 패쓰에 각각 전달한다. 상기 테스트 데이터 입출력부는, 입력데이터 패쓰 및 출력데이터 패쓰에 공통 연결되고, 테스트시 외부에서 입력되는 입력데이터를 상기 입력데이터 패쓰에 전달하고 상기 메모리블락으로부터 상기 출력데이터 패쓰에 전달된 출력데이터를 외부로 전달한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 개선된 고성능 SDRAM은, 메모리셀들을 포함하는 복수개의 뱅크, 및 상기 각 뱅크에 대응되어 외부에서 서로 다른 핀들을 통해 입력되는 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 응답하여 상기 각 뱅크를 독립적으로 제어하는 제어부를 구비하는 것을 특징으로 한다.
상기 뱅크들에 대한 로우어드레스 및 칼럼어드레스는 외부에서 서로 다른 핀들을 통해 입력된다. 상기 뱅크들로부터 독출되는 출력데이터와 상기 뱅크들에 기입되는 입력데이터는 서로 다른 핀들을 통해 입출력된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 MML의 블락도이다.
도 3을 참조하면, 상기 MML은 일반적인 범용 SDRAM이 개선된 메모리블락(300)과 논리블락(400)을 구비한다.
상기 메모리블락(300)은, 메모리셀들을 포함하는 복수개의 뱅크, 예컨데 A 뱅크(303) 및 B 뱅크(305)와, 제어부(301), 및 입출력부(303)을 포함하며, 도시되지 않은 여러 가지 주변회로들을 포함한다.
상기 메모리블락(300)에서는, 범용 SDRAM에서 복수개의 뱅크들에 대해 공통으로 사용되던 하나의 로우어드레스 스트로브 신호() 패쓰, 하나의 칼럼어드레스 스트로브 신호() 패쓰, 및 하나의 라이트 인에이블 신호() 패쓰가 각 뱅크(303,305)별로 분리되어 상기 논리블락(400)에 접속된다. 이에 따라 상기 각 뱅크(303,305)는 상기 논리블락(400)에서 발생되는 명령신호들인 각각의 로우어드레스 스트로브 신호(a,b), 각각의 칼럼어드레스 스트로브 신호(a,b), 및 각각의 라이트 인에이블 신호(a,b)에 의해 독립적으로 제어된다. 즉 상기 A 뱅크(303)은 상기 로우어드레스 스트로브 신호(a), 상기 칼럼어드레스 스트로브 신호(a), 및 상기 라이트 인에이블 신호(a)에 의해 제어되고, 상기 B 뱅크는 상기 로우어드레스 스트로브 신호(b), 상기 칼럼어드레스 스트로브 신호(b), 및 상기 라이트 인에이블 신호(b)에 의해 제어된다.
또한 범용 SDRAM에서 각각 하나의 패드에 의해 서로 묶여있던 로우/칼럼어드레스 패쓰가 상기 메모리블락(300)에서는 별도의 로우어드레스 패쓰 및 칼럼어드레스 패쓰로 분리된다. 이에 따라 상기 메모리블락(300)의 로우어드레스(RADDR[0:i]) 및 칼럼어드레스(CADDR[0:j])는 상기 논리블락(400)에서 발생되어 상기 별도의 패쓰를 통해 상기 메모리블락(300)에 독립적으로 인가된다. 또한 범용 SDRAM에서 각각 하나의 패드에 의해 서로 묶여있던 입출력데이터 패쓰도 상기 메모리블락(300)에서는 별도의 패쓰로 분리된다. 이에 따라 입력데이터(DIN[0:k])는 상기 논리불락(400)에서 발생되어 상기 입력데이터 패쓰를 통해 상기 메모리블락(300)으로 입력되고, 출력데이터(DOUT[0:k])는 상기 메모리블락(300)으로부터 독출되어 별도의 상기 출력데이터 패쓰를 통해 상기 논리블락(400)으로 전달된다.
좀더 설명하면, 상기 메모리블락(300)의 제어부(301)이 상기 각각의 로우어드레스 스트로브 신호(a,b), 상기 각각의 칼럼어드레스 스트로브 신호(a,b), 상기 각각의 라이트 인에이블 신호(a,b), 상기 로우어드레스(RADDR[0:i]) 및 상기 칼럼어드레스(CADDR[0:j])를 입력으로 하여 상기 A 뱅크(303) 및 B 뱅크(305)를 독립적으로 제어한다. 상기 입력데이터(DIN[0:k]) 및 상기 출력데이터(DOUT[0:k])는 상기 메모리블락(300)의 입출력부(307)에서 타임멀티플렉스된다. 즉 기입동작시 상기 입력데이터(DIN[0:k])는 상기 입출력부(307)을 통해 상기 A 뱅크(303) 및 B 뱅크(305)중 선택되는 뱅크에 기입된다. 독출동작시 상기 출력데이터(DOUT[0:k])는 상기 A 뱅크(303) 및 B 뱅크(305)중 선택되는 뱅크에서 독출되어 상기 입출력부(307)를 통해 상기 논리블락(400)으로 전달된다. 도 3에서 신호(CLK)는 씨스템클락이고, 신호(CKE)는 클락인에이블 신호이며, 신호(DQM)은 데이터입출력 마스크 신호이다.
상기 논리블락(400)은 응용에 따라 여러 가지의 논리회로로 다양하게 구성될 수 있고, 통상적으로 제어, 연산, 및 인터페이스 기능을 가진다. 특히 상기 논리블락(400)은 상기 로우어드레스 스트로브 신호들(a,b), 상기 칼럼어드레스 스트로브 신호들(a,b), 상기 라이트 인에이블 신호들(a,b), 상기 로우어드레스(RADDR[0:i]) 및 칼럼어드레스(CADDR[0:j])를 발생하며, 상기 입력데이터(DIN[0:k]) 및 출력데이터(DOUT[0:k])를 상기 메모리블락(300)과 서로 주고 받는다.
또한 상기 메모리블락(300)은 필요에 따라 하나의 칩으로 설계 및 제조될 수 있다. 이때는 상기 명령신호들, 즉 상기 로우어드레스 스트로브 신호들(a,b), 상기 칼럼어드레스 스트로브 신호들(a,b), 및 상기 라이트 인에이블 신호들(a,b)은 칩 외부에서 인가된다. 또한 상기 로우어드레스(RADDR[0:i]) 및 칼럼어드레스(CADDR[0:j]), 상기 입력데이터(DIN[0:k]), 상기 씨스템클락(CLK), 상기 클락인에이블 신호(CKE), 상기 데이터입출력 마스크 신호(DQM)도 칩 외부에서 인가된다. 상기 출력데이터(DOUT[0:k])는 칩 외부로 출력된다. 따라서 상기 메모리블락(300)이 독립적으로 하나의 칩으로 설계될 때는 상기 입력신호들에 대응되는 입력핀들(P1 내지 P6, P70 내지 P7i, P80 내지 P8j, P90 내지 P9k, P11 내지 P13)과 상기 출력신호(DOUT[0:k])에 대응되는 출력핀들(P100 내지 P10k)가 구비된다.
도 4는 도 3에 도시된 메모리블락의 독출동작 타이밍도이다.
도 4의 타이밍도를 참조하여 도 3에 도시된 메모리블락의 독출동작을 간단히 설명하겠다. 먼저 클락인에이블 신호(CKE)가 논리"하이"로 엑티브된 상태에서 씨스템클락(CLK)가 입력된다. 다음에 A 뱅크(303)에 대한 라이트 인에이블 신호(a)가 논리"하이"로 엑티브된 상태에서, 상기 씨스템클락(CLK)의 싸이클(0)에서 A 뱅크(303)에 대한 로우어드레스 스트로브 신호(a)가 논리"로우"가 되고 이때 로우어드레스(RADDR[0:i])가 입력되면, 이는 상기 A 뱅크(303)의 로우어드레스(RAa)로 인식된다. 이에 따라 상기 로우어드레스(RAa)에 해당되는 상기 A 뱅크(303)의 로우가 엑티브된다.(T1 지점) 소정의 시간이 지난 후에 상기 씨스템클락(CLK)의 싸이클(3)에서 상기 A 뱅크(303)에 대한 칼럼어드레스 스트로브 신호(a)가 논리"로우"가 되고 이때 칼럼어드레스(CADDR[0:j])가 순차적으로 입력되면, 이들은 상기 A 뱅크(303)의 칼럼어드레스들(CAa,CAb,CAc,CAd)로 인식된다. 이에 따라 상기 칼럼어드레스들(CAa,CAb,CAc,CAd)에 해당되는 상기 A 뱅크(303)의 칼럼들이 순차적으로 엑티브되어 상기 A 뱅크의 독출동작이 시작된다.(T2 지점) 따라서 상기 A 뱅크의 메모리셀들로부터 독출된 출력데이터(QAa,QAb,QAc,QAd)가 입출력부(307)을 경유하여 순차적으로 출력되어 논리블락(400)으로 전달된다. 상술한 바와 같이 상기 A 뱅크의 독출동작이 계속 진행된 다음 소정의 시간이 지난 후에, 상기 씨스템클락(CLK)의 싸이클(17)에서 상기 로우어드레스 스트로브 신호(a)가 다시 논리"로우"가 되고 또한 상기 라이트 인에이블 신호(a)가 논리"로우"로 넌엑티브되면, 상기 A 뱅크는 프리차지 동작을 시작하게 된다.
또한 B 뱅크(305)에 대한 라이트 인에이블 신호(b)가 논리"하이"로 엑티브된 상태에서, 상기 씨스템클락(CLK)의 싸이클(3)에서 상기 B 뱅크(305)에 대한 로우어드레스 스트로브 신호(b)가 논리"로우"가 되고 이때 로우어드레스(RADDR[0:i])가 입력되면, 이는 상기 B 뱅크(305)의 로우어드레스(RAb)로 인식된다. 이에 따라 상기 로우어드레스(RAb)에 해당되는 상기 B 뱅크(305)의 로우가 엑티브된다.(T2 지점) 다음에 소정의 시간이 지난 후에 상기 씨스템클락(CLK)의 싸이클(7)에서 상기 B 뱅크(305)에 대한 칼럼어드레스 스트로브 신호(b)가 논리"로우"가 되고 이때 칼럼어드레스(CADDR[0:j])가 순차적으로 입력되면, 이들은 상기 B 뱅크(305)의 칼럼어드레스들(CBe,CBf,CBg,CBh)로 인식된다. 이에 따라 상기 칼럼어드레스들(CBe,CBf,CBg,CBh)에 해당되는 상기 B 뱅크(305)의 칼럼들이 순차적으로 엑티브되어 상기 B 뱅크의 독출동작이 시작된다.(T3 지점) 따라서 상기 B 뱅크의 메모리셀들로부터 독출된 출력데이터(QBe,QBf,QBg,QBh)가 입출력부(307)을 경유하여 순차적으로 출력되어 논리블락(400)으로 전달된다. 상술한 바와 같은 상기 B 뱅크의 독출동작이 계속 진행된 다음 소정의 시간이 지난 후에, 상기 씨스템클락(CLK)의 싸이클(15)에서 상기 로우어드레스 스트로브 신호(b)가 다시 논리"로우"가 되고 또한 상기 라이트 인에이블 신호(b)가 논리"로우"로 넌엑티브되면, 이에 따라 상기 B 뱅크는 프리차지 동작을 시작하게 된다.
따라서 도 3에 도시된 메모리블락에서는, 상기 각 뱅크는 명령신호들인 각각의 로우어드레스 스트로브 신호(a,b), 각각의 칼럼어드레스 스트로브 신호(a,b), 및 각각의 라이트 인에이블 신호(a,b)에 의해 독립적으로 제어된다. 즉 상기 A 뱅크(303)의 엑티브 및 독출동작과 프리차지동작은 상기 로우어드레스 스트로브 신호(a), 상기 칼럼어드레스 스트로브 신호(a), 및 상기 라이트 인에이블 신호(a)에 의해 제어되고, 이와 독립적으로 상기 B 뱅크(305)의 엑티브 및 독출동작과 프리차지동작은 상기 로우어드레스 스트로브 신호(b), 상기 칼럼어드레스 스트로브 신호(b), 및 상기 라이트 인에이블 신호(b)에 의해 제어된다.
이에 따라 도 3에 도시된 메모리블락은, 도 1에 도시된 일반적인 SDRAM에 비해 아래의 표 1과 같이 성능이 크게 향상되며, 상기 메모리블락과 논리블락이 하나의 칩에 병합되는 본 발명에 따른 MML의 전체 성능을 크게 향상시키는 장점이 있다.
A 뱅크 및 B 뱅크 사이의 명령순서(Command Sequence)에 따른 사양
명령순서 일반적인SDRAM 본 발명의메모리블락 명령순서 일반적인SDRAM 본 발명의메모리블락
A → P 1 0 P → R 1 0
A → R 1 0 P → W 1 0
A → W 1 0 R → A 1 0
F → P 1 0 R → F 1 0
F → R 1 0 R → P 1 0
F → W 1 0 W → A 1 0
P → A 1 0 W → F 1 0
P → F 1 0 W → P 1 0
P → P 1 0
상기 표 1에서 A는 Active 명령, F는 Refresh 명령, P는 Precharge 명령, R은 Read 명령, W는 Write 명령을 나타낸다. 또한 상기 표 1의 숫자는 씨스템클락(CLK)의 싸이클 수를 나타내며, 예컨데 A → P가 1이라는 것은 상기 A 뱅크 및 B 뱅크중의 어느 하나에 엑티브명령이 인가되고 다른 뱅크에 프리차지명령이 인가되기까지 1개의 클락(CLK) 싸이클이 소요된다는 것을 의미한다.
상기 표 1에서 알 수 있듯이, 일반적인 SDRAM에서는 한 뱅크에 소정의 명령이 인가되고 다른 뱅크에 소정의 명령이 인가되기까지 1개의 클락 싸이클이 소요되는 반면에, 본 발명에 따른 MML의 메모리블락에서는 1개의 클락 싸이클도 소요되지 않는다. 즉 각 뱅크에 동시에 명령이 인가될 수 있으므로, 성능이 크게 향상된다.
이하 본 발명에 따른 MML의 메모리블락(300)을 효율적으로 테스트하기 위한 회로에 대하여 설명하겠다.
상기 MML의 메모리블락(300)을 직접접근 테스트 하기 위해서는, 테스트시 외부 테스터(Tester)와 직접 연결되는 테스트 패드들이 상기 모든 신호들의 패쓰들에 연결되어야 한다. 그러나 상기 모든 신호들의 패쓰들이 상술한 바와 같이 각각 분리되어 있으므로, 이들에 모두 테스트 패드를 연결시킬 경우 지나치게 패드수가 많아지게 된다. 이에 따라 칩 크기가 증가될 수 있으며 특히 테스터에서 병렬로 동시에 테스트할 수 있는 칩의 수가 줄어들게 된다. 이는 결국 단위시간내에 테스트할 수 있는 칩의 수가 줄어들게 되어 전체 테스트 시간이 길어지는 단점이 있다. 따라서 상기 테스트 패드들의 수를 줄이는 방법이 필요하다.
도 5는 본 발명의 실시예에 따른 테스트 신호 입출력부를 구비하는 MML의 블락도이다.
도 5를 참조하면, 상기 MML은, 메모리블락(600)과 논리블락(700), 및 테스트신호 입출력부(500a,500b,500c)를 구비한다.
상기 메모리블락(600)과 논리블락(700)은 도 4에 도시된 것과 동일하다. 상기 테스트 신호 입출력부(500a,500b,500c)는, 테스트 패드들의 수를 줄이기 위한 것으로서, 테스트시 외부에서 직접 인가되는 신호들을 받아 상기 메모리블락(600)에 전달하고 상기 메모리블락(600)에서 발생된 신호들을 외부로 직접 전달한다. 상기 테스트 신호 입출력부는, 테스트 명령 입력부(500a)와, 테스트 어드레스 입력부(500b), 및 테스트 데이터 입출력부(500c)중 적어도 어느 하나를 포함한다.
상기 테스트 명령 입력부(500a)는, 테스트시 외부에서 인가되는 뱅크선택 신호(BS)에 응답하여 외부에서 인가되는 제1, 제2, 및 제3입력신호들(TIN1,TIN2,TIN3)를 받아 선택되는 뱅크의 로우어드레스 스트로브 신호(a 또는b), 칼럼어드레스 스트로브 신호(a 또는b), 및 라이트 인에이블 신호(a 또는b)로서 각각 상기 메모리블락(600)에 전달한다. 좀더 상세히 설명하면, 상기 테스트 명령 입력부(500a)는 제1 내지 제4테스트 패드(5a1,5a2,5a3,5a4)와 제1 내지 제3디멀티플렉서(5a5,5a6,5a7)을 포함하여 구성된다. 상기 제1 내지 제4테스트 패드(5a1,5a2,5a3,5a4)에는 테스트시 외부에서 상기 제1, 제2, 제3입력신호(TIN1,TIN2,TIN3), 및 상기 뱅크선택 신호(BS)가 각각 인가된다. 상기 제1디멀티플렉서(5a5)는, 상기 뱅크선택 신호(BS)에 응답하여 상기 제1입력신호(TIN1)을 받아 상기 선택되는 뱅크의 로우어드레스 스트로브 신호(a 또는b)로서 상기 메모리블락(600)에 전달한다. 상기 제2디멀티플렉서(5a6)는, 상기 뱅크선택 신호(BS)에 응답하여 상기 제2입력신호(TIN2)를 받아상기 선택되는 뱅크의 칼럼어드레스 스트로브 신호(a 또는b)로서 상기 메모리블락(600)에 전달한다. 상기 제3디멀티플렉서(5a7)은, 상기 뱅크선택 신호(BS)에 응답하여 상기 제3입력신호(TIN3)을 받아 상기 선택되는 뱅크의 라이트 인에이블 신호(a 또는b)로서 상기 메모리블락(600)에 전달한다.
상기 테스트 어드레스 입력부(500b)는, 로우어드레스(RADDR[0:i]) 패쓰 및 상기 칼럼어드레스(CADDR[0:j]) 패쓰에 공통 연결되고 테스트시 외부에서 어드레스(TADDR)이 인가되는 제5테스트 패드(5b1)을 포함한다. 상기 테스트 어드레스 입력부(500b)는, 테스트시 상기 제5테스트 패드(5b1)에 인가되는 상기 어드레스(TADDR)를 상기 로우어드레스(RADDR[0:i]) 패쓰 또는 상기 칼럼어드레스(CADDR[0:j]) 패쓰에 각각 전달한다.
상기 테스트 데이터 입출력부(500c)는, 입력데이터(DIN[0:k]) 패쓰 및 출력데이터(DOUT[0:k]) 패쓰에 공통 연결되고, 테스트시 외부에서 입력되는 데이터를 상기 입력데이터(DIN[0:k]) 패쓰에 전달하고 상기 메모리블락(600)으로부터 상기 출력데이터(DOUT[0:k]) 패쓰에 전달된 데이터를 외부로 전달한다. 좀더 상세히 설명하면, 상기 테스트 데이터 입출력부(500c)는 출력버퍼(5c1) 및 입력버퍼(5c2)로 구성되는 양방향 버퍼와, 상기 출력버퍼(5c1)의 출력단과 상기 입력버퍼(5c2)의 입력단에 공통연결된 제6테스트 패드(5c3)을 포함하여 구성된다. 상기 출력버퍼(5c1)는, 상기 메모리블락(600)에서 발생되는 제어신호(READ)에 응답하여 상기 출력데이터(DOUT[0:k]) 패쓰에 전달된 데이터를 버퍼링하여 상기 제6테스트 패드(5c3)을 통해 외부로 출력한다. 상기 입력버퍼(5c2)는 상기 제6테스트 패드(5c3)을 통해 입력되는 데이터를 버퍼링하여 상기 입력데이터(DIN[0:k]) 패쓰로 출력한다.
따라서 상기 테스트 신호 입출력부(500a,500b,500c)를 구비하는 MML에서는, 상기 두 개의 로우어드레스 스트로브 신호 패쓰, 두 개의 칼럼어드레스 스트로브 신호 패쓰, 및 두 개의 라이트 인에이블 신호 패쓰가 각각 상기 테스트 명령 입력부(500a)의 제1, 제2, 및 제3디멀티플렉서(5a1,5a2,5a3)에 의해 각각 상기 제1, 제2, 및 제3테스트 패드(5a1,5a2,5a3)로 병합됨으로써 테스트 패드 수가 감소된다. 또한 상기 로우어드레스 패쓰 및 칼럼어드레스 패쓰가 상기 테스트 어드레스 입력부(500b)의 제5테스트 패드(5b1)으로 병합됨으로써 어드레스 입력을 위한 테스트 패드 수도 절반으로 감소된다. 또한 상기 입력데이터 패쓰 및 출력데이터 패쓰가 상기 테스트 데이터 입출력부(500c)의 상기 제6테스트 패드(5c3)으로 병합됨으로써 데이터 입출력을 위한 테스트 패드 수도 절반으로 감소된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
결론적으로 본 발명에 따른 MML은, 일반적인 SDRAM에 비해 성능이 크게 향상된 메모리블락을 포함하므로써 전체 성능이 크게 향상된다. 또한 본 발명에 따른 MML은, 테스트 패드들을 효율적으로 병합하는 테스트 신호 입출력부를 구비함으로써 테스트 패드 수를 감소시키고 또한 테스트 시간을 감소시키는 장점이 있다.

Claims (17)

  1. 복수개의 뱅크를 포함하고, 상기 각 뱅크가 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 의해 독립적으로 제어되는 메모리블락으로서, 독립적인 데이터 패쓰를 통해 입력데이터를 수신하고 출력데이터를 발생하는 상기 메모리블락;
    상기 메모리블락에 연결되고, 상기 로우어드레스 스트로브 신호들, 상기 칼럼어드레스 스트로브 신호들, 및 상기 라이트 인에이블 신호들을 발생하며, 상기 독립적인 데이터 패쓰를 통해서 상기 메모리블락과 상기 입력데이터 및 상기 출력데이터를 교환하는 논리블락을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 디램이 싱크로너스 디램인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 메모리블락이 상기 각 뱅크에 대응되는 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호에 응답하여 상기 각 뱅크를 독립적으로 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 논리블락이 상기 메모리블락의 로우어드레스 및 칼럼어드레스를 발생하고, 상기 로우어드레스 및 칼럼어드레스는 서로 다른 패쓰를 통해 상기 메모리블락에 독립적으로 인가되는 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 메모리블락은 출력데이터를 상기 논리블락에 제공하고 상기 논리블락은 입력데이터를 상기 메모리블락에 제공하는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 출력데이터의 패쓰와 상기 입력데이터의 패쓰는 서로 다른 것을 특징으로 하는 반도체장치.
  7. 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 의해 독립적으로 제어되는 복수개의 뱅크를 포함하고, 로우어드레스 및 칼럼어드레스는 서로 다른 패쓰를 통해 각각 입력되며, 또한 입력데이터 및 출력데이터가 서로 다른 패쓰를 통해 각각 입출력되는 메모리블락;
    상기 메모리블락에 연결되고, 정상동작시 상기 로우어드레스 스트로브 신호들, 상기 칼럼어드레스 스트로브 신호들, 상기 라이트 인에이블 신호들, 상기 로우어드레스 및 칼럼어드레스를 발생하며, 정상동작시 상기 입력데이터 및 출력데이터를 상기 메모리블락과 서로 주고 받는 논리블락; 및
    테스트시 외부에서 직접 인가되는 신호들을 받아 상기 메모리블락에 전달하고 상기 메모리블락에서 발생된 신호들을 외부로 직접 전달하는 테스트 신호 입출력부를 구비하고,
    상기 테스트 신호 입출력부가,
    테스트시 외부에서 인가되는 뱅크선택 신호에 응답하여 외부에서 인가되는 제1, 제2, 및 제3입력신호들을 받아 선택되는 뱅크의 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호로서 각각 상기 메모리블락에 전달하는 테스트 명령 입력부와,
    상기 로우어드레스 패쓰 및 상기 칼럼어드레스 패쓰에 공통 연결되고, 테스트시 외부에서 순차적으로 입력되는 로우어드레스 및 칼럼어드레스를 상기 로우어드레스 패쓰 및 상기 칼럼어드레스 패쓰에 각각 전달하는 테스트 어드레스 입력부, 및
    상기 입력데이터 패쓰 및 상기 출력데이터 패쓰에 공통 연결되고, 테스트시 외부에서 입력되는 입력데이터를 상기 입력데이터 패쓰에 전달하고 상기 메모리블락으로부터 상기 출력데이터 패쓰에 전달된 출력데이터를 외부로 전달하는 테스트 데이터 입출력부중 적어도 어느 하나를 구비하는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 테스트 명령 입력부는, 테스트시 상기 제1, 제2, 제3입력신호, 및 상기 뱅크선택 신호가 각각 인가되는 제1 내지 제4테스트 패드와, 상기 뱅크선택 신호에 응답하여 상기 제1입력신호를 받아 상기 선택되는 뱅크의 로우어드레스 스트로브 신호로서 상기 메모리블락에 전달하는 제1디멀티플렉서와, 상기 뱅크선택 신호에 응답하여 상기 제2입력신호를 받아 상기 선택되는 뱅크의 칼럼어드레스 스트로브 신호로서 상기 메모리블락에 전달하는 제2디멀티플렉서, 및 상기 뱅크선택 신호에 응답하여 상기 제3입력신호를 받아 상기 선택되는 뱅크의 라이트 인에이블 신호로서 상기 메모리블락에 전달하는 제3디멀티플렉서를 구비하는 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 테스트 어드레스 입력부는, 상기 로우어드레스 패쓰 및 상기 칼럼어드레스 패쓰에 공통 연결되고 테스트시 상기 로우어드레스 및 칼럼어드레스가 인가되는 제5테스트 패드를 구비하는 것을 특징으로 하는 반도체장치.
  10. 제7항에 있어서, 상기 테스트 데이터 입출력부는, 제어신호에 응답하여 상기 출력데이터 패쓰에 전달된 상기 출력데이터를 버퍼링하는 출력버퍼와 상기 외부에서 입력되는 입력데이터를 버퍼링하여 상기 입력데이터 패쓰로 출력하는 입력버퍼로 구성되는 양방향 버퍼와, 상기 출력버퍼의 출력단과 상기 입력버퍼의 입력단에 공통연결된 제6테스트 패드를 구비하고, 테스트시 상기 제6테스트 패드를 통해 상기 입력데이터 및 출력데이터가 입출력되는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 제어신호는 상기 메모리블락에서 발생되는 신호인 것을 특징으로 하는 반도체장치.
  12. 제7항에 있어서, 상기 메모리블락이 디램으로 이루어지는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 디램이 싱크로너스 디램인 것을 특징으로 하는 반도체장치.
  14. 제7항에 있어서, 상기 메모리블락이 상기 각 뱅크에 대응되는 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호에 응답하여 상기 각 뱅크를 독립적으로 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체장치.
  15. 메모리셀들을 포함하는 복수개의 뱅크; 및
    상기 각 뱅크에 대응되어 외부에서 서로 다른 핀들을 통해 입력되는 각각의 로우어드레스 스트로브 신호, 각각의 칼럼어드레스 스트로브 신호, 및 각각의 라이트 인에이블 신호에 응답하여 상기 각 뱅크를 독립적으로 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제15항에 있어서, 상기 뱅크들에 대한 로우어드레스 및 칼럼어드레스는 외부에서 서로 다른 핀들을 통해 입력되는 것을 특징으로 하는 반도체 메모리장치.
  17. 제15항에 있어서, 상기 뱅크들로부터 독출되는 출력데이터와 상기 뱅크들에기입되는 입력데이터는 서로 다른 핀들을 통해 입출력되는 것을 특징으로 하는 반도체 메모리장치.
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