KR100237565B1

KR100237565B1 - 반도체 메모리장치

Info

Publication number: KR100237565B1
Application number: KR1019960048240A
Authority: KR
Inventors: 주양성
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 2000-01-15
Also published as: KR19980029009A; US5838632A; DE19734719A1; JPH10134576A

Abstract

본 발명의 반도체 메모리장치는, 다수의 메모리 셀을 구비하는 메모리 어레이와, 상기 메모리 어레이에 저장된 데이터를 n개씩 외부로 출력하거나 외부로부터 데이터를 n개씩 입력받아 상기 메모리 어레이에 저장하도록 하기 위한 데이터 입출력 패드와, 상기 메모리 어레이와 데이터 입출력 패드 사이에 연결되어 전송되는 데이터를 n개식 일시 저장하기 위한 제1 및 제2 버퍼와, 외부제어신호에 의해 상기 메모리 어레이에 상기 데이터 입출력 패드를 통해 입력된 데이터를 쓰거나 상기 메모리 어레이에 저장된 데이터를 상기 데이터 입출력 패드를 통해 출력하기 위해 2n개의 데이터를 전송하는 제1데이터 버스와, 상기 제1 데이터 버스로부터 전송된 2n개의 데이터를 각각 n개씩 상기 제1 및 제2버퍼에 전송하기 위한 두 개의 제2 데이터 버스와, 상기 제1 및 제2 버퍼와 데이터 입출력 패드 사이에 연결되어 데이터가 n개씩 입,출력하도록 하는 데이터 입출력 버스를 포함하여 구성되며, 상기와 같이 데이터 버스를 데이터 입출력 패드수보다 2배 넓게 확장한 것으로, Y 어드레스에 대한 데이터가 칼럼 어드레스 선택신호의 상승,하강시 출력되도록 함으로써 데이터 전송률을 증가시킬 수 있는 효과가 있다.

Description

반도체 메모리장치

본 발명은, 반도체 메모리장치에 관한 것으로, 특히 데이터 전송율을 증가시킬 수 있는 반도체 메모리장치에 관한 것이다.

반도체 메모리는, 대용량화 고속화대고 있는 정보시대의 중심기술로서 1970년대 1K비트 디램(DRAM:Dynamic Random Access Memory)이 개발된 이래 회로설계기수로가 제조기술의 향상으로 비약할만한 집적화 및 대용량화를 이루고 있으며, 최근에는 64메가비트, 256메가 비트의 안정적인 실용화 및 기가비트의 용량을 가진 메모리의 개발을 눈앞에 두고 있다.

상기와 같은 반도체 메모리소자의 집적화와 대용량화에 있어서, 가장 많이 고려되는 사항은, 저소비전력화, 데이터의 고속처리, 광범위한 동작마진 및 저가격화인데, 상기 데이터의 고속처리에 대한 최근의 기술동향을 개략적으로 설명하면 다음과 같다.

종래에 가장 일반적으로 사용되는 것은 고속 페이지 모드(Fast Page Mode)로서, 칼럼계 회로가 스태틱 동작을 하여 칼럼 어드레스 스트로브(CAS;Column Address Strobe)는 칼럼 어드레스를 넣는 것만으로 되는데, 이러한 고속 페이지 모드에 따르면 CAS의 프리차지 시간이 감소되어 전송속도가 향상된다.

그리고 상기 고속 페이지 모드보다 좀 더 진보적인 방법으로는, EDO(Extended Data Output)모드가 있는데, 제1도를 참조하여 동작원리를 살펴보면 (a)의 로우 어드레스 스트로브 RAS^*(RAS;Row Address Strobe)가 인에이블(enable) 되면 X어드레스를 받아 들이고, (b)의 칼럼 어드레스 스트로브 CAS^*(CAS;Column Address Strobe)가 로우 인에이블되면 Y어드레스를 받아들이며, 받아들인 어드레스를 가지고 메모리 어레이의 특정 셀 부분을 접근하며, (d)의 데이터 출력은 상기 칼럼 어드레스 스트로브가 하이 인에이블되어도 유효한 값을 유지한다.

즉, 상기 칼럼 어드레스 스트로브가 디스에이블 된 구간에도 데이터가 유지되어 주기(THPC : Hyper Page mode Cycle Time)를 고속 페이지 모드보다 줄일 수 있다.

한편, 데이터 고속 처리를 위해 일반적인 디램의 핀(pin)수를 증가시켜 데이터 전송률을 높이려는 방법이 있는데, 예를들어 16 IO와 32 IO를 다음(1)식과 (2)식로 비교하면 데이터 핀수를 늘린 경우 데이터 전송률이 크게 증가하는 것을 볼 수 있다.

(1) 16 I/O : 57.2 Mbyte/sec = 2byte*(1/35 nsec◇) = 2*28.6M

(2) 32 I/O : 114.4Mbyte/sec = 4byte*(1/35 nsec◇) = 4*28.6M

(◇: 50n TRAC(Access Time from RAS^*)인 경우 35n TPC(Access Time from CAS^*)임)

그러나 전자와 같은 EDO 모드를 사용하는 경우, 고속 페이지 모드를 갖고 있는 디램보다는 빠르지만 씨피유(CPU:Cental Process Unit)의 속도를 따라가기는 어려우며, 또한 속도가 개선된 에스디램(SDRAM : Synchronous DRAM)과 상기 디램의 호환성이 거의 없으며, 후자와 같이 데이터 핀수를 늘리는 방법은 상기 식(1)과 식(2)에서 볼 수 있듯이 식(1)보다 데이터 핀수를 2배로 늘린 식(2)에서 데이터 전송률이 두배 증가하지만 이 경우 칩사이즈가 증가하게 된다.

이와같이 종래의 반도체 반도체 메모리장치는, 데이터 전송률을 증가시키기 어렵고, 메모리 소자간의 호환성이 떨어지며, 또한 이를 해결하기 위해 데이터 핀수를 늘리는 경우에는 칩사이즈가 증가하는등 많은 문제점들이 있다.

따라서, 본 발명의 목적은 상기와 같은 문제점들을 해결하기 위하여 데이터 버스를 데이터 입출력 패드수보다 2배 넓게 확장함으로써 하나의 Y어드레스에 대해 두 개의 데이터를 출력시켜 데이터 전송률을 증가시킬 수 있는 반도체 메모리장치를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는, 다수의 메모리 셀을 구비하는 메모리 어레이와, 상기 메모리 어레이에 저장된 데이터를 n개씩 외부로 출력하거나 외부로부터 데이터를 n개씩 입력받아 상기 메모리 어레이에 저장하도록 하기 위한 데이터 입출력 패드와, 상기 메모리 어레이와 데이터 입출력 패드 사이에 연결되어 전송되는 데이터를 n개씩 일시 저장하기 위한 제1 및 제2 버퍼와, 외부제어신호에 의해 상기 메모리 어레이에 상기 데이터 입출력 패드를 통해 입력된 데이터를 쓰거나 상기 메모리 어레이에 저장된 데이터를 상기 데이터 입출력 패드를 통해 출력하기 위해 2n 개의 데이터를 전송하는 제1데이터 버스와, 상기 제1 데이터 버스로부터 전송된 2n 개의 데이터를 각각 n개씩 상기 제1 및 제2버퍼에 전송하기 위한 두 개의 제2 데이터 버스와, 상기 제1 및 제2 버퍼와 데이퍼 입출력 패드 사이에 연결되어 데이터가 n개씩 입,출력하도록 하는 데이터 입출력 버스를 포함하여 구성된 것을 특징으로 한다.

제1도는 종래의 기술에 의한 반도체 메모리 장치의 동작타이밍도.

제2도는 본 발명에 의한 반도체 메모리장치의 구성도.

제3도는 본 발명에 의한 반도체 메모리 장치의 동작타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀 어레이 2 : 제1 데이터 버스

3 : 제2 데이터 버스 4 : 제1버퍼

5 : 제2버퍼 6 : 데이터 입출력 버스

7 : 데이터 입출력 패드

이하, 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.

제2도는 본 발명에 의한 메모리장치의 구성블럭을 도시한 것으로, 데이터 전송률을 높이기 위해 제1데이타 버스(2)를 데이터 입출력 패드(7)보다 두배가 넓도록 하고, 상기 데이터 입출력 패드(7)와 상기 제1 데이터 버스(2)를 연결시키기 위한 제1 및 제2 버퍼(4,5)를 사용하여 상기 제1 데이터 버스와 메모리 어레이는 최소 2n개의 데이터를 주고받으며, 동일시간동안 칼럼 어드레스 스트로브 신호에 따라 상기 제1데이타 버스와 데이터 입출력 패드는 타임 인터리브(time interleave)방식에 의해 n개씩 최소 2n 개의 데이터를 주고받도록 한다.

이를 좀 더 구체적으로 설명하면, 본 발명의 반도체 메모리장치는, 다수의 메모리셀을 구비하는 메모리 어레이(1)와, 외부제어신호에 의해 상기 메모리 어레이(1)에 데이터를 쓰거나 저장된 데이터를 외부로 출력하기 위해 2n 개의 데이터를 처리하는 제1 데이터 버스(2)와, 상기 제1 데이터 버스(2)로부터 전송된 2n 개의 데이터를 각각 n개씩 타임 인터리브 방식으로 상기 제1 및 제2버퍼(4,5)에 전송하여 일시 저장하도록 하는 제2 데이터 버스(3)와, 상기 제2 데이터 버스의 출력, 즉 상기 메모리 어레이(1)와 데이터 입출력 패드(7) 사이에서 전송되는 데이터를 n개씩 일시 저장하기 위한 제1 및 제2버퍼(4,5)와, 상기 제1 및 제2버퍼(4,5)의 데이터를 n개씩 출력하거나 또는 제1 및 제2 버퍼에 입력시키기 위한 데이터 입출력 패드(7)를 포함하여 구성되며, 동작은 다음과 같다.

제3(a)도에 도시한 바와 같이 로우 어드레스 스트로브 신호(RAS^*)가 로우 액티브되면서 X 어드레스를 받아들여 워드라인을 선택하며, (c)와 같이 상기 X 어드레스에 로우, 도는 하이로 상태전환하는 점을 검출하여 내부 Y셀이 인에이블되어 워드라인과 교차하는 부분의 셀 데이터가 데이터 라인에 실리게 되는데, 이때 상기 제1데이타 버스가 상기 입출력 데이터 패드수보다 최소 2배가 되므로 셀 데이터 또한 최소한 상기 입출력 데이터 패드수보다 두배 이상 실을 수 있다.

상기 제1 데이터 버스는 두 개의 16 데이터 버스로 나뉘어져 상기 제1 및 제2버퍼로 연결되며, 예를들어 상기 메모리 어레이로부터 먼저 출력되는 데이터가 상기 제1버퍼로 연결되며, 나중에 출력되는 데이터는 제2버퍼에 연결되도록 한다.

그리고 (b)와 같이 칼럼 어드레스 스트로브 신호(CAS^*)가 로우 액티브되면, 상기 데이터 입출력 버스(6)를 거쳐 상기 제1 및 제2버퍼로부터 차례로 데이터가 상기 데이터 입출력 패드를 통해 입력 또는 출력되도록 하여 (d) 와 같이 하나의 Y 어드레스에 대해 Y와 Y′의 두 개의 데이터를 처리한다.

이상에서와 같이 본 발명에 의하면, 데이터 버스를 데이터 입출력 패드수보다 2배 넓게 확장하여 Y 어드레스에 대한 데이터가 칼럼 어드레스 선택신호의 상승,하강시 출력되도록 함으로써 호환성을 고려하지 않아도되고, 데이터 핀의 증가없이 데이터 전송률을 증가시킬 수 있으며, 이에따라 기기의 소형화가 용이할뿐만 아니라 하드웨어의 수정없이 시스템을 업그레이드(upgrade)할 수 있는 효과가 있다.

Claims

데이터를 저장하는 메모리 어레이와, 외부와 상기 메모리 어레이에 저장된 데이터 또는 저장할 데이터를 n개씩 입,출력하는 데이터 입출력 패드 사이에 연결되어 상기 메모리 어레이와는 최소 2n개의 데이터를 주고받으며, 동일시간동안 상기 데이터 입출력 패드와는 타임 인터리브 방식에 의해 n개식 최소 2n개의 데이터를 주고 받는 데이터 버스를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.
다수의 메모리 셀을 구비하는 메모리 어레이와, 상기 메모리 어레이에 저장된 데이터를 n개씩 외부로 출력하거나 외부로부터 데이터를 n개씩 입력받아 상기 메모리어레이에 저장하도록 하기 위한 데이터 입출력 패드와, 외부제어신호에 의해 상기 메모리 어레이에 상기 데이터 입출력 패드를 통해 입력된 데이터를 쓰거나 상기 메모리 어레이에 저장된 데이터를 상기 데이터 입출력 패드를 통해 출력하기 위해 2n개의 데이터를 전송하는 제1데이터 버스와, 상기 제1 데이터 버스로부터 전송된 2n개의 데이터를 각각 n개씩 상기 제1 및 제2버퍼에 전송하기 위한 제2 데이터 버스와, 상기 각각의 제2 데이터 버스의 데이터를 n개씩 일시 저장하기 위한 제1 및 제2버퍼와, 상기 제1 및 제2버퍼와 데이터 입출력 패드 사이에 연결되어 데이터가 n개씩 입,출력하도록 하는 데이터 입출력 버스를 포함하여 구성된 것을 특징으로 하는 반도체 메모리장치.