JPH0784870A - 記憶回路 - Google Patents
記憶回路Info
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- JPH0784870A JPH0784870A JP5189094A JP18909493A JPH0784870A JP H0784870 A JPH0784870 A JP H0784870A JP 5189094 A JP5189094 A JP 5189094A JP 18909493 A JP18909493 A JP 18909493A JP H0784870 A JPH0784870 A JP H0784870A
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- JP
- Japan
- Prior art keywords
- data
- memory
- read
- output
- sequentially
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/16—Solid state audio
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
- Pulse Circuits (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 複数の遅延時間のデータを容易に得る。
【構成】 データ入力部３２は、メモリ３０にデータを
順番に書き込む。データ出力部３６はメモリ３０の８つ
の領域ａ〜ｆから並列してデータを出力する。ＳＷ１，
ＳＷ２はメモリ３０の８つの領域ａ〜ｆからの読みだし
データをそれそれ順次選択して出力する。ＳＷ１，ＳＷ
２で読みだし位置をずらすことによって、それぞれの出
力するデータをメモリの異なる位置のものにできる。こ
れによって、書き込みと読み出しの時間差が異なる（遅
延時間の異なる）データを同時に複数得ることができ
る。
順番に書き込む。データ出力部３６はメモリ３０の８つ
の領域ａ〜ｆから並列してデータを出力する。ＳＷ１，
ＳＷ２はメモリ３０の８つの領域ａ〜ｆからの読みだし
データをそれそれ順次選択して出力する。ＳＷ１，ＳＷ
２で読みだし位置をずらすことによって、それぞれの出
力するデータをメモリの異なる位置のものにできる。こ
れによって、書き込みと読み出しの時間差が異なる（遅
延時間の異なる）データを同時に複数得ることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、オーディオ機器のサラ
ウンド音の生成等ために用いる遅延回路において利用さ
れる記憶回路に関する。
ウンド音の生成等ために用いる遅延回路において利用さ
れる記憶回路に関する。
【０００２】
【従来の技術】従来より、オーディオ機器のサラウンド
音は、再生音を所定時間遅延させたものを減衰させて重
畳させて生成している。そして、再生する際のモードと
して、スタジアムモードやチャーチモード等があり、そ
れぞれ異なった手法で遅延させた再生音を重畳させてい
る。
音は、再生音を所定時間遅延させたものを減衰させて重
畳させて生成している。そして、再生する際のモードと
して、スタジアムモードやチャーチモード等があり、そ
れぞれ異なった手法で遅延させた再生音を重畳させてい
る。
【０００３】このような用途に使用する遅延回路とし
て、図２に示すようなものがある。この回路では、アナ
ログの再生信号をＡ／Ｄ変換器１０において、一旦デジ
タルデータに変換し、これをメモリ１２に記憶する。そ
して、メモリ１２から読み出したデータをＤ／Ａ変換器
１４においてアナログデータに再度変換する。この回路
において、メモリ１２への書き込み時間と読み出し時間
とを異ならせると、この差が遅延時間となる。
て、図２に示すようなものがある。この回路では、アナ
ログの再生信号をＡ／Ｄ変換器１０において、一旦デジ
タルデータに変換し、これをメモリ１２に記憶する。そ
して、メモリ１２から読み出したデータをＤ／Ａ変換器
１４においてアナログデータに再度変換する。この回路
において、メモリ１２への書き込み時間と読み出し時間
とを異ならせると、この差が遅延時間となる。
【０００４】すなわち、メモリ１２に対し、アドレス順
にデータを書き込み、所定時間分アドレスが離れた場所
（所定時間前のデータか書き込まれている場所）のデー
タを順次読み出すことにより、所定の遅延時間の信号を
得ることができる。
にデータを書き込み、所定時間分アドレスが離れた場所
（所定時間前のデータか書き込まれている場所）のデー
タを順次読み出すことにより、所定の遅延時間の信号を
得ることができる。
【０００５】ところが、例えば上述のチャーチモードの
場合は、教会のような反響の多数ある再生音を必要とす
る。従って、短い遅延時間の信号を多数生成し、これを
重畳しなければならず、複数の遅延時間の信号が必要と
なる。
場合は、教会のような反響の多数ある再生音を必要とす
る。従って、短い遅延時間の信号を多数生成し、これを
重畳しなければならず、複数の遅延時間の信号が必要と
なる。
【０００６】例えば、４種類の遅延時間のデータを得る
ためには、図３に示すように、４つのことなるアドレス
のデータを読みだした（リード１〜４）後、データを書
き込むサイクルをアドレスを順次変更しながら繰り返す
ことになる。
ためには、図３に示すように、４つのことなるアドレス
のデータを読みだした（リード１〜４）後、データを書
き込むサイクルをアドレスを順次変更しながら繰り返す
ことになる。
【０００７】
【発明が解決しようとする課題】しかし、このような処
理では、１サイクル中にリードアドレスの指定を４回、
ライトアドレスの指定を１回行わなければならない。入
力データのクロックが十分遅ければ、５回のアドレス指
定も問題ないが、図２の遅延回路の場合、Ａ／Ｄ変換器
１０はオーバーサンプリングによりパルス列形態の信号
を出力するものであり、このクロックはかなり早い。し
たがって、１サイクルに５回ものアドレスの指定をする
のは、記憶素子の能力を越えてしまい、困難であるとい
う問題点があった。
理では、１サイクル中にリードアドレスの指定を４回、
ライトアドレスの指定を１回行わなければならない。入
力データのクロックが十分遅ければ、５回のアドレス指
定も問題ないが、図２の遅延回路の場合、Ａ／Ｄ変換器
１０はオーバーサンプリングによりパルス列形態の信号
を出力するものであり、このクロックはかなり早い。し
たがって、１サイクルに５回ものアドレスの指定をする
のは、記憶素子の能力を越えてしまい、困難であるとい
う問題点があった。
【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、複数の遅延時間のデータ
を１回の読みだしで同時に得ることができる記憶回路を
提供することを目的とする。
題としてなされたものであり、複数の遅延時間のデータ
を１回の読みだしで同時に得ることができる記憶回路を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る記憶回路
は、データを記憶するメモリと、入力されてくるデータ
をメモリにアドレス順に順次書き込むライト手段と、メ
モリを複数のグループに分け、各グループから順次アド
レス順にデータを読み出すことによって、所定アドレス
離れた場所に記憶されているデータを並列して順次出力
するリード手段と、リード手段からの複数の出力を受入
れこれを順次選択して出力する第１の選択手段と、リー
ド手段からの複数の出力を受入れ第１の選択手段とは異
なるグループの出力を順次選択して出力する第２の選択
手段とを含み、第１および第２の選択手段の出力により
異なる遅延時間のデータを得ることを特徴とする。
は、データを記憶するメモリと、入力されてくるデータ
をメモリにアドレス順に順次書き込むライト手段と、メ
モリを複数のグループに分け、各グループから順次アド
レス順にデータを読み出すことによって、所定アドレス
離れた場所に記憶されているデータを並列して順次出力
するリード手段と、リード手段からの複数の出力を受入
れこれを順次選択して出力する第１の選択手段と、リー
ド手段からの複数の出力を受入れ第１の選択手段とは異
なるグループの出力を順次選択して出力する第２の選択
手段とを含み、第１および第２の選択手段の出力により
異なる遅延時間のデータを得ることを特徴とする。
【００１０】
【作用】このように、ライト手段は、通常の場合と同様
に、メモリに順次データを書き込むが、リード手段は、
メモリの複数の場所から同時にデータを読みだす。そし
て選択手段が読みだしデータの中から書き込み時に所定
アドレスはなれたものを順次選択することによって、所
定の遅延時間のデータを得る。そして、選択手段を複数
設け、異なるグループからのデータを得ることによっ
て、異なる遅延時間のデータを１回の読み出しで同時に
得ることができる。
に、メモリに順次データを書き込むが、リード手段は、
メモリの複数の場所から同時にデータを読みだす。そし
て選択手段が読みだしデータの中から書き込み時に所定
アドレスはなれたものを順次選択することによって、所
定の遅延時間のデータを得る。そして、選択手段を複数
設け、異なるグループからのデータを得ることによっ
て、異なる遅延時間のデータを１回の読み出しで同時に
得ることができる。
【００１１】
【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例の記憶回路の全体構成を
示すブロック図であり、メモリ３０がデータを記憶す
る。このメモリ３０としては、例えばＤＲＡＭが利用さ
れる。データ入力部３２は、入力されてくるデジタルデ
ータをメモリ３０の所定のアドレスに書き込む。データ
入力部３２は、ライトアドレスを決定するために、ライ
トアドレスカウンタ３２ａを有している。そして、ライ
トアドレスカウンタ３２ａの値をアドレスバスを介しア
ドレスデコーダ３４に供給すると共に、入力データをデ
ータバスにセットすることによって、メモリ３０の該当
するアドレスに入力データを書き込む。ライトアドレス
カウンタをメモリ３０の記憶容量に対応するものとし、
入力データに同期したクロックでカウントアップするこ
とによって、入力データがメモリ３０に順番に書き込ま
れる。
いて説明する。図１は、実施例の記憶回路の全体構成を
示すブロック図であり、メモリ３０がデータを記憶す
る。このメモリ３０としては、例えばＤＲＡＭが利用さ
れる。データ入力部３２は、入力されてくるデジタルデ
ータをメモリ３０の所定のアドレスに書き込む。データ
入力部３２は、ライトアドレスを決定するために、ライ
トアドレスカウンタ３２ａを有している。そして、ライ
トアドレスカウンタ３２ａの値をアドレスバスを介しア
ドレスデコーダ３４に供給すると共に、入力データをデ
ータバスにセットすることによって、メモリ３０の該当
するアドレスに入力データを書き込む。ライトアドレス
カウンタをメモリ３０の記憶容量に対応するものとし、
入力データに同期したクロックでカウントアップするこ
とによって、入力データがメモリ３０に順番に書き込ま
れる。
【００１２】一方、データ出力部３６は、メモリ３０の
所定のアドレスに記憶されているデータを出力するもの
であり、読みだしアドレスを指定するために、リードア
ドレスカウンタ３６ａを有している。そして、メモリ３
０のリードアドレスカウンタ３６で指定されたアドレス
のデータが読み出され、これがデータ出力部３６から出
力される。
所定のアドレスに記憶されているデータを出力するもの
であり、読みだしアドレスを指定するために、リードア
ドレスカウンタ３６ａを有している。そして、メモリ３
０のリードアドレスカウンタ３６で指定されたアドレス
のデータが読み出され、これがデータ出力部３６から出
力される。
【００１３】ここで、この例では、リードアドレスカウ
ンタ３６ａの値に応じて複数のアドレスからのデータが
並列して出力される。すなわち、メモリ３０は、ａ〜ｆ
の６つの領域に分割されており、リードアドレスカウン
タ３６ａの出力に対し、各領域からデータが出力され
る。このため、リードアドレスカウンタの値をアドレス
デコーダ３４によってデコードした時には、６つのアド
レスを同時に指定する必要があり、読みだし時はメモリ
３０のａ〜ｆの領域のアドレスを同一にしてある。ま
た、並列して出力することを可能とするため、データバ
スは並列に８本配置されている。なお、データは１ビッ
トであるため、各データバスは１ビットである。
ンタ３６ａの値に応じて複数のアドレスからのデータが
並列して出力される。すなわち、メモリ３０は、ａ〜ｆ
の６つの領域に分割されており、リードアドレスカウン
タ３６ａの出力に対し、各領域からデータが出力され
る。このため、リードアドレスカウンタの値をアドレス
デコーダ３４によってデコードした時には、６つのアド
レスを同時に指定する必要があり、読みだし時はメモリ
３０のａ〜ｆの領域のアドレスを同一にしてある。ま
た、並列して出力することを可能とするため、データバ
スは並列に８本配置されている。なお、データは１ビッ
トであるため、各データバスは１ビットである。
【００１４】そして、リードデータ出力用のデータバス
は、選択部ＳＷ１およびＳＷ２にそれぞれ入力される。
これら選択部ＳＷ１およびＳＷ２は入力側にメモリ３０
の各領域ａ〜ｆからの出力を受け入れる６つの入力端を
有し、この中の１つの入力端からのデータを選択して出
力する。そして、この選択は、領域ａからの出力を終了
した場合に領域ｂからの出力というように、順番に選択
して行う。また、選択部ＳＷ１とＳＷ２とでは、メモリ
３０の選択している領域が常に異なるようにしている。
は、選択部ＳＷ１およびＳＷ２にそれぞれ入力される。
これら選択部ＳＷ１およびＳＷ２は入力側にメモリ３０
の各領域ａ〜ｆからの出力を受け入れる６つの入力端を
有し、この中の１つの入力端からのデータを選択して出
力する。そして、この選択は、領域ａからの出力を終了
した場合に領域ｂからの出力というように、順番に選択
して行う。また、選択部ＳＷ１とＳＷ２とでは、メモリ
３０の選択している領域が常に異なるようにしている。
【００１５】例えば、ライトアドレスカウンタ３２ａの
ライトアドレスが、 ｆ→ａ→ｂ→ｃ→ｄ→ｅ→ｆ の順に各領域に順にデータを書き込んでいる場合に、メ
モリ３０からの読みだしデータは、ａ〜ｆの各領域から
並列して出力される。すなわち、メモリ３０のアドレス
ｆ０にデータが書き込まれた次のタイミングでは、ａ
０，ｂ０，ｃ０，ｄ０，ｅ０，ｆ０のアドレスのデータ
が選択部ＳＷ１，ＳＷ２の各入力端に表れ、これを順次
繰り返す。そして、ライトアドレスはｆの領域の書き込
みが終わった場合にはａの領域のアドレスに移るが、リ
ードアドレスは、同一のアドレスの指定を繰り返すこと
になる。
ライトアドレスが、 ｆ→ａ→ｂ→ｃ→ｄ→ｅ→ｆ の順に各領域に順にデータを書き込んでいる場合に、メ
モリ３０からの読みだしデータは、ａ〜ｆの各領域から
並列して出力される。すなわち、メモリ３０のアドレス
ｆ０にデータが書き込まれた次のタイミングでは、ａ
０，ｂ０，ｃ０，ｄ０，ｅ０，ｆ０のアドレスのデータ
が選択部ＳＷ１，ＳＷ２の各入力端に表れ、これを順次
繰り返す。そして、ライトアドレスはｆの領域の書き込
みが終わった場合にはａの領域のアドレスに移るが、リ
ードアドレスは、同一のアドレスの指定を繰り返すこと
になる。
【００１６】そして、例えば、選択部ＳＷ１では、 ｄ→ｅ→ｆ→ａ→ｂ→ｃ→ｄ の順でデータを選択し、選択部ＳＷ２では、 ｂ→ｃ→ｄ→ｅ→ｆ→ａ→ｂ の順でデータを選択する。
【００１７】このようにすると、ＳＷ１からの出力は、
書き込みアドレスとは、メモリ３０の２つの領域分だけ
離れたものになり、これに対応した時間だけ以前のデー
タになる。さらに、ＳＷ２の出力は書き込みアドレスと
は、メモリ３０の４つの領域分だけ離れたものになる。
従って、異なった時間遅延したデータが、選択部ＳＷ
１，ＳＷ２の出力端に同時に得られることになる。そし
て、この時の動作は、１回の書き込みに対して、読みだ
しも１回である。
書き込みアドレスとは、メモリ３０の２つの領域分だけ
離れたものになり、これに対応した時間だけ以前のデー
タになる。さらに、ＳＷ２の出力は書き込みアドレスと
は、メモリ３０の４つの領域分だけ離れたものになる。
従って、異なった時間遅延したデータが、選択部ＳＷ
１，ＳＷ２の出力端に同時に得られることになる。そし
て、この時の動作は、１回の書き込みに対して、読みだ
しも１回である。
【００１８】なお、メモリ３０の分割数を増加させ、こ
れに対応した数の選択手段ＳＷを設ければ、異なる遅延
時間のデータをそれだけの数同時に得ることができる。
また、選択部ＳＷは、トランジスタを利用して容易に構
成できる。
れに対応した数の選択手段ＳＷを設ければ、異なる遅延
時間のデータをそれだけの数同時に得ることができる。
また、選択部ＳＷは、トランジスタを利用して容易に構
成できる。
【００１９】このように、この実施例の記憶回路を利用
することによって、複数の遅延時間のデータを容易に得
ることができる。従って、この記憶回路を利用して、例
えばチャーチモードのサラウンド信号を容易に得ること
ができる。
することによって、複数の遅延時間のデータを容易に得
ることができる。従って、この記憶回路を利用して、例
えばチャーチモードのサラウンド信号を容易に得ること
ができる。
【００２０】
【発明の効果】以上説明したように、本発明に係る記憶
回路によれば、複数の遅延時間のデータを１回の読みだ
しで同時に得ることができる。従って、早いクロックの
入力信号に対しても、複数の遅延時間のデータを容易に
得ることができる。
回路によれば、複数の遅延時間のデータを１回の読みだ
しで同時に得ることができる。従って、早いクロックの
入力信号に対しても、複数の遅延時間のデータを容易に
得ることができる。
【図１】記憶回路の全体の構成を示すブロック図であ
る。
る。
【図２】遅延回路の概略構成を示すブロック図である。
【図３】従来のライト、リードの動作を示す説明図であ
る。
る。
３０ メモリ ３２ データ入力部 ３４ アドレスデコーダ ３６ データ出力部 ＳＷ１，ＳＷ２ 選択部
Claims (1)
- 【請求項１】 データを記憶するメモリと、 入力されてくるデータをメモリにアドレス順に順次書き
込むライト手段と、 メモリを複数のグループに分け、各グループから順次ア
ドレス順にデータを読み出すことによって、所定アドレ
ス離れた場所に記憶されているデータを並列して順次出
力するリード手段と、 リード手段からの複数の出力を受入れ、これを順次選択
して出力する第１の選択手段と、 リード手段からの複数の出力を受入れ、第１の選択手段
とは異なるグループの出力を順次選択して出力する第２
の選択手段と、 を含み、第１および第２の選択手段の出力により異なる
遅延時間のデータを得ることを特徴とする記憶回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189094A JPH0784870A (ja) | 1993-06-30 | 1993-06-30 | 記憶回路 |
| US08/268,165 US5500825A (en) | 1993-06-30 | 1994-06-28 | Parallel data outputting storage circuit |
| DE69413459T DE69413459T2 (de) | 1993-06-30 | 1994-06-29 | Speicherschaltung für parallelen Datenausgang |
| EP94304766A EP0632458B1 (en) | 1993-06-30 | 1994-06-29 | Parallel data outputting storage circuit |
| KR1019940015135A KR100209039B1 (ko) | 1993-06-30 | 1994-06-29 | 기억 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5189094A JPH0784870A (ja) | 1993-06-30 | 1993-06-30 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784870A true JPH0784870A (ja) | 1995-03-31 |
Family
ID=16235243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5189094A Pending JPH0784870A (ja) | 1993-06-30 | 1993-06-30 | 記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5500825A (ja) |
| EP (1) | EP0632458B1 (ja) |
| JP (1) | JPH0784870A (ja) |
| KR (1) | KR100209039B1 (ja) |
| DE (1) | DE69413459T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100237565B1 (ko) * | 1996-10-25 | 2000-01-15 | 김영환 | 반도체 메모리장치 |
| US5896337A (en) * | 1998-02-23 | 1999-04-20 | Micron Technology, Inc. | Circuits and methods for multi-level data through a single input/ouput pin |
| KR100398645B1 (ko) * | 2001-07-11 | 2003-09-19 | 위니아만도 주식회사 | 에어컨의 실외기 송풍팬 작동방법 |
| KR20050062672A (ko) * | 2003-12-19 | 2005-06-27 | 현대모비스 주식회사 | 자동차 오디오의 라디오 선국예약 시스템 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4171538A (en) * | 1978-01-23 | 1979-10-16 | Rockwell International Corporation | Elastic store slip circuit apparatus for preventing read and write operations interference |
| US4237343A (en) * | 1978-02-09 | 1980-12-02 | Kurtin Stephen L | Digital delay/ambience processor |
| US4389915A (en) * | 1980-12-18 | 1983-06-28 | Marmon Company | Musical instrument including electronic sound reverberation |
| US4611299A (en) * | 1982-02-22 | 1986-09-09 | Hitachi, Ltd. | Monolithic storage device |
| US4549283A (en) * | 1983-09-06 | 1985-10-22 | Rockwell International Corporation | Digital time delay circuit with high speed and large delay capacity |
| US4710966A (en) * | 1984-01-04 | 1987-12-01 | Itek Corporation | Digital frame processor pipe line circuit |
| CA1286420C (en) * | 1987-10-14 | 1991-07-16 | Youssef Alfred Geadah | Fifo buffer controller |
| US5280448A (en) * | 1987-11-18 | 1994-01-18 | Sony Corporation | Dynamic memory with group bit lines and associated bit line group selector |
| JPH0642196B2 (ja) * | 1988-06-09 | 1994-06-01 | 株式会社東芝 | 倍密度走査用ラインメモリ |
| JP2740097B2 (ja) * | 1992-03-19 | 1998-04-15 | 株式会社東芝 | クロック同期型半導体記憶装置およびそのアクセス方法 |
-
1993
- 1993-06-30 JP JP5189094A patent/JPH0784870A/ja active Pending
-
1994
- 1994-06-28 US US08/268,165 patent/US5500825A/en not_active Expired - Fee Related
- 1994-06-29 DE DE69413459T patent/DE69413459T2/de not_active Expired - Fee Related
- 1994-06-29 EP EP94304766A patent/EP0632458B1/en not_active Expired - Lifetime
- 1994-06-29 KR KR1019940015135A patent/KR100209039B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69413459D1 (de) | 1998-10-29 |
| EP0632458A3 (en) | 1995-05-17 |
| EP0632458B1 (en) | 1998-09-23 |
| KR950001477A (ko) | 1995-01-03 |
| KR100209039B1 (ko) | 1999-07-15 |
| DE69413459T2 (de) | 1999-02-11 |
| EP0632458A2 (en) | 1995-01-04 |
| US5500825A (en) | 1996-03-19 |
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