JPH0756851A - データ転送処理装置 - Google Patents

Abstract

(57)【要約】 【構成】 ＡＤコンバータ１からのディジタルデータ
を、シリアル／パラレル変換回路５でパラレルデータに
変換し、パラレルラッチ７によりラッチする。また、コ
ントロール信号生成回路１０からセレクト信号およびバ
ッファメモリ１７・１８を制御する制御信号を出力す
る。セレクト信号が“ＨＩＧＨ”のときパラレルラッチ
７を経たデータをデータセレクタ１１を通じてバッファ
メモリ１７に書き込む。バッファメモリ１７から読出さ
れたデータを、データセレクタ１１を通じてＤＳＰバス
に転送する。バッファメモリ１７・１８は、互いに書込
みおよび読出しの動作が逆になるように制御される。 【効果】 ＡＤコンバータ１およびＤＡコンバータ２で
のデータ転送速度とＤＳＰでのデータ転送速度の差を吸
収することができる。また、データ転送速度差を無視す
ることができるので、演算装置の演算時間を十分とるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル記録再生装
置等においてデータ転送処理速度の異なるデータ処理系
の間でデータ転送処理速度差を吸収するデータ転送処理
装置に関するものである。

【０００２】

【従来の技術】信号をディジタルで取り扱う装置として
は、ＣＤ（コンパクトディスク）プレーヤ、ＤＡＴ（デ
ィジタルオーディオテープレコーダ）、ＭＤ（ミニディ
スク）装置等が一般に普及している。このようなディジ
タル記録再生装置では、ＤＳＰ（ディジタルシグナルプ
ロセッサ）等の演算装置によりディジタル化されたアナ
ログ信号に所定の処理を施して記録または再生を行なう
ようになっている。

【０００３】例えば、ＭＤ装置では、ディジタル化した
アナログ信号を記録時に５分の１に圧縮し、再生時に圧
縮されたディジタル信号を５倍に伸長する処理を行なっ
ている。このため、ＭＤ装置には圧縮伸長のための演算
装置が組み込まれており、この装置により圧縮伸長処理
を行なうようになっている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
なディジタル記録再生装置では、ディジタル信号の処理
を特定の周期で行なうが、演算装置の演算周期とアナロ
グ信号をディジタル化する際のサンプリング周期とが、
必ずしも一致するとは限らない。両周期が一致しない場
合、演算装置と周辺回路との間のディジタル信号の転送
速度に差が生じるという問題があった。

【０００５】また、このような転送速度差により、演算
装置が演算に十分時間をとることができなくなるという
不都合があった。

【０００６】

【課題を解決するための手段】本発明のデータ転送処理
装置は、上記の課題を解決するために、ディジタルデー
タを扱うＡＤコンバータもしくはＤＡコンバータのよう
な処理回路とディジタルデータに演算処理を施すＤＳＰ
等の演算装置との間に、所定の期間データを蓄える複数
のバッファメモリが設けられ、これらメモリと処理回路
および演算装置との接続を特定の周期でメモリ毎に切替
える接続切替手段と、処理回路または演算装置からのデ
ィジタルデータのメモリに対する書込みおよび読出しを
制御する制御信号を処理回路または演算装置に応じて切
替える信号切替手段とを備えていることを特徴としてい
る。

【０００７】本発明の他のデータ転送処理装置は、上記
の課題を解決するために、ディジタルデータを扱う処理
回路とディジタルデータに演算処理を施す演算装置との
間に設けられて所定の期間データを蓄えるとともに異な
る複数のメモリ領域とが設けられるメモリと、このメモ
リと処理回路および演算装置との接続を特定の周期で切
替える接続切替手段と、処理回路と演算装置とが同時に
メモリにアクセスする際に処理回路または演算装置から
のディジタルデータのメモリに対する書込みおよび読出
しを制御する制御信号を処理回路と演算装置とで異なる
メモリ領域に切替えて与えるメモリ領域切替手段とを備
えていることを特徴としている。

【０００８】

【作用】上記前者のデータ転送処理装置では、処理回路
から演算装置にディジタルデータが転送される際、ま
ず、接続切替手段により１つのメモリと処理回路および
演算装置とが接続される。すると、そのメモリに、処理
回路からの制御信号が信号切替手段により与えられる。
これにより、上記のメモリにディジタルデータが書込ま
れる。また、メモリに、演算装置からの制御信号が信号
切替手段により与えられると、メモリからディジタルデ
ータが演算装置に読出される。

【０００９】逆に、演算装置から処理回路にディジタル
データが転送される際、演算装置からの制御信号が与え
られて、メモリに演算装置からのディジタルデータが書
込まれる。また、メモリに、処理回路からの制御信号が
与えられると、メモリからディジタルデータが処理装置
に読出される。

【００１０】他のメモリについてディジタルデータの書
込みおよび読出しを行なわせる場合は、接続切替手段に
よりメモリと処理回路および演算装置との接続が切替え
られる。そして、上記のようにメモリに制御信号が与え
られることにより、そのメモリによりディジタルデータ
の書込みおよび読出しが行なわれる。

【００１１】このように、上記前者のデータ転送装置に
よれば、処理回路と演算装置との間でディジタルデータ
を複数のメモリに切替えて一旦蓄えることにより、処理
回路でのデータ転送速度と演算装置でのデータ転送速度
の差を吸収することができる。

【００１２】上記後者のデータ転送処理装置では、処理
回路から演算装置にディジタルデータが転送される際、
まず、接続切替手段によりメモリと処理回路および演算
装置とが接続される。処理回路からの制御信号がメモリ
領域切替手段により与えられると、そのメモリ領域にデ
ィジタルデータが書込まれる。また、演算装置からの制
御信号がメモリ領域切替手段により与えられると、その
メモリ領域からディジタルデータが演算装置に読出され
る。

【００１３】逆に、演算装置から処理回路にディジタル
データが転送される際、演算装置からの制御信号がメモ
リ領域切替手段により与えられると、メモリに演算装置
からのディジタルデータが書込まれる。また、メモリ
に、処理回路からの制御信号が与えられると、メモリか
らディジタルデータが処理装置に読出される。

【００１４】このように、上記前者のデータ転送装置に
よれば、処理回路と演算装置との間でディジタルデータ
を複数のメモリ領域に切替えて一旦蓄えることにより、
処理回路でのデータ転送速度と演算装置でのデータ転送
速度の差を吸収することができる。また、メモリ領域を
切替えることにより、処理回路と演算装置とのデータ転
送速度の差のために、処理回路と演算回路とが同時にメ
モリにアクセスする場合、両者が指定するメモリアドレ
スが一致しても、誤ったデータの読み書きが行なわれる
ことを回避することができる。

【００１５】

【実施例】

〔実施例１〕本発明をＭＤ装置の圧縮伸長システムに適
用した一実施例について図１ないし図３に基づいて説明
すれば、以下の通りである。

【００１６】本実施例に係る圧縮伸長システムは、図１
に示すように、ＡＤコンバータ１と、Ｄ／Ａコンバータ
２と、データ転送処理装置としての変換／制御部３およ
び蓄積／切替部４とを備えている。また、本圧縮伸長シ
ステムは、図示はしないが圧縮伸長処理のための演算を
行なう演算装置としてのＤＳＰを備えている。

【００１７】ＡＤコンバータ１は、入力されるアナログ
オーディオ信号（入力アナログ信号）をディジタル信号
（以降、入力データと称する）に変換する回路である。
Ｄ／Ａコンバータ２は、変換／制御部３から出力される
ディジタル信号（以降、出力データと称する）をアナロ
グオーディオ信号（出力アナログ信号）に変換する回路
である。本ＭＤ装置において、ＡＤコンバータ１および
ＤＡコンバータ２は、処理回路としての機能を有してい
る。

【００１８】変換／制御部３は、シリアル／パラレル変
換回路５と、パラレル／シリアル変換回路６と、パラレ
ルラッチ（図中、ラッチ）７〜９と、コントロール信号
生成回路１０とを有している。

【００１９】シリアル／パラレル変換回路５は、ＡＤコ
ンバータ１からのシリアルの入力データを、チャンネル
切替クロックによりＬ・Ｒｃｈ毎に切り替えて、かつ入
力データおよび出力データを転送するための転送クロッ
クに同期してパラレルデータに変換する回路である。ま
た、パラレル／シリアル変換回路６は、蓄積／切替部４
から出力されるパラレルデータを、チャンネル切替クロ
ックによりＬ・Ｒｃｈ毎に切り替えて、かつ転送クロッ
クに同期してシリアルデータに変換する回路である。

【００２０】パラレルラッチ７は、シリアル／パラレル
変換回路５からのパラレルデータを所定期間保持する回
路である。パラレルラッチ８・９は、パラレル／シリア
ル変換回路６の入力側に接続されており、蓄積／切替部
４から出力されるパラレルデータを所定期間保持する回
路である。

【００２１】コントロール信号生成回路１０は、上記の
転送クロックおよびチャンネル切替クロックに基づい
て、後述するバッファメモリ１７・１８のデータ書込み
と読出しとに必要な書込／読出アドレスおよび書込／読
出信号を生成する回路である。また、コントロール信号
生成回路１０は、上記の転送クロックおよびチャンネル
切替クロックに基づいて、後述するデータセレクタ１１
〜１６の切替動作に必要なセレクト信号を生成するよう
になっている。

【００２２】書込／読出アドレスは、０番地から５１１
番地までを繰り返すように設定されている。これは、Ｍ
Ｄ装置の圧縮伸長が、チャンネル切替クロックのクロッ
ク５１２個を単位として行なわれることによる。また、
セレクト信号は、書込／読出アドレスが５１１番地から
０番地に変わる毎にレベルが反転する信号である。すな
わち、セレクト信号は、図３の（ａ）および（ｂ）に示
すように、チャンネル切替クロックＣＫ_LRの５１２個毎
にレベルが反転する。

【００２３】蓄積／切替部４は、データセレクタ１１〜
１６と、バッファメモリ１７・１８と、ゲート１９〜２
１とを有している。

【００２４】接続切替手段としてのデータセレクタ１１
・１２は、バッファメモリ１７・１８とパラレルラッチ
７またはＤＳＰバスとの接続を切替える回路である。Ｄ
ＳＰバスは、ＤＳＰの出力に接続されたバスであり、こ
れを介してＤＳＰと蓄積／切替部４とのデータ転送を行
なうようになっている。

【００２５】接続切替手段としてのデータセレクタ１１
・１２は、出力がそれぞれバッファメモリ１７・１８の
データ入力Ｄに接続されており、“ＨＩＧＨ”のセレク
ト信号によりパラレルラッチ７とデータ入力Ｄとを接続
する一方、“ＬＯＷ”のセレクト信号によりＤＳＰバス
とデータ入力Ｄとを接続するようになっている。

【００２６】ただし、データセレクタ１２は、セレクト
信号がゲート１９で反転されて与えられるようになって
いる。これにより、例えば、データセレクタ１１がパラ
レルラッチ７とデータ入力Ｄとを接続しているときは、
データセレクタ１２がＤＳＰバスとデータ入力Ｄとを接
続する。すなわち、データセレクタ１１・１２は、接続
動作が互いに逆になるように構成されている。

【００２７】データセレクタ１３・１４は、バッファメ
モリ１７・１８のデータ出力Ｑから出力されるパラレル
データを切替えて１つの出力経路に出力する回路であ
る。このデータセレクタ１３・１４は、２つの入力がと
もにバッファメモリ１７・１８のデータ出力Ｑに接続さ
れている。また、データセレクタ１３の出力はパラレル
ラッチ８に接続されており、データセレクタ１４の出力
はＤＳＰバスに接続されている。

【００２８】データセレクタ１３・１４は、“ＨＩＧ
Ｈ”のセレクト信号によりバッファメモリ１７からのパ
ラレルデータを出力する一方、“ＬＯＷ”のセレクト信
号によりバッファメモリ１８からのパラレルデータを出
力するようになっている。ただし、データセレクタ１４
は、セレクト信号がゲート２０で反転されて与えられる
ようになっている。これにより、データセレクタ１４
は、セレクト信号が“ＨＩＧＨ”のときバッファメモリ
１８からのパラレルデータを出力し、セレクト信号が
“ＬＯＷ”のときバッファメモリ１７からのパラレルデ
ータを出力する。

【００２９】信号切替手段としてのデータセレクタ１５
・１６は、上記の書込／読出アドレス（以降、ＡＤ／Ｄ
Ａアドレスと称する）および書込／読出信号（以降、メ
モリ信号と称する）と、ＤＳＰから出力される書込／読
出アドレス（以降、ＤＳＰアドレスと称する）および書
込／読出信号（以降、ＤＳＰメモリ信号と称する）とを
切替えて出力する回路である。

【００３０】データセレクタ１５は、２つの出力がそれ
ぞれバッファメモリ１７のアドレス入力Ａとライト／ア
ウトプットイネーブル入力ＷＯＥとに接続されている。
このデータセレクタ１５は、“ＨＩＧＨ”のセレクト信
号によりＡＤ／ＤＡアドレスおよびメモリ信号を出力す
る一方、“ＬＯＷ”のセレクト信号によりＤＳＰアドレ
スおよびＤＳＰメモリ信号を出力するようになってい
る。

【００３１】データセレクタ１６は、２つの出力がそれ
ぞれバッファメモリ１８のアドレス入力Ａとライト／ア
ウトプットイネーブル入力ＷＯＥとに接続されている。
ただし、データセレクタ１６は、セレクト信号がゲート
２１で反転されて与えられるようになっている。これに
より、データセレクタ１６は、“ＨＩＧＨ”のセレクト
信号によりＤＳＰアドレスおよびＤＳＰメモリ信号を出
力する一方、“ＬＯＷ”のセレクト信号によりＡＤ／Ｄ
Ａアドレスおよびメモリ信号を出力する。

【００３２】メモリとしてのバッファメモリ１７・１８
は、変換／制御部３からのパラレルデータおよびＤＳＰ
からのパラレルデータを所定期間蓄えるメモリである。
このバッファメモリ１７・１８は、ライト／アウトプッ
トイネーブル入力ＷＯＥに“ＬＯＷ”のメモリ信号また
はＤＳＰメモリ信号が与えられると、データの書込みお
よび読出しが可能になり、アドレス入力Ａに与えられた
ＡＤ／ＤＡアドレスまたはＤＳＰアドレスにデータの書
込みおよび読出しを行なうようになっている。

【００３３】上記のように構成される圧縮伸長システム
の録音時の動作を説明する。

【００３４】まず、ＡＤコンバータ１による入力アナロ
グ信号のディジタル化が行なわれる。このとき、ＡＤコ
ンバータ１では、図２の（ａ）に示す転送クロックＣＫ
_{SHIF T} でサンプリングが行なわれるともに、同図の
（ｂ）に示すチャンネルクロックＣＫ_LRによりＬｃｈと
Ｒｃｈとで交互にアナログ信号のディジタル化が行なわ
れる。この結果、入力アナログ信号は、同図の（ｃ）に
示す入力データＤ_INに変換される。

【００３５】変換／制御部３では、上記の入力データ
が、シリアル／パラレル変換回路５により同図の（ｄ）
に示すようにパラレルデータＰＤ_INに変換される。さら
に、このパラレルデータは、パラレルラッチ７によりチ
ャンネルクロックＣＫ_LRの立ち上がりエッジおよび立ち
下がりエッジでＬｃｈデータとＲｃｈデータとが保持さ
れる。このように、シリアル／パラレル変換回路５およ
びパラレルラッチ７により、データ転送速度が低下す
る。

【００３６】また、コントロール信号生成回路１０によ
り、チャンネルクロックＣＫ_LRの立ち上がりエッジおよ
び立ち下がりエッジに同期して、同図の（ｅ）に示す書
込信号ＷＥ_INと、（ｉ）に示す読出信号ＯＥ_OUT と、同
図の（ｆ）に示すＡＤ／ＤＡアドレスとが出力される。
このとき、変換／制御部３から出力されるＡＤ／ＤＡア
ドレス、データ、書込信号ＷＥおよび読出信号ＯＥは、
例えば図３の（ｄ）に示すようになっている。

【００３７】次に、蓄積／切替部４において、バッファ
メモリ１７・１８は、セレクト信号が“ＨＩＧＨ”のと
きと“ＬＯＷ”のときとで交互にデータの書込みおよび
読出しを行なう。

【００３８】セレクト信号が“ＨＩＧＨ”のとき、上記
のメモリ信号とＡＤ／ＤＡアドレスとが、データセレク
タ１５を通じてバッファメモリ１７に与えられる。この
状態で、パラレルラッチ７からのパラレルデータは、デ
ータセレクタ１１を通じてバッファメモリ１７に入力さ
れると、図３の（ｅ）に示すように、書込信号ＷＥが
“ＬＯＷ”となるとき書込まれる。

【００３９】また、セレクト信号が“ＬＯＷ”になる
と、バッファメモリ１７からは、蓄えられていたパラレ
ルデータが読出データとして読出される。この読出デー
タは、データセレクタ１４を通じてＤＳＰバスに転送さ
れる。

【００４０】セレクト信号が“ＬＯＷ”のときは、上記
と逆に、パラレルラッチ７からのパラレルデータが、デ
ータセレクタ１２を通じてバッファメモリ１８に入力さ
れて書込まれる。そして、セレクト信号が“ＨＩＧＨ”
になると、バッファメモリ１８から読出されたパラレル
データが、データセレクタ１４を通じてＤＳＰバスに出
力される。

【００４１】このようにして、記録時は、ラッチデータ
が一旦バッファメモリ１７・１８に蓄えられてＤＳＰバ
スに出力される。そして、そのラッチデータは、ＤＳＰ
で所定の圧縮処理が施されて、さらに他の記録に必要な
処理が施された後、ディスクに記録される。

【００４２】続いて、本圧縮伸長システムの再生時の動
作を説明する。

【００４３】再生時は、ＤＳＰにより伸長処理された図
２の（ｇ）に示すパラレルデータＰＤ_OUT が、ＤＳＰバ
スを介して蓄積／切替部４のデータセレクタ１１・１２
に与えられている。蓄積／切替部４では、セレクト信号
が“ＬＯＷ”のときと“ＨＩＧＨ”とのときとで、バッ
ファメモリ１７・１８が交互にデータの書込みと読出し
とを行なう。

【００４４】セレクト信号が“ＨＩＧＨ”のとき、バッ
ファメモリ１８は、図３の（ｃ）に示す書込信号ＷＥが
ＤＳＰよりデータセレクタ１６を通じて与えられる。こ
れにより、上記のパラレルデータＰＤ_OUT の書込みおよ
び読出しが同図の（ｆ）に示すように可能になってい
る。この状態で、パラレルデータＰＤ_OUT は、データセ
レクタ１２を通じてバッファメモリ１８に入力されて書
込まれる。

【００４５】また、セレクト信号が“ＬＯＷ”になる
と、バッファメモリ１８からは、蓄えられていたパラレ
ルデータＰＤ_OUT が読出される。このパラレルデータＰ
Ｄ_OUTは、データセレクタ１３を通じて変換／制御部３
のパラレルラッチ８に転送される。

【００４６】セレクト信号が“ＬＯＷ”のとき、バッフ
ァメモリ１７は、書込信号ＷＥがＤＳＰよりデータセレ
クタ１５を通じて与えられる。これにより、ＤＳＰから
のパラレルデータＰＤ_OUT の書込みが図３の（ｅ）に示
すように可能になっている。この状態で、パラレルデー
タＰＤ_OUT は、データセレクタ１１を通じてバッファメ
モリ１７に入力されて書込まれる。

【００４７】また、セレクト信号が“ＨＩＧＨ”になる
と、バッファメモリ１８からは、蓄えられていたパラレ
ルデータＰＤ_OUT が読出される。このパラレルデータＰ
Ｄ_{OU T} は、データセレクタ１３を通じて変換／制御部３
のパラレルラッチ８に転送される。

【００４８】変換／制御部３においては、入力されたパ
ラレルデータＰＤ_OUT が、パラレルラッチ８・９でそれ
ぞれ所定期間保持される。さらに、そのパラレルデータ
は、パラレル／シリアル変換回路６で図２の（ｈ）に示
すようにシリアルの出力データＤ_OUT に変換される。そ
して、変換／制御部３から出力された出力データは、Ｄ
Ａコンバータ２でアナログに変換されて出力アナログ信
号となる。

【００４９】本実施例の圧縮伸長システムにおいては、
変換／制御部３側は、図２に示すように、チャンネル切
替クロックＣＫ_LRの半周期に一度バッファメモリ１７・
１８をアクセスする。一方、ＤＳＰ側は、これに合わせ
てバッファメモリ１７・１８をアクセスする回数と間隔
とが決まり、そのアクセスがプログラムにより制御され
る。

【００５０】これにより、記録時および再生時にＤＳＰ
とＡＤコンバータ１およびＤＡコンバータ２との間でデ
ータの転送を行なう際、一旦バッファメモリ１７・１８
に特定の周期で交互にデータを蓄えて出力するようにな
っている。すなわち、バッファメモリ１７が書込みを行
なっているときには、バッファメモリ１８が読出しを行
ない、バッファメモリ１７が読出しを行なっているとき
には、バッファメモリ１８が書込みを行なう。それゆ
え、本実施例のデータ転送処理装置では、変換／制御部
３側で扱うデータの転送速度とＤＳＰで扱うデータの転
送速度との間の差を吸収することができる。

【００５１】なお、本実施例では、２個のバッファメモ
リ１７・１８を備えた構成について説明したが、３個以
上のバッファメモリを備えたものであってもよい。

【００５２】〔実施例２〕本発明の他の実施例について
図４および図５に基づいて説明すれば、以下の通りであ
る。なお、本実施例における構成要素で前記の実施例１
の構成要素と同等の機能を有するものについては、同一
の符号を付記してその説明を省略する。

【００５３】本実施例に係る圧縮伸長システムは、図４
に示すように、ＡＤコンバータ１と、Ｄ／Ａコンバータ
２と、データ転送処理装置としての変換／制御部３１お
よび蓄積／切替部３２とを備えている。また、本圧縮伸
長システムは、圧縮伸長処理のための演算を行なう図示
しないＤＳＰを備えている。

【００５４】変換／制御部３１は、シリアル／パラレル
変換回路５と、パラレル／シリアル変換回路６と、パラ
レルラッチ（図中、ラッチ）７〜９と、コントロール信
号生成回路３３とを有している。

【００５５】コントロール信号生成回路３３は、前記実
施例１のコントロール信号生成回路１０と同様に、書込
／読出アドレスおよび書込／読出信号を生成するととも
に、蓄積／切替部３２における後述するデータセレクタ
３４〜３６の切替動作に必要なセレクト信号を生成する
ようになっている。また、コントロール信号生成回路３
３は、蓄積／切替部３２における後述するバッファメモ
リ３７のメモリ領域を切替えるためのメモリ領域切替信
号を生成するようになっている。

【００５６】上記のセレクト信号は、チャンネル切替ク
ロックＣＫ_LRの１／２周期に一度、変換／制御部３１と
バッファメモリ３７との間でデータの書込みおよび読出
しが行なわれるときに“ＨＩＧＨ”になる信号である。
また、メモリ領域切替信号は、チャンネル切替クロック
ＣＫ_LRのクロック５１２個毎に反転を繰り返す信号であ
る。

【００５７】蓄積／切替部３２は、データセレクタ３４
〜３６と、バッファメモリ３７と、ゲート３８とを有し
ている。

【００５８】接続切替手段としてのデータセレクタ３４
は、バッファメモリ３７とパラレルラッチ７またはＤＳ
Ｐバスとの接続を切替える回路である。データセレクタ
３４は、出力がバッファメモリ３７のデータ入力Ｄに接
続されており、“ＨＩＧＨ”のセレクト信号によりパラ
レルラッチ７とデータ入力Ｄとを接続する一方、“ＬＯ
Ｗ”のセレクト信号によりＤＳＰバスとデータ入力Ｄと
を接続するようになっている。

【００５９】接続切替手段としてのデータセレクタ３５
は、バッファメモリ３７とパラレルラッチ８またはＤＳ
Ｐバスとの接続を切替える回路である。データセレクタ
３５は、入力がバッファメモリ３７のデータ出力Ｑに接
続されており、“ＨＩＧＨ”のセレクト信号によりＤＳ
Ｐバスとデータ出力Ｑとを接続する一方、“ＬＯＷ”の
セレクト信号によりパラレルラッチ８とデータ出力Ｑと
を接続するようになっている。

【００６０】データセレクタ３６は、上記のＡＤ／ＤＡ
アドレスおよびメモリ信号とＤＳＰアドレスおよびＤＳ
Ｐメモリ信号とを切替えて出力する回路である。このデ
ータセレクタ３６は、２つの出力がそれぞれバッファメ
モリ３７のアドレス入力Ａとライト／アウトプットイネ
ーブル入力ＷＯＥとに接続されている。データセレクタ
３６は、“ＨＩＧＨ”のセレクト信号によりＡＤ／ＤＡ
アドレスおよびメモリ信号を出力する一方、“ＬＯＷ”
のセレクト信号によりＤＳＰアドレスおよびＤＳＰメモ
リ信号を出力するようになっている。

【００６１】また、データセレクタ３６は、メモリ領域
切替信号がそのまま入力されるとともに、ゲート３８で
反転したメモリ領域切替信号が入力されている。これに
より、（１，０）および（０，１）となる２組のビット
が得られ、データセレクタ３６は、これらのビットをメ
モリ領域切替アドレスとしてＡＤ／ＤＡアドレスおよび
ＤＳＰアドレスの最上位ビットに付加するようになって
おり、メモリ領域切替手段としての機能を有している。

【００６２】バッファメモリ３７は、変換／制御部３１
からのパラレルデータおよびＤＳＰからのパラレルデー
タを所定期間蓄えるメモリである。このバッファメモリ
３７は、ライト／アウトプットイネーブル入力ＷＯＥ
に、“ＬＯＷ”のメモリ信号またはＤＳＰメモリ信号が
与えられるとデータの書込みが可能になり、“ＨＩＧ
Ｈ”のメモリまたはＤＳＰメモリ信号が与えられるとデ
ータの読出しが可能になり、アドレス入力Ａに与えられ
たＡＤ／ＤＡアドレスまたはＤＳＰアドレスによりデー
タの書込みおよび読出しを行なうようになっている。

【００６３】また、バッファメモリ３７は、複数のメモ
リ領域を有しており、異なる２つのメモリ領域にそれぞ
れ変換／制御部３１からのパラレルデータとＤＳＰから
のパラレルデータとを個別に蓄えるように構成されてい
る。これらのメモリ領域に対する書込みおよび読出しの
アドレスは、上記のメモリ領域切替アドレスにより切替
えられるようになっている。すなわち、“ＨＩＧＨ”の
セレクト信号によるメモリ領域切替アドレスに基づいて
変換／制御部３１のアドレスが選択され、“ＬＯＷ”の
セレクト信号によるメモリ領域切替アドレスに基づいて
ＤＳＰ側のアドレスが選択される。

【００６４】上記のように構成される圧縮伸長システム
の録音時の動作を説明する。

【００６５】まず、入力アナログ信号が、ＡＤコンバー
タ１によりディジタル化されて図５の（ａ）および
（ｂ）に示す転送クロックＣＫ_SHIFT およびチャンネル
切替クロックＣＫ_LRに同期した同図の（ｃ）に示す入力
データＤ_INに変換される。変換／制御部３では、その入
力データＤ_INがシリアル／パラレル変換回路５により同
図の（ｄ）に示すようにパラレルデータに変換されて、
パラレルラッチ７により保持される。また、コントロー
ル信号生成回路３３により、同図の（ｅ）に示すメモリ
信号ＷＯＥ_ADと、同図の（ｆ）に示すＡＤ／ＤＡアドレ
スとが出力される。

【００６６】次に、蓄積／切替部３２において、同図の
（ｉ）に示すセレクト信号ＳＥＬが“ＨＩＧＨ”のと
き、データセレクタ３４を通じてメモリ信号およびＡＤ
／ＤＡアドレスがバッファメモリ３７に与えられる。ま
た、“ＨＩＧＨ”のセレクト信号ＳＥＬにより変換／制
御部３１側がバッファメモリ３７にアクセスできるよう
にメモリ領域が切替えられる。すなわち、同図の（ｊ）
に示すバッファメモリアドレスが上記のＡＤ／ＤＡアド
レスとなる。なお、バッファメモリアドレスの最上位ビ
ットは、前述のようにメモリ領域切替信号により決定さ
れる。

【００６７】この状態で、パラレルラッチ７からのパラ
レルデータは、データセレクタ３４を通じてバッファメ
モリ３７に入力されると、メモリ信号ＷＯＥ_ADが“ＬＯ
Ｗ”となるとき書込まれる。また、メモリ信号が“ＨＩ
ＧＨ”となるとき、バッファメモリ３７からデータが読
出される。例えば、同図の（ｋ）に示すデータは、
（ｌ）に示すメモリ信号ＷＯＥにより読み出される。そ
して、読み出されたデータはデータセレクタ３５を通じ
てＤＳＰバスに転送される。

【００６８】このようにして、記録時は、データが一旦
バッファメモリ３７に蓄えられてＤＳＰバスに出力され
る。そして、そのデータは、ＤＳＰで所定の圧縮処理が
施されて、さらに他の記録に必要な処理が施された後、
ディスクに記録される。

【００６９】続いて、本圧縮伸長システムの再生時の動
作を説明する。

【００７０】セレクト信号ＳＥＬが“ＬＯＷ”のとき
は、上記と逆に、ＤＳＰ側がバッファメモリ３７にアク
セスできるようにメモリ領域が切替えられ、データセレ
クタ３４を通じて同図の（ｍ）および（ｏ）にそれぞれ
示すＤＳＰアドレスとＤＳＰメモリ信号ＷＯＥ_DSP とが
バッファメモリ３７に与えられる。すなわち、このとき
は、同図の（ｊ）のバッファメモリアドレスが上記のＤ
ＳＰアドレスになる。

【００７１】同図の（ｎ）に示すＤＳＰバスからのデー
タが、データセレクタ３４を通じてバッファメモリ３７
に入力されて書込まれる。そして、バッファメモリ３７
から読出されたデータが、データセレクタ３５を通じて
パラレルラッチ８に出力される。

【００７２】変換／制御部３においては、入力された同
図の（ｇ）に示すパラレルデータＰＤ_OUT が、パラレル
ラッチ８・９でそれぞれ所定期間保持される。さらに、
そのパラレルデータＰＤ_OUT は、パラレル／シリアル変
換回路６で同図の（ｈ）に示すようにシリアルデータＤ
_OUT に変換される。そして、変換／制御部３１から出力
されたシリアルデータＤ_OUT は、ＤＡコンバータ２でア
ナログに変換されて出力アナログ信号となる。

【００７３】ところで、ＤＳＰは、セレクト信号ＳＥＬ
をメモリユーズ信号として使用しており、メモリユーズ
信号が“ＨＩＧＨ”のときはバッファメモリ３７へのデ
ータの読み書きを行なわないようにプログラムが作成さ
れている。これは、ＤＳＰは、セレクト信号が“ＬＯ
Ｗ”であるか“ＨＩＧＨ”であるかを判別できないた
め、データセレクタ３４・３５を通じてバッファメモリ
３７とＤＳＰバスとが接続されない“ＨＩＧＨ”のとき
にバッファメモリ３７に対しアクセスを行なわないよう
にするためである。

【００７４】ただし、上記のプログラムは、次の点を考
慮して作成する必要がある。入力データＤ_INをＤＳＰが
読出そうとする場合、変換／制御部３１側のアクセス速
度は、ＤＳＰ側のアクセス速度よりも非常に遅いので、
ＤＳＰ側が要求するデータの読み書きができなくなるこ
とがある。このため、ＤＳＰ側は、変換／制御部３１側
がどの程度データの書込みを行なったかをチェックしな
がらでないとバッファメモリ３７に対し書込みおよび読
み出しを行なうことができなくなり、プログラムに負担
がかかることになる。

【００７５】したがって、このような不都合が生じない
ように、変換／制御部３１側がバッファメモリ３７をア
クセスする期間に合わせて、ＤＳＰがバッファメモリ３
７にアクセスする最適な回数と間隔とを決定すればよ
い。

【００７６】また、チャンネル切替クロックＣＫ_LRのク
ロック５１２個毎に反転を繰り返す同図（ｐ）のアドレ
ス領域切替信号に基づいてバッファメモリ３７のメモリ
領域を切替えることにより、変換／制御部３１とＤＳＰ
との書込／読出アドレスが一致しても、誤ってデータの
読み書きが行なわれることを防止することができる。

【００７７】例えば、変換／制御部３１側とＤＳＰ側と
がそれぞれバッファメモリ３７の０番地をアクセスしよ
うとしても、メモリ領域切替信号が“ＬＯＷ”のときに
は、変換／制御部３１側は０番地が指定され、ＤＳＰ側
は２００番地が指定される。逆に、メモリ領域切替信号
が“ＨＩＧＨ”のときには、変換／制御部３１側は２０
０番地が指定され、ＤＳＰ側は０番地が指定される。

【００７８】以上述べたように、本実施例の圧縮伸長シ
ステムにおいては、記録時および再生時にＤＳＰとＡＤ
コンバータ１およびＤＡコンバータ２との間でデータの
転送を行なう際、変換／制御部３１および蓄積／切替部
３２により一旦バッファメモリ３７にメモリ領域を切り
替えて特定の周期でデータを蓄えて出力するようになっ
ている。それゆえ、ＡＤコンバータ１およびＤＡコンバ
ータ２で扱うデータの転送速度とＤＳＰで扱うデータの
転送速度との間の差を吸収することができる。

【００７９】また、本実施例では、１個のバッファメモ
リ３７を備えている構成であるので、データセレクタ３
４〜３６等の周辺回路の構成も簡素化することができ
る。

【００８０】

【発明の効果】本発明のデータ転送処理装置は、以上の
ように、ディジタルデータを扱う処理回路とディジタル
データに演算処理を施す演算装置との間に設けられ、所
定の期間データを蓄える複数のメモリと、これらメモリ
と処理回路および演算装置との接続を特定の周期でメモ
リ毎に切替える接続切替手段と、処理回路または演算装
置からのディジタルデータのメモリに対する書込みおよ
び読出しを制御する制御信号を処理回路または演算装置
に応じて切替える信号切替手段とを備えている構成であ
る。

【００８１】このように、処理回路と演算装置との間で
ディジタルデータを複数のメモリに切替えて一旦蓄える
ことにより、処理回路でのデータ転送速度と演算装置で
のデータ転送速度の差を吸収することができる。また、
データ転送速度差を無視することができるので、演算装
置の演算時間を十分とることができる。

【００８２】それゆえ、処理回路と演算装置との間での
データ転送速度差による影響を受けることのない信頼性
の高いデータ転送処理装置を提供することができるとい
う効果を奏する。

【００８３】本発明の他のデータ転送処理装置は、以上
のように、ディジタルデータを扱う処理回路とディジタ
ルデータに演算処理を施す演算装置との間に設けられて
所定の期間データを蓄えるとともに異なる複数のメモリ
領域とが設けられるメモリと、このメモリと処理回路お
よび演算装置との接続を特定の周期で切替える接続切替
手段と、処理回路と演算装置とが同時にメモリにアクセ
スする際に処理回路または演算装置からのディジタルデ
ータのメモリに対する書込みおよび読出しを制御する制
御信号を処理回路と演算装置とで異なるメモリ領域に切
替えて与えるメモリ領域切替手段とを備えている構成で
ある。

【００８４】このように、処理回路と演算装置との間で
ディジタルデータを複数のメモリ領域に切替えて一旦蓄
えることにより、処理回路でのデータ転送速度と演算装
置でのデータ転送速度の差を吸収することができる。ま
た、メモリ領域を切替えることにより、処理回路と演算
装置とのデータ転送速度の差のために、処理回路と演算
回路とが同時にメモリにアクセスする場合、両者が指定
するメモリアドレスが一致しても、誤ったデータの読み
書きが行なわれることを回避することができる。さら
に、メモリをメモリ領域を切替えて利用することによ
り、複数のメモリを備える必要がなく、メモリの周辺回
路を含めて構成を簡素化することができる。

【００８５】それゆえ、より信頼性が高くしかも簡単な
構成のデータ転送処理装置を提供することができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ転送処理装置の
構成を示すブロック図である。

【図２】図１のデータ転送処理装置の動作を示すタイム
チャートである。

【図３】図１のデータ転送処理装置においてバッファメ
モリのデータ読み書き動作を示すタイムチャートであ
る。

【図４】本発明の他の実施例に係るデータ転送処理装置
の構成を示すブロック図である。

【図５】図４のデータ転送処理装置の動作を示すタイム
チャートである。

【符号の説明】

１ ＡＤコンバータ（処理回路） ２ ＤＡコンバータ（処理回路） １１〜１４ データセレクタ（接続切替手段） １５・１６ データセレクタ（信号切替手段） １７・１８ バッファメモリ（メモリ） ３４・３５ データセレクタ（接続切替手段） ３６ データセレクタ（メモリ領域切替手段）

Claims (2)

【特許請求の範囲】
1. 【請求項１】ディジタルデータを扱う処理回路とディジ
   タルデータに演算処理を施す演算装置との間に設けら
   れ、所定の期間データを蓄える複数のメモリと、これら
   メモリと処理回路および演算装置との接続を特定の周期
   でメモリ毎に切替える接続切替手段と、処理回路または
   演算装置からのディジタルデータのメモリに対する書込
   みおよび読出しを制御する制御信号を処理回路または演
   算装置に応じて切替える信号切替手段とを備えているこ
   とを特徴とするデータ転送処理装置。
2. 【請求項２】ディジタルデータを扱う処理回路とディジ
   タルデータに演算処理を施す演算装置との間に設けられ
   て所定の期間データを蓄えるとともに異なる複数のメモ
   リ領域とが設けられるメモリと、このメモリと処理回路
   および演算装置との接続を特定の周期で切替える接続切
   替手段と、処理回路と演算装置とが同時にメモリにアク
   セスする際に処理回路または演算装置からのディジタル
   データのメモリに対する書込みおよび読出しを制御する
   制御信号を処理回路と演算装置とで異なるメモリ領域に
   切替えて与えるメモリ領域切替手段とを備えていること
   を特徴とするデータ転送処理装置。