JPS617967A - Ｉ／ｏコントロ−ラ - Google Patents

Ｉ／ｏコントロ−ラ

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JPS617967A
JPS617967A JP60015650A JP1565085A JPS617967A JP S617967 A JPS617967 A JP S617967A JP 60015650 A JP60015650 A JP 60015650A JP 1565085 A JP1565085 A JP 1565085A JP S617967 A JPS617967 A JP S617967A
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩ／Ｏコントローラに係り、更に詳細に説明す
ればディスク等の２個以上の逐次記憶装置を制御するた
めのＩ／Ｏキャッシュを備えたＩ／Ｏコン１−ローラに
係る。
〔開示の概要〕
本発明に従ったＩ’／Ｏコントローラは、特性が互いに
異なる複数の逐次記憶装置とプロセッサとの間に設けら
れており、またその内部にキャッシュ記憶装置を備えて
いる。このｔ／Ｏコントローラの内部に設けられたデバ
イス母線は、バッファＲＡＭを複数のレジスタを通して
前記逐次記憶装置へ結合するとともに、バッファ・レジ
スタにも結合する。同様に、キャッシュ母線は、このバ
ッファ・レジスタをキャッシュ記憶装置へ結合するとと
もに、チャネル・レジスタを通してプロセッサにも結合
する。前記逐次記憶装置からのデータは、バッファＲＡ
Ｍを通してバッファ・レジスタへ転送される。従って、
デバイス・データ流とキャッシュ・データ流は互いに独
立なものとなる。
〔従来技術〕 代表的なコンピュータ・システムは、大量のデータ又は
プログラムを記憶するための、周辺逐次記憶装置を含ん
でいる。逐次記憶装置には様々な種類があり、そのうち
最も代表的なものはハード・ディスク及びフロッピー・
ディスク（ディスケットとも呼ばれる）である。ハード
・ディスクは、比較的大量のデータを記憶し、典型的な
記憶容量は１５〜３０メガバイトである。ハード・ディ
スクのアクセス時間は半導体メモリに比べると相対的に
長いが、他の種類の磁気ディスクよりもずっと速いのが
普通である。しかし、ハード・ディスクは、コストが高
く、かさばり、運搬し難いという欠点がある。フロッピ
ー・ディスクは、それと違った反対の特性がある。その
記憶容量は比較的小さく、１．２メガバイト程度であり
、そのアクセス時間はハード・ディスクよりも長いのが
普通である。しかし、フロッピー・ディスクもディスケ
ット駆動機構も比較的安価で、コンパクトであり、ディ
スケットの貯蔵と運搬は容易である。したがって、同一
のコンピュータ・システムにハード・ディスクとディス
ケラ１−を含めると好都合なことが多い。その他の種類
の逐次記憶装置もコンピュータ・システムで使用でき、
そ代表例は、光ディスク、カセット・テープ、バブル・
メモリおよび電荷結合素子であり、それぞれ別々の特性
をもっている。
はとんどすべての逐次記憶装置に共通する問題は、半導
体ランダム・アクセス記憶装置（ＲＡＭ）に比べてアク
セス時間が遅いことである。この問題は、２つの部分か
らなっている。逐次記憶装置の刻時は、コンピュータの
データ母線とは異なる速度であり、これよりずっと遅い
のが普通である。
もつと基本的な問題は、逐次記憶装置の逐次性によるも
のである。逐次記憶装置からデータを取り出すには、Ｒ
ＡＭとは違って有限の時間が必要である。ディスクの場
合、データは複数の平行な１〜ラツクに記憶され、読取
りヘッドが要求されたトラックへ機械的に動く。もし要
求されたトラックと、読取りヘッドが現在位置するトラ
ックとが異なれば、ヘッドの機械的移動に比較的長い時
間が必要である。読取りヘッドが正しい位置に来ると、
絶えず回転しているディスクは要求されているセクタま
で回転しなければならない。いわゆる回転待ち時間であ
る。平均的な回転待ち時間は、ディスク回転周期の半分
である。すなわち、アクセス開始からデータの読取り開
始までに、シーク時間と回転待ち時間がかかる。その結
果、逐次記憶装置は高速のＣＰＵの操作を遅らせること
が多い。
逐次記憶装置の遅いアクセス時間□を減らす一つの方法
が、１９８１年６月５日出願の米国特許出願番号筒２７
０９５１号に記載されている。この特許出願は、逐次記
憶装置と関連するＩ／Ｏキャッシュの使用を開示してい
る。逐次記憶装置から成るレコードが要求されると、隣
接するいくつかのレコードもＩ／Ｏキャッシュに読み込
まれる。
キャッシュ・コントローラが、Ｉ／Ｏキャッシュの内容
を覚えている。その後、ＣＰＵからこれらの隣接するレ
コードの一つに対する要求があると、キャッシュ・コン
トローラはそれがキャッシュ中に存在することを決定し
、そして低速の磁気ディスクにアクセスすることなく、
このデータを直ちにＣＰ’Ｕに供給する。キャッシュは
、ディスクの機械的速度ではなく、電子的速度で作動す
る。Ｉ／Ｏキャッシュの有用性は、いわゆるデータの局
所性に基づくものである。
〔発明が解決しようとする問題点〕
前記特許出願のＩ／Ｏキャッシュ・コン１〜ローラは、
多数のディスクについて使用することができる。コント
ローラは比較的複雑であり、一度に一つのディスクしか
使用されないので、この多重使用は望ましい。しかし、
前記特許出願は、そのコントローラを異なる特性をもつ
複数のディスクについて使用する方法を開示していない
。すなわち、コンピュータ・システムがノ１−ド・ディ
スクとディスケットの両方を含む場合、複数のコンＩ−
ローラを用意する必要があるか、または追加回路が必要
となる。
したがって、本発明の目的は、異なる特性をもつ複数の
逐次記憶装置をサポートできる、Ｉ／Ｏキャッシュを備
えたＩ／Ｏコントローラを提供することにある。
〔問題点を解決するための手段〕
本発明は、Ｉ／Ｏキャッシュを備えたＩ／Ｏコントロー
ラとして要約することができる。このＩ／Ｏコントロー
ラは、複数の逐次記憶装置の一つから受取られた直列デ
ータを非直列化するとともに、これを並列のデバイス母
線を介して中規模のバッファＲ，ＡＭ（ランダム・アク
セス記憶装置）へ転送する。Ｉ／Ｏコントローラに関連
して設けられた大規模のキャッシュＲＡＭは、並列のキ
ャシュ母線を介してプロセッサとの間でデータを授受す
る。バッファＲＡＭとキャッシュ’ＲＡＭの間でデータ
流は、デバイス母線とキャッシュ母線を介して供給され
、バッファ・レジスタがこれらの２つの母線の間のイン
ターフェースとして働らく。
デバイス母線とキャシュ母線は、独立に作動できる。
〔実施例〕
本発明は、２個以上の逐次記憶装置をサポートするため
の■／○キャッシュを備えたコントローラである。これ
らの逐次記憶装置は互いに特性が異なっていてもよい。
本発明のコントローラ８の一実施例のブロックが第１図
に示しである。そこに示されている２個の逐次記憶装置
は、フロッピー・ディスク／Ｏとハード・ディスク１２
である。
フロッピー・ディスク／Ｏとハード・ディスクは記憶容
量が違うだけでなく、２つのディスク／Ｏと１２は著し
く異なる逐次データ速度で逐次データを供給する。
フロッピー・ディスク／Ｏからのデータは単一の逐次デ
ータ線１４を通って可変周波数発振器（ＶＦＯ）１６に
導かれる。この発振器は、データの伝送速度にもとづい
て刻時信号を供給する。
同期化されたデータは、次に直列化／非直列化装置（Ｓ
ＥＲ／ＤＥＳ）１８に導かれる。この装置は、フロッピ
ー・ディスク／Ｏからのデータが読取られるとき、この
逐次データを１バイト幅の書式に変換するためのもので
ある。次に、このデータは１バイト幅の母線２０に導か
れる。データをフロッピーディスク／Ｏに書き込むとき
は、直列化／非直列化装置１８は並列データを直列デー
タ・ストリームに変換するという逆の機能を行なう。
ハード・ディスク１２は幾らか似たやり方でシステムに
インターフェースされている。しかし、可変周波数発振
器１６と直列化／非直列化装置１８の機能は、ディスク
・インターフェース２２に統合されている。インターフ
ェース２２の機能は、発振器１６と直列化／非直列化装
置１８の機能とやや似ているが、ハード・ディスク１２
へのインターフェースはフロッピー・ディスク／Ｏの場
合よりもかなり難しくしたがってインターフェース２２
はそれ自身のカードを占有することになる。
これに対し、可変周波数発振器１６と直列化／非直列化
装置は、コントローラ８のカード」二に含めることがで
きる。この違いは、フロッピー・ディスク／Ｏとハード
・ディスク１２の異なる特性を示すものにすぎない。イ
ンターフェース２２の並列出力は、便宜上、２つの１パ
イ１〜幅母線２３で表されているものとする。直列化／
非直列化装置１８からの母線２０は、フロッピー・ディ
スク・レジスタ２４に導かれる。このレジスタは１８Ｘ
１ビツトである。またデバイス母線２８を構成する２つ
の１バイト幅母線２６も、フロッピー・ディスク・レジ
スタ２４に接続されている。すなわち、フロッピー・デ
ィスク・レジスタ２４は、２つの並列データ・バイトを
デバイス母線２８に出力する毎に、母線２０から２度読
取りを行う。ディスク・レジスタ３０は１８×１ビツト
であるが、その一方の側はデバイス母線２８に、他方の
側はインターフェース２２からの母線２３に接続されて
いる。ディスク・レジスタ３０のいずれの側の母線も幅
が等しい。フロッピー・ディスク・レジスタ２４とディ
スク・レジスタ３０は本発明の不可欠な部分ではなく、
直列化／非直列化装置１８とディスク・インターフェー
ス２２の設計をうま（リれば、省略することができる。
ここで注意すべきは、前記の説明はディスク／Ｏと１２
の読取り操作についてはそのままあてはまるが、実際に
はディスク／Ｏと１２への書込みを可能にするために、
このデータ流は両方向であるということである。
デバイス母線２８は、バッファＲＡＭ３２にも接続され
ている。この実施例では、バッファＲＡＭは半導体記憶
装置であり、記憶容量は１キロバイトで先入れ先出しバ
ッファとして作動する。１キロバイトのサイズは、フロ
ッピー・ディスク／Ｏまたはハード・ディスク１２がら
の完全な１データ・レコードに対応するものである。本
発明の典型的な用途では、データがディスク１ｏまたは
１２から読取られる場合、このデータは一度に２バイト
ずつバッファＲＡＭ３２に直接読み込まれる。次に、こ
のデータはコントローラ８の残りの部分およびプロセッ
サ４６に、先入れ先出し式に送られる。バッファＲＡＭ
３２へ出入りするデータ流の速度は同じでなくてもよい
。
同様に、データをディスク１ｏおよび１２に書込む場合
、このデータをまずバッファＲＡＭ３２に書込み、次に
１度に２バイトずつフロッピー・ディスク・レジスタ２
４またはディスク・レジスタ３０に転送し、そこから要
求されたディスクｌＯまたは１２に送る。ディスク・コ
ントローラ内部でルーコード・サイズのバッファＲＡＭ
を使用することは、ＩＢＭテクニカル・ディスクロージ
ャ・ブレティン（ＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓ
ｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ）　Ｖｏｌ、２５．　
Ｎｏ、／Ｏ．１９８３年３月の５２４２−５２４４頁に
記載されている。ここで注意すべきは、フロッピー・デ
ィスク・レジスタ２４およびディスク・レジスタ３０と
のデータ転送は、ディスク／Ｏまたは１２のデータ速度
によって制御されねばならない、ということである。た
だし、バッファＲＡＭ３２からシステムの残りの部分へ
のデータ転送は、半導体デバイスに特有のずっと速い速
度で行なうことができる。
これまでに説明したことは、デバイスのデータ流、すな
わちディスク／Ｏ．１２とのデータ流についてである。
コントローラ８の残りの部分とのインターフェースは、
デバイス母線２８に接続されたバッファ・レジスタ３４
によって与えられる。
バッファ・レジスタ３４のサイズは１８×１ビツトであ
る。バッファ・レジスタ３４のもう１方の側には、２つ
の１バイト幅母線３８からなるキャッシュ母線３６が設
けられている。キャッシュ母線３６はチャネル・レジス
タ４ｏとキャッシュ・レジスタ４２にも接続されている
。チャネル・レジスタ４０とキャッシュ・レジスタ４２
は、どちらも１８×１ビツトである。チャネル・レジス
タ４０は論理回路４４の一部であり、該論理回路は高速
データ・バイパスおよびコントローラ８とプロセッサ４
６の間のハンドシェイク制御のために使用される。論理
回路４４は、米国特許第４２４６６３７号に記載されて
いる。チャネル・レジスタ４０はサイクル・スチール・
データ・レジスタとも呼ばれる。論理回路４４とプロセ
ッサ４６の間の通信は、Ｉ／Ｏチャネル母線４８を介し
て行われる。本発明では、チャネル・レジスタ４０を、
一度に２つの並列データ・バイトを取り出す、外界への
ボートとみなすことができる。
キャッシュＲＡＭ５２とのデータ流を含む、バッファ・
レジスタ３４とＩ／Ｏチャネル母線４８の間のデータ流
れは、キャッシュ・データ流である。２つの１バイト幅
母線５ｏが、キャッシュ・レジスタ４２をキャッシュＲ
ＡＭ５２に接続する。
キャッシュＲＡＭ５２の記憶容量は６４キロバイトであ
り、従ってディスク／Ｏおよび１２のために６４個のデ
ータ・レコードを保持することができる。キャッシュＲ
ＡＭ５２は、ディスクｌＯまたは１２よりもずっと速く
アクセスできる半導体ＲＡＭである。チャネル・レジス
タ４２が必要である理由は、キャツシュＲＡＭ５２用の
ハンドシェーク制御が、論理回路４４のハンドシェーク
制御と異なるからである。したがって、ハンドシェーク
制御を適切に設計すると、キャッシュ・レジスタ４２を
省略することが可能である。キャッシュ・システムは、
プロセッサ４６がディスクＩＯおよび１２の一方からデ
ータ・レコードを要求したとき、多数のレコードがディ
スク／Ｏまたは１２からキャッシュＲＡＭ５２に転送さ
れるように作動する。例えば、レコードＮが要求された
場合、Ｎ−３１からＮ＋３２までのすべてのレコードが
、キャッシュＲＡＭ５２に転送される。次に、要求され
たレコードＮがキャッシュＲＡＭ５２からプロセッサ４
６に再転送される。その後、プロセッサ４６が読取りま
たは書込みのためにレコードＮ−３１からＮ＋３２のう
ちの１つを要求すると、かかるデータの原コピーを保持
するディスク／Ｏまたは１２の代りに、キャッシュＲＡ
Ｍ５２に対して操作が実施される。これらの内容がプロ
セッサ４６によって更新された場合は、キャッシュＲＡ
Ｍ５２の内容を適当な時機にディスク／Ｏまたは１２の
元の位置に戻すことが必要である。
マイクロプロセッサ５４は、読取り専用記憶装置（ＲＯ
８）５６に記憶されているマイクロコードにもとづいて
、キャッシュへのデータ流を制御する。マイクロプロセ
ッサ５４はそれ自体の記憶域ないしＲＡＭ５８を備えて
おり、その内部にキャッシュＲＡＭ５２の内容を覚えて
おくためのディレクトリを含んでいる。プロセッサ４６
が成るデータ・レコードを要求すると、マイクロプロセ
ッサ５４はそのＲＡＭ５８中のディレクトリを調べて、
キャッシュＲＡＭ５２にそのレコードが保持されている
かどうかを決定し、保持されている場合は、ディスクＩ
Ｏまたは１２からの読取りは不要である。しかし、要求
されたレコードがキャッシュＲＡＭ５２に保持されてい
ない場合は、より低速のディスクＩＯまたは１２で読取
りまたは書込みを実施しなければならない。
マイクロプロセッサ５４は、シーケンサ６０をも制御す
る。このシーケンサ６０は、コントローラ８のデバイス
・データ流セクションにおけるすべてのデータ流につい
て経路制御論理を与える。
キャッシュＲＡＭ５２の使用およびデータ編成は、マイ
クロプロセッサ５４の制御下で変えることができる。前
述のモードでは、キャッシュＲＡＭ５２は、ディスク／
Ｏまたは１２からの一回の読取りで充たされる。すなわ
ち、ディスク／Ｏまたは】２とキャッシュＲＡＭ５２の
間で、６４レコードのブロック単位でデータが転送され
るのである。代替的に、キャッシュＲＡＭをフロッピー
・ディスクＩＯまたはハード・ディスク１２の専用にす
ることもできろ。もう一つの魅力的な代替方法は、キャ
ッシュＲＡＭ５２の半分をフロッピー・ディスク／Ｏに
割り当て、他の半分をハード・ディスク１２に割り当て
て、データを一度に３２レコードずつ転送できるように
することである。またキャッシュＲＡＭ５２を、フロッ
ピー・ディスクｌＯまたはハード・ディスク１２からの
別々の非連続ブロックを保持することができるように細
分することも可能である。この細分は、マイクロプロセ
ッサ５４によって動的に変更できる。
次に、このコントローラ８におけるデータ流の主なモー
ドを説明する。フロッピー・ディスクｌＯからの読取り
操作では、データはフロッピー・ディスク・レジスタ２
４からバッファＲＡＭ、３２に転送される。次に、この
データはバッファＲＡＭ３２からバッファ・レジスタ３
４を経て転送される。フロッピー・ディスクｌＯへの書
込み操作は前述と逆の経路をたどり、バッファ・レジス
タ３４からバッフＲＡＭ３２を経てフロッピー・ディス
ク・レジスタ２４への方向で行われる。同様に、ハード
・ディスク１２からのデータ読取りでは、データはディ
スク・レジスタ３０からバツフアＲＡＭ３２を経てバッ
ファ・レジスタ３４に転送される。また同様にして、ハ
ード・ディスク１２へのデータ書込みでは、データはバ
ッファ・レジスタ３４からバッファＲＡＭ３２を経てデ
ィスク・レジスタ３０に転送される。
データをバッファ・レジスタ３４とフロッピー・ディス
ク・レジスタ２４またはディスク・レジスタ３０との間
で直接にデータを転送することによって、バッファＲＡ
、Ｍ３２をバイパスすることができる。バッファ・レジ
スタ３４とディスク・レジスタ３０の間の直接転送は、
ハード・ディスク１２のデータ速度の方が早いために、
実現することが比較的離しい。バッファＲＡＭ３２をバ
イパスすることが望ましいのは、ディスク／Ｏまたは１
２との間で大量のデータを転送する場合であって、キャ
ッシュ母線３６が他のデータ転送のために使用されてい
ないような場合である。
キャッシュ・データ流の主な操作では、データは、バッ
ファ・レジスタ３４とキャッシュ・レジスタ４２の間お
よびキャッシュ・レジスタ４２とチャネル・レジスタ４
０の間で転送される。先に述べ□たように、ディスク／
Ｏおよび１２の一方から１データ・レコードが要求され
ると、複数のレコードから成るブロックがバッファ・レ
ジスタ３４とキャッシュ・レジスタ４２を経てキャッシ
ュＲＡＭ５２に転送される。次に、要求されたレコード
は、キャッシュＲＡＭ５２からチャネル・レジスタ４０
に、またはそこからプロセッサ４６に直ちに転送される
。マイクロプロセッサ５４は、キャッシュＲＡＭ５２に
記憶されているレコードを覚えておくためのディレクト
リをＲＡＭ５８に保持している。プロセッサ４６がその
後にディスク／Ｏまたは１２からレコードを読取りたい
場合、マイクロプロセッサ５４はそのＲＡＭ５８内のブ
イレフｌ〜りを調べることにより、要求されたレコード
がキャッシュＲＡＭ５２に保持されているがどうかを決
定する。要求されたレコードが保持されている場合、そ
のレコードはキャッシュＲＡＭ５２からキャッシュ・レ
ジスタ４２を経てチャネル・レジスタ４０に転送され、
こうしてディスク／Ｏまたは１２への物理的アクセスか
回避される。
同様に、プロセッサ４６がデ゛イスク／Ｏまたは１２に
レコードを書込むときは、マイクロプロセッサ５４がそ
のＲＡＭ５８内のディレクトリを調べて、そのレコード
が既にキャッシュＲＡＭ５２に保持されているかどうか
を決定する。もし保持されていれば、そのレコードがキ
ャッシュＲＡ　Ｍ　５２に重ね書きされる。ＲＡＭ５８
内のディレクトリは、キャッシュＲＡＭ５２に保持され
ているどのレコードがプロセッサ４６によって書込みま
たは更新されたかということも示す。新しいデータ・ブ
ロックのためにキャッシュＲＡＭ５２が必要となる場合
、以前に書込まれたまたは更新された既存のレコードは
、まず適切なディスク／Ｏ．１２に転送され、その後に
新しいブロックがキャッシュＲΔＭ５２に読込まれる。
一部のレコードだけが更新された場合、あるいは一つま
たはｍ＝のレコードについてプロセッサ４６がディスク
書込みを行った場合、キャツシュＲＡＭ５２中の全ブロ
ックを適切なディスク／Ｏまたは１２に転送する必要は
ない。
この実施例では、Ｉ／Ｏコントローラ８のキャッシュ能
力を選択解除することもできる。この場合、データはバ
ッファ・レジスタ３４とチャネル・レジスタ４０の間で
直接転送される。キャッシュＲＡＭ５２をバイパスする
理由の一つは、キャッシュＲＡＭ５２とキャッシュ・レ
ジスタ４２を除くコン１−ローラ８内の他の部分を診断
する必要があるということである。キャッシュをバイパ
スするもう一つの場合は、ディスク／Ｏまたは１２から
読取られるデータが、実行すべきプログラムを含んでい
る場合である。この場合、プログラムの連続する大ブロ
ックが転送されるはずで、それが再び要求されたり再書
込みされる確率は小さい。
バッファ・レジスタ３４とデバイス母線２８およびキャ
ッシュ母線３６を使用することによって、デバイス・デ
ータ流とキャッシュ・データ流を分離することができる
。キャッシュＲＡ　Ｍ　５２とチャネル母線４８の間で
データを転送すると同時に、バッファＲＡＭ３２とディ
スクｌ０１１２の一方の間でデータを転送することがで
きる。■／○コンｉ〜ローラにバッファを設けるという
着想は、米国特許第４１５９５１６号に開示されている
。ある種の極端な設計では、バッファＲＡＭ３２を別の
キャッシュ金属媒体として用いることも可能である。そ
の場合、バッファＲＡＭ３２は１データ・レコードを一
時的に記憶するために使われることになろう。プロセッ
サ４６がバッファＲＡＭ３２に保持されている何れかの
バイトに書込みたい場合、ディスクをアクセスすること
なくそのバイトがバッファＲＡＭ３２で更新される。こ
の改良形では、バッファＲＡＭ３２用のディレクトリが
必要であり、またその先入れ先出し式アクセスに加えて
バッファＲＡＭ３．２のランダム・アクセスも必要にな
る。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、Ｉ／Ｏコ
ン１〜ローラ８にキャッシュＲＡＭ５２、バッファＲＡ
Ｍ３２およびバッファ・レジスタ３４が設けられている
ので、デバイス母線２８およびキャッシュ母線３８をそ
れぞれ独立に作動させることができる。従って、キャッ
シュＲＡＭ５２とプロセッサ４６の間のデータ流に重大
な影響を与えることなく、タイミング特性が異なる複数
の逐次記憶装置ｌＯと１２をサポートすることができる
。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図である。 ／Ｏ°゛・・フロッピー・ディスク、１２・・・・ハー
ド・ディスク、２４・・・・フロッピー・ディスク・レ
ジスタ、３０・・・・ディスク・レジスタ、３２・・・
・バッファＲＡＭ、３４・・・・バッファ・レジスタ・
４０・・・・チャネル・レジスタ、４４・・・・論理回
路、４６・・・・プロセッサ、５２・・・・キャッシュ
ＲＡＭ、２４・・・・マイクロプロセッサ。

Claims (1)

  1. 【特許請求の範囲】 下記の構成要素（イ）ないし（リ）を備えて成る、複数
    の記憶装置とプロセッサとを結合するためのＩ／Ｏコン
    トローラ。 （イ）デバイス母線。 （ロ）前記記憶装置の各々に関連してそれぞれ設けられ
    、関連する前記記憶装置と前記デバイス母線の間でデー
    タを転送するように該デバイス母線にそれぞれ接続され
    た複数のインターフェース手段。 （ハ）前記デバイス母線へ接続されたバッファ記憶装置
    。 （ニ）前記デバイス母線へ接続されたバッファ・レジス
    タ。 （ホ）前記デバイス母線を介して行われる前記インター
    フェース手段と前記バッファ記憶装置との間のデータの
    転送及び前記バッファ記憶装置と前記バッファ・レジス
    タとの間のデータ転送をそれぞれ制御するための第１の
    制御論理手段。 （ヘ）前記バッファ・レジスタへ接続されたキャッシュ
    母線。 （ト）前記バッファ・レジスタへ接続されたキャッシュ
    記憶装置。 （チ）当該Ｉ／Ｏコントローラと前記プロセッサとの間
    のインターフェースとして作動するように前記キャッシ
    ュ母線へ接続されたチャネル・レジスタ。 （タ）前記バッファ・レジスタと前記キャッシュ記憶装
    置との間のデータ転送及び前記キャッシュ記憶装置と前
    記チャネル・レジスタとの間のデータ転送をそれぞれ制
    御するための第２の制御論理手段。
JP60015650A 1984-06-15 1985-01-31 Ｉ／ｏコントロ−ラ Granted JPS617967A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US62098184A 1984-06-15 1984-06-15
US620981 1984-06-15

Publications (2)

Publication Number Publication Date
JPS617967A true JPS617967A (ja) 1986-01-14
JPH0332093B2 JPH0332093B2 (ja) 1991-05-09

Family

ID=24488225

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60015650A Granted JPS617967A (ja) 1984-06-15 1985-01-31 Ｉ／ｏコントロ−ラ

Country Status (9)

Country Link
US (1) US4825357A (ja)
EP (1) EP0164550B1 (ja)
JP (1) JPS617967A (ja)
AR (1) AR241397A1 (ja)
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