JPH076093A - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JPH076093A JPH076093A JP5143251A JP14325193A JPH076093A JP H076093 A JPH076093 A JP H076093A JP 5143251 A JP5143251 A JP 5143251A JP 14325193 A JP14325193 A JP 14325193A JP H076093 A JPH076093 A JP H076093A
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Abstract
(57)【要約】 （修正有）
【目的】 ＨＤＤなどのディスク記憶装置とホストコン
ピュータとの間でのデータ転送を高速に行なわせる一方
で、キャッシュのヒット率を高めてホストコンピュータ
の処理効率を向上させることを可能にする。 【構成】 ホストコンピュータ１００とディスク記憶装
置２００との間に介在して両者間でのデータ転送を制御
する記憶制御装置１に、転送データをセクタ単位で記憶
する第１のバッファメモリー４と、キャッシュメモリー
を形成する第２のバッファメモリー７とを設ける。 【効果】 ＨＤＤなどの外部記憶装置とホスト間で高速
・大容量のデータ転送を行なわせる一方で、キャッシュ
のヒット率を高めてホストの処理効率を向上させる。
ピュータとの間でのデータ転送を高速に行なわせる一方
で、キャッシュのヒット率を高めてホストコンピュータ
の処理効率を向上させることを可能にする。 【構成】 ホストコンピュータ１００とディスク記憶装
置２００との間に介在して両者間でのデータ転送を制御
する記憶制御装置１に、転送データをセクタ単位で記憶
する第１のバッファメモリー４と、キャッシュメモリー
を形成する第２のバッファメモリー７とを設ける。 【効果】 ＨＤＤなどの外部記憶装置とホスト間で高速
・大容量のデータ転送を行なわせる一方で、キャッシュ
のヒット率を高めてホストの処理効率を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、記憶制御装置、さらに
はホストコンピュータとディスク記憶装置との間に介在
して両者間でのデータ転送を制御する記憶制御装置に適
用して有効な技術に関するものであって、たとえばハー
ド磁気ディスク記憶装置いわゆるＨＤＤ（ハード・ディ
スク・ドライブ）の制御に利用して有効な技術に関する
ものである。
はホストコンピュータとディスク記憶装置との間に介在
して両者間でのデータ転送を制御する記憶制御装置に適
用して有効な技術に関するものであって、たとえばハー
ド磁気ディスク記憶装置いわゆるＨＤＤ（ハード・ディ
スク・ドライブ）の制御に利用して有効な技術に関する
ものである。
【０００２】
【従来の技術】たとえばＨＤＤなどのディスク記憶装置
は多数の記憶セクタを有していて、データをセクタ単位
でシリアルに記憶するようになっている。
は多数の記憶セクタを有していて、データをセクタ単位
でシリアルに記憶するようになっている。
【０００３】この記憶装置をホストコンピュータ（以
下、ホストと略称する）に外部記憶装置として接続する
場合、図２に示すように、ホスト１００と記憶装置２０
０との間に記憶制御装置１’を介在させることが行なわ
れている。
下、ホストと略称する）に外部記憶装置として接続する
場合、図２に示すように、ホスト１００と記憶装置２０
０との間に記憶制御装置１’を介在させることが行なわ
れている。
【０００４】従来のこの種の記憶制御装置１’は、図２
に示すように、バッファメモリー７’を有し、このバッ
ファメモリー７’をホスト１００と記憶装置２００の間
に介在させることによって両者間でのデータ転送を行な
わせていた。
に示すように、バッファメモリー７’を有し、このバッ
ファメモリー７’をホスト１００と記憶装置２００の間
に介在させることによって両者間でのデータ転送を行な
わせていた。
【０００５】さらに、ホスト１００側からの読出頻度が
高いデータについては、記憶装置２００までデータを読
み取りに行かずに、上記バッファメモリー７’からデー
タを読み取らせるようにすること、いわゆるキャッシュ
・システムを構築することも行なわれていた。
高いデータについては、記憶装置２００までデータを読
み取りに行かずに、上記バッファメモリー７’からデー
タを読み取らせるようにすること、いわゆるキャッシュ
・システムを構築することも行なわれていた。
【０００６】このキャッシュ・システムが効果的に機能
すれば、記憶装置２００までデータを読み取りに行く頻
度を少なくすることができるため、ホスト１００の処理
効率を大幅に向上させることができるようになる（たと
えば、日経ＰＢ社刊行「日経エレクトロニクス １９８
６年１月１３日号（ｎｏ．３８６）」１８３〜２０７ペ
ージ参照）。
すれば、記憶装置２００までデータを読み取りに行く頻
度を少なくすることができるため、ホスト１００の処理
効率を大幅に向上させることができるようになる（たと
えば、日経ＰＢ社刊行「日経エレクトロニクス １９８
６年１月１３日号（ｎｏ．３８６）」１８３〜２０７ペ
ージ参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００８】すなわち、上述した従来の記憶制御装置
１’では、ホスト１００と記憶装置２００間でデータ転
送が行なわれる度に、キャッシュデータを格納している
バッファメモリー７’の記憶内容が書き換えられてしま
う。
１’では、ホスト１００と記憶装置２００間でデータ転
送が行なわれる度に、キャッシュデータを格納している
バッファメモリー７’の記憶内容が書き換えられてしま
う。
【０００９】このため、ホスト１００が読出頻度の高い
データをキャッシュデータとして上記バッファメモリー
７’から読み取ろうとしても、目的とするデータがバッ
ファメモリー７’に存在する確率いわゆるキャッシュの
ヒット率が低くなって、バッファメモリー７’によるキ
ャッシュ・システムが効率良く機能することができくな
る、という問題が生じる。。
データをキャッシュデータとして上記バッファメモリー
７’から読み取ろうとしても、目的とするデータがバッ
ファメモリー７’に存在する確率いわゆるキャッシュの
ヒット率が低くなって、バッファメモリー７’によるキ
ャッシュ・システムが効率良く機能することができくな
る、という問題が生じる。。
【００１０】つまり、上記バッファメモリー７’にはキ
ャッシュのヒット率が高いデータも低いデータも無差別
に書き込まれてしまうため、ヒット率の高いキャッシュ
データを保存することができず、このことがキャッシュ
のヒット率を高めることによるホスト１００の処理効率
向上を妨げていた。
ャッシュのヒット率が高いデータも低いデータも無差別
に書き込まれてしまうため、ヒット率の高いキャッシュ
データを保存することができず、このことがキャッシュ
のヒット率を高めることによるホスト１００の処理効率
向上を妨げていた。
【００１１】本発明の目的は、ＨＤＤなどのディスク記
憶装置とホストコンピュータとの間でのデータ転送を高
速に行なわせる一方で、キャッシュのヒット率を高めて
ホストコンピュータの処理効率を向上させることを可能
にする、という技術を提供することにある。
憶装置とホストコンピュータとの間でのデータ転送を高
速に行なわせる一方で、キャッシュのヒット率を高めて
ホストコンピュータの処理効率を向上させることを可能
にする、という技術を提供することにある。
【００１２】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】すなわち、ホストコンピュータとディスク
記憶装置との間に介在して両者間でのデータ転送を制御
する記憶制御装置に、転送データをセクタ単位で記憶す
る第１のバッファメモリーと、キャッシュメモリーを形
成する第２のバッファメモリーとを設ける、というもの
である。
記憶装置との間に介在して両者間でのデータ転送を制御
する記憶制御装置に、転送データをセクタ単位で記憶す
る第１のバッファメモリーと、キャッシュメモリーを形
成する第２のバッファメモリーとを設ける、というもの
である。
【００１５】
【作用】上述した手段によれば、キャッシュのヒット率
の高いデータを保存しつつ、ホストと記憶装置間のデー
タ転送を行なわせることができる。
の高いデータを保存しつつ、ホストと記憶装置間のデー
タ転送を行なわせることができる。
【００１６】これにより、ＨＤＤなどの外部記憶装置と
ホスト間で高速・大容量のデータ転送を行なわせる一方
で、キャッシュのヒット率を高めてホストの処理効率を
向上させる、という目的が達成される。
ホスト間で高速・大容量のデータ転送を行なわせる一方
で、キャッシュのヒット率を高めてホストの処理効率を
向上させる、という目的が達成される。
【００１７】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１８】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１９】図１は本発明の技術が適用された記憶制御
装置の一実施例を示したものであって、１はホスト１０
０とディスク記憶装置２００との間に介在して両者間で
のデータ転送を制御する記憶制御装置である。
装置の一実施例を示したものであって、１はホスト１０
０とディスク記憶装置２００との間に介在して両者間で
のデータ転送を制御する記憶制御装置である。
【００２０】記憶制御装置１には、マイクロプロセッサ
（以下、ＭＰＵと略称する）２、制御部３、転送データ
をセクタ単位で記憶するＲＡＭによる第１のバッファメ
モリー４、シリアルデータとパラレルデータの相互変換
を複数系統並列に行なうＳＰ変換列５、セレクタ６、キ
ャッシュメモリーを形成するＲＡＭによる第２のバッフ
ァメモリー７、データバスＤ０〜Ｄ３、アドレスバスＡ
１〜Ａ３などが設けられている。
（以下、ＭＰＵと略称する）２、制御部３、転送データ
をセクタ単位で記憶するＲＡＭによる第１のバッファメ
モリー４、シリアルデータとパラレルデータの相互変換
を複数系統並列に行なうＳＰ変換列５、セレクタ６、キ
ャッシュメモリーを形成するＲＡＭによる第２のバッフ
ァメモリー７、データバスＤ０〜Ｄ３、アドレスバスＡ
１〜Ａ３などが設けられている。
【００２１】ここで、第１のバッファメモリー４は８個
のセクタメモリー４１〜４８からなり、各セクタメモリ
ー４１〜４８はそれぞれ１セクタ分のデータを記憶す
る。
のセクタメモリー４１〜４８からなり、各セクタメモリ
ー４１〜４８はそれぞれ１セクタ分のデータを記憶す
る。
【００２２】ＭＰＵ２はアドレスバスＡ１およびデータ
バスＤ１介して制御部３に接続されている。このＭＰＵ
２はホスト１００からの要求コマンドを解読し、この解
読結果にもとづいて制御部３などを介して記憶制御装置
１内の制御を行なう。
バスＤ１介して制御部３に接続されている。このＭＰＵ
２はホスト１００からの要求コマンドを解読し、この解
読結果にもとづいて制御部３などを介して記憶制御装置
１内の制御を行なう。
【００２３】制御部３はＭＰＵ２の制御下で動作し、セ
クタメモリー４１〜４８および第２のバッファメモリー
７のアドレスＡ２，Ａ３を発生するとともに、セレクタ
６および第２のバッファメモリー７などを制御する。こ
れにより、制御部３は、ホスト１００と第２のバッファ
メモリー７との間、ＭＰＵ２と第２のバッファメモリー
７との間、記憶装置２００と第２のバッファメモリー７
との間でそれぞれ、データの転送を制御するようになっ
ている。
クタメモリー４１〜４８および第２のバッファメモリー
７のアドレスＡ２，Ａ３を発生するとともに、セレクタ
６および第２のバッファメモリー７などを制御する。こ
れにより、制御部３は、ホスト１００と第２のバッファ
メモリー７との間、ＭＰＵ２と第２のバッファメモリー
７との間、記憶装置２００と第２のバッファメモリー７
との間でそれぞれ、データの転送を制御するようになっ
ている。
【００２４】ＳＰ変換列５は上記セクタメモリー４１〜
４８に対応する８個のＳＰ変換部５１〜５８からなり、
各ＳＰ変換部５１〜５８はそれぞれ対応するセクタメモ
リー４１〜４８の入力データ（書込データ）をシリアル
データからパラレルデータに変換する一方、各セクタメ
モリー４１〜４８の出力データ（読出データ）をそれぞ
れにパラレルデータからシリアルデータに変換する。
４８に対応する８個のＳＰ変換部５１〜５８からなり、
各ＳＰ変換部５１〜５８はそれぞれ対応するセクタメモ
リー４１〜４８の入力データ（書込データ）をシリアル
データからパラレルデータに変換する一方、各セクタメ
モリー４１〜４８の出力データ（読出データ）をそれぞ
れにパラレルデータからシリアルデータに変換する。
【００２５】セレクタ６は、ＭＰＵ２と第２のバッファ
メモリー７との間のデータバス、ホスト１００と第２の
バッファメモリー７との間のデータバス、記憶装置２０
０と第２のバッファメモリー７との間のデータバスをそ
れぞれ選択的に接続する。
メモリー７との間のデータバス、ホスト１００と第２の
バッファメモリー７との間のデータバス、記憶装置２０
０と第２のバッファメモリー７との間のデータバスをそ
れぞれ選択的に接続する。
【００２６】データバスＤ０は共通データバスであっ
て、ホスト１００、記憶装置２００、第２のバッファメ
モリー７、およびセレクタ６の選択側ポートに接続され
ている。
て、ホスト１００、記憶装置２００、第２のバッファメ
モリー７、およびセレクタ６の選択側ポートに接続され
ている。
【００２７】データバスＤ１は、ＭＰＵ２、制御部３、
およびセレクタ６の被選択側ポートに接続されている。
およびセレクタ６の被選択側ポートに接続されている。
【００２８】データバスＤ２はセクタメモリー４１〜４
８ごとのデータバスＨ１〜Ｈ８からなり、各データバス
Ｈ１〜Ｈ８はそれぞれにセレクタ６の被選択側ポートに
接続されている。
８ごとのデータバスＨ１〜Ｈ８からなり、各データバス
Ｈ１〜Ｈ８はそれぞれにセレクタ６の被選択側ポートに
接続されている。
【００２９】データバスＤ３は８ビットのパラレルライ
ンであるが、各ビットのラインが各ＳＰ変換部５１〜５
８のシリアル側ポート（ＳＲ１〜ＳＲ８）にそれぞれ接
続されている。つまり、８個のＳＰ変換部５１〜５８の
各シリアル側ポート（ＳＲ１〜ＳＲ８）が集まって８ビ
ットのパラレル・データバスＤ３を編成し、このように
して編成されたデータバスＤ３がセレクタ６を介して共
通データバスＤ０に接続されるようになっている。
ンであるが、各ビットのラインが各ＳＰ変換部５１〜５
８のシリアル側ポート（ＳＲ１〜ＳＲ８）にそれぞれ接
続されている。つまり、８個のＳＰ変換部５１〜５８の
各シリアル側ポート（ＳＲ１〜ＳＲ８）が集まって８ビ
ットのパラレル・データバスＤ３を編成し、このように
して編成されたデータバスＤ３がセレクタ６を介して共
通データバスＤ０に接続されるようになっている。
【００３０】以上のように構成された装置について、以
下その具体的な動作例を説明する。図１に示す記憶制御
装置１では、ホスト１００の要求コマンドを解読するＭ
ＰＵ２の制御下にて、記憶装置２００に対する読取／書
込を行なう。
下その具体的な動作例を説明する。図１に示す記憶制御
装置１では、ホスト１００の要求コマンドを解読するＭ
ＰＵ２の制御下にて、記憶装置２００に対する読取／書
込を行なう。
【００３１】ここで、先ず、上記記憶制御装置１はディ
スク・キャッシュ・システムを構成する。すなわち、ホ
スト１００側から転送されてきたデータを記憶装置２０
０に書き込むとともに、この書込データをＭＰＵ２の管
理下にて第２のバッファメモリー７にも書き込んでおく
ことにより、次にホスト１００側から読み出したいデー
タが上記第２のバッファメモリー７に存在した場合は、
記憶装置２００にまで読み取りに行くことをせずに、上
記第２のバッファメモリー７から読み出す。
スク・キャッシュ・システムを構成する。すなわち、ホ
スト１００側から転送されてきたデータを記憶装置２０
０に書き込むとともに、この書込データをＭＰＵ２の管
理下にて第２のバッファメモリー７にも書き込んでおく
ことにより、次にホスト１００側から読み出したいデー
タが上記第２のバッファメモリー７に存在した場合は、
記憶装置２００にまで読み取りに行くことをせずに、上
記第２のバッファメモリー７から読み出す。
【００３２】次に、たとえば、ホスト１００側が記憶制
御装置１に対して８セクタの書込要求を出した場合の動
作について説明する。
御装置１に対して８セクタの書込要求を出した場合の動
作について説明する。
【００３３】ホスト１００側が記憶制御装置１に対して
データ転送を要求する信号Ｓ１を出すと、その記憶制御
装置１内の制御部２は、ホスト１００に対して返答の信
号Ｓ２を出力しつつ、第２のバッファメモリー７に対し
てアドレス（Ａ３）および制御信号Ｓ３を出力して、そ
の第２のバッファメモリー７にホスト１００側からのデ
ータを格納する。これと同時に、第１のバッファメモリ
ー４の各セクタメモリー４１〜４８に対しても、それぞ
れのデータバスＨ１〜Ｈ８を介して、１セクタ分ずつデ
ータを格納する。このとき、セレクタ６は、制御部３か
らの制御信号Ｓ４により、各セクターメモリー４１〜４
８にそれぞれ１セクタ分のデータが順次格納されるよう
に、その選択位置が制御される。
データ転送を要求する信号Ｓ１を出すと、その記憶制御
装置１内の制御部２は、ホスト１００に対して返答の信
号Ｓ２を出力しつつ、第２のバッファメモリー７に対し
てアドレス（Ａ３）および制御信号Ｓ３を出力して、そ
の第２のバッファメモリー７にホスト１００側からのデ
ータを格納する。これと同時に、第１のバッファメモリ
ー４の各セクタメモリー４１〜４８に対しても、それぞ
れのデータバスＨ１〜Ｈ８を介して、１セクタ分ずつデ
ータを格納する。このとき、セレクタ６は、制御部３か
らの制御信号Ｓ４により、各セクターメモリー４１〜４
８にそれぞれ１セクタ分のデータが順次格納されるよう
に、その選択位置が制御される。
【００３４】各セクタメモリー４１〜４８に格納された
データはそれぞれ、ＳＰ変換列５にて基準クロック（図
示省略）に同期しながらパラレルデータからシリアルデ
ータに変換される。セクタメモリー４１〜４８ごとに変
換されたシリアルデータＳＲ１〜ＳＲ８はパラレルデー
タとしてデータバスＤ３上に出力され、セレクタ６およ
び共通データバスＤ０を介して記憶装置２００側に転送
される。
データはそれぞれ、ＳＰ変換列５にて基準クロック（図
示省略）に同期しながらパラレルデータからシリアルデ
ータに変換される。セクタメモリー４１〜４８ごとに変
換されたシリアルデータＳＲ１〜ＳＲ８はパラレルデー
タとしてデータバスＤ３上に出力され、セレクタ６およ
び共通データバスＤ０を介して記憶装置２００側に転送
される。
【００３５】記憶装置２００に対して書き込むべきデー
タが１セクタだけしかない場合は、８つのセクタメモリ
ー４１〜４８の全部にデータがたまるのを待ってから転
送する。
タが１セクタだけしかない場合は、８つのセクタメモリ
ー４１〜４８の全部にデータがたまるのを待ってから転
送する。
【００３６】以上のような動作により、ホスト１００側
の処理効率（スループット）を低下させることなく、ホ
スト１００側から記憶装置２００側に対し、高速・大容
量のデータ転送を行なわせることができる。
の処理効率（スループット）を低下させることなく、ホ
スト１００側から記憶装置２００側に対し、高速・大容
量のデータ転送を行なわせることができる。
【００３７】一方、記憶装置２００側からのデータ読出
については、上記とは逆の動作、すなわち記憶装置２０
０からセクタ単位で読み出されるデータをセクタメモリ
ー４１〜４８に一旦格納した後、このセクタメモリー４
１〜４８に格納したデータをホスト１００側へ転送する
ことにより、記憶装置２００側からホスト１００側に対
し、高速・大容量のデータ転送を行なわせることができ
る。
については、上記とは逆の動作、すなわち記憶装置２０
０からセクタ単位で読み出されるデータをセクタメモリ
ー４１〜４８に一旦格納した後、このセクタメモリー４
１〜４８に格納したデータをホスト１００側へ転送する
ことにより、記憶装置２００側からホスト１００側に対
し、高速・大容量のデータ転送を行なわせることができ
る。
【００３８】このとき、記憶装置２００側から読み出さ
れたデータは、セクタメモリー４１〜４８には転送のた
めに格納されるが、キャッシュメモリーを形成する第２
のバッファメモリー７には格納されない。
れたデータは、セクタメモリー４１〜４８には転送のた
めに格納されるが、キャッシュメモリーを形成する第２
のバッファメモリー７には格納されない。
【００３９】これにより、第２のバッファメモリー７に
ヒット率の高いキャッシュデータを保存しつつ、ホスト
１００と記憶装置２００間のデータ転送を行なわせるこ
とができる。
ヒット率の高いキャッシュデータを保存しつつ、ホスト
１００と記憶装置２００間のデータ転送を行なわせるこ
とができる。
【００４０】以上のようにして、ＨＤＤなどの外部記憶
装置２００とホスト１００間で高速・大容量のデータ転
送を行なわせる一方で、キャッシュのヒット率を高めて
ホスト１００の処理効率を向上させることができる。
装置２００とホスト１００間で高速・大容量のデータ転
送を行なわせる一方で、キャッシュのヒット率を高めて
ホスト１００の処理効率を向上させることができる。
【００４１】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ばセクタメモリー４１〜４８は必要に応じて増減させて
もよい。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。たとえ
ばセクタメモリー４１〜４８は必要に応じて増減させて
もよい。
【００４２】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるハー
ド磁気ディスク記憶装置の制御に適用した場合について
説明したが、それに限定されるものではなく、たとえば
光ディスク記憶装置の制御にも適用できる。
てなされた発明をその背景となった利用分野であるハー
ド磁気ディスク記憶装置の制御に適用した場合について
説明したが、それに限定されるものではなく、たとえば
光ディスク記憶装置の制御にも適用できる。
【００４３】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００４４】すなわち、ＨＤＤなどの外部記憶装置とホ
スト間で高速・大容量のデータ転送を行なわせる一方
で、キャッシュのヒット率を高めてホストの処理効率を
向上させることができる、という効果が得られる。
スト間で高速・大容量のデータ転送を行なわせる一方
で、キャッシュのヒット率を高めてホストの処理効率を
向上させることができる、という効果が得られる。
【図１】本発明の技術が適用された記憶制御装置の実施
例を示すブロック図
例を示すブロック図
【図２】従来の記憶制御装置の概要を示すブロック図
１００ ホストコンピュータ（ホスト） ２００ ディスク記憶装置 １ 記憶制御装置 ２ マイクロプロセッサ（ＭＰＵ） ３ 制御部 ４ 第１のバッファメモリー ４１〜４８ セクタメモリー ５ ＳＰ変換列 ５１〜５８ ＳＰ変換部 ６ セレクタ ７ 第２のバッファメモリー Ｄ０ 共通データバス Ｄ１〜Ｄ３ データバス Ａ１〜Ａ３ アドレスバス
Claims (2)
- 【請求項１】 ホストコンピュータとディスク記憶装置
の間に介在して両者間でのデータ転送を制御する記憶制
御装置であって、転送データをセクタ単位で記憶する第
１のバッファメモリーと、キャッシュメモリーを形成す
る第２のバッファメモリーとを備えたことを特徴とする
記憶制御装置。 - 【請求項２】 ホストコンピュータとディスク記憶装置
との間に介在して両者間でのデータ転送を制御する記憶
制御装置であって、転送データをセクタ単位で記憶する
第１のバッファメモリーと、キャッシュメモリーを形成
する第２のバッファメモリーと、ホストコンピュータか
ら記憶装置への転送データは第１のバッファメモリーと
第２のバッファメモリーに格納させる一方、記憶装置か
らホストコンピュータへのテストデータは第１のバッフ
ァメモリーだけに格納させる制御手段とを備えたことを
特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143251A JPH076093A (ja) | 1993-06-15 | 1993-06-15 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143251A JPH076093A (ja) | 1993-06-15 | 1993-06-15 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076093A true JPH076093A (ja) | 1995-01-10 |
Family
ID=15334406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143251A Pending JPH076093A (ja) | 1993-06-15 | 1993-06-15 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076093A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8407418B2 (en) | 2010-05-13 | 2013-03-26 | Kabushiki Kaisha Toshiba | Information processing apparatus and driver |
| US8639881B2 (en) | 2010-05-13 | 2014-01-28 | Kabushiki Kaisha Toshiba | Information processing apparatus and driver |
| US10466908B2 (en) | 2015-08-25 | 2019-11-05 | Toshiba Memory Corporation | Memory system that buffers data before writing to nonvolatile memory |
| USRE49818E1 (en) | 2010-05-13 | 2024-01-30 | Kioxia Corporation | Information processing method in a multi-level hierarchical memory system |
-
1993
- 1993-06-15 JP JP5143251A patent/JPH076093A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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