JPH08179894A - メモリシステム及びディスク記録再生装置に適用されるメモリシステム - Google Patents
メモリシステム及びディスク記録再生装置に適用されるメモリシステムInfo
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- JPH08179894A JPH08179894A JP6320849A JP32084994A JPH08179894A JP H08179894 A JPH08179894 A JP H08179894A JP 6320849 A JP6320849 A JP 6320849A JP 32084994 A JP32084994 A JP 32084994A JP H08179894 A JPH08179894 A JP H08179894A
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Abstract
(57)【要約】
【目的】データ転送制御に使用されるバッファメモリの
アクセス速度によるデータ転送速度の制限を解消し、デ
ータ転送速度の高速化を実現できるメモリシステムを提
供することにある。 【構成】ＨＤＣ４は、ライトモード時にはホストシステ
ム５から転送されたデータをＳＲＡＭ８を介してデュア
ルポートＲＡＭ７に格納する。さらに、デュアルポート
ＲＡＭ７に格納されたデータをディスク機構系のリード
／ライト回路３に転送する。一方、リードモード時に
は、ＨＤＣ４はディスク機構系のリード／ライト回路３
から転送されたデータをデュアルポートＲＡＭ７に格納
し、このデュアルポートＲＡＭ７に格納されたデータを
ＳＲＡＭ８を介してホストシステム５に転送する。
アクセス速度によるデータ転送速度の制限を解消し、デ
ータ転送速度の高速化を実現できるメモリシステムを提
供することにある。 【構成】ＨＤＣ４は、ライトモード時にはホストシステ
ム５から転送されたデータをＳＲＡＭ８を介してデュア
ルポートＲＡＭ７に格納する。さらに、デュアルポート
ＲＡＭ７に格納されたデータをディスク機構系のリード
／ライト回路３に転送する。一方、リードモード時に
は、ＨＤＣ４はディスク機構系のリード／ライト回路３
から転送されたデータをデュアルポートＲＡＭ７に格納
し、このデュアルポートＲＡＭ７に格納されたデータを
ＳＲＡＭ８を介してホストシステム５に転送する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばディスク記録再
生装置とホストシステム間のデータ転送を行なうための
メモリユニットを有し、特にホストシステムとメモリユ
ニット間の高速データ転送を実現するめたのメモリシス
テム及びディスク記録再生装置に適用されるメモリシス
テムに関する。
生装置とホストシステム間のデータ転送を行なうための
メモリユニットを有し、特にホストシステムとメモリユ
ニット間の高速データ転送を実現するめたのメモリシス
テム及びディスク記録再生装置に適用されるメモリシス
テムに関する。
【０００２】
【従来の技術】従来、例えばハードディスク装置（ＨＤ
Ｄ）等のディスク記録再生装置には、ホストシステム
（コンピュータ）との間で転送する再生データまたは記
録データを一時的に格納するバッファメモリ（キャッシ
ュメモリとも称する）が設けられている。
Ｄ）等のディスク記録再生装置には、ホストシステム
（コンピュータ）との間で転送する再生データまたは記
録データを一時的に格納するバッファメモリ（キャッシ
ュメモリとも称する）が設けられている。
【０００３】具体的には、ＨＤＤには、再生データまた
は記録データの転送制御を行なうディスクコントローラ
（ＨＤＣ）が設けられている。ＨＤＣは、ホストシステ
ムに接続されたホストインターフェースおよびディスク
機構系の制御（特にデータの記録再生制御）を行なうコ
ントローラを有する。ＨＤＣは、バッファメモリとして
機能するメモリユニットを制御し、ホストシステムから
転送された記録データをメモリユニットに保持し、また
ディスクから読出されてリード／ライト回路により処理
された再生データをメモリユニットに保持する。
は記録データの転送制御を行なうディスクコントローラ
（ＨＤＣ）が設けられている。ＨＤＣは、ホストシステ
ムに接続されたホストインターフェースおよびディスク
機構系の制御（特にデータの記録再生制御）を行なうコ
ントローラを有する。ＨＤＣは、バッファメモリとして
機能するメモリユニットを制御し、ホストシステムから
転送された記録データをメモリユニットに保持し、また
ディスクから読出されてリード／ライト回路により処理
された再生データをメモリユニットに保持する。
【０００４】ところで、ホストシステムとＨＤＣ間のデ
ータ転送速度は、バッファメモリとして使用しているダ
イナミックＲＡＭ（ＤＲＡＭ）等のアクセス速度に依存
している。このため、ＤＲＡＭ等のアクセス速度による
データ転送速度の制限を解消し、データ転送速度の高速
化を図るために、メモリ素子としてＤＲＡＭを使用した
ＦＩＦＯ（Ｆｉｒｓｔ ｉｎ Ｆｉｒｓｔ ｏｕｔ）方
式のメモリシステムを採用したものがある。しかしなが
ら、必ずしも十分なデータ転送速度を実現できていな
い。
ータ転送速度は、バッファメモリとして使用しているダ
イナミックＲＡＭ（ＤＲＡＭ）等のアクセス速度に依存
している。このため、ＤＲＡＭ等のアクセス速度による
データ転送速度の制限を解消し、データ転送速度の高速
化を図るために、メモリ素子としてＤＲＡＭを使用した
ＦＩＦＯ（Ｆｉｒｓｔ ｉｎ Ｆｉｒｓｔ ｏｕｔ）方
式のメモリシステムを採用したものがある。しかしなが
ら、必ずしも十分なデータ転送速度を実現できていな
い。
【０００５】
【発明が解決しようとする課題】例えばホストシステム
とＨＤＤ間には、再生データまたは記録データの転送制
御を行なうためのバッファメモリが必要不可欠である。
このバッファメモリのアクセス速度がデータ転送速度を
決定する制約要因になっている。そこで、データ転送速
度の高速化を実現するために、バッファメモリとしてＦ
ＩＦＯ方式等のメモリシステムを採用することがなされ
ているが、必ずしも十分なデータ転送速度を達成できな
い。
とＨＤＤ間には、再生データまたは記録データの転送制
御を行なうためのバッファメモリが必要不可欠である。
このバッファメモリのアクセス速度がデータ転送速度を
決定する制約要因になっている。そこで、データ転送速
度の高速化を実現するために、バッファメモリとしてＦ
ＩＦＯ方式等のメモリシステムを採用することがなされ
ているが、必ずしも十分なデータ転送速度を達成できな
い。
【０００６】本発明の目的は、データ転送制御に使用さ
れるバッファメモリのアクセス速度によるデータ転送速
度の制限を解消し、データ転送速度の高速化を実現でき
るメモリシステムを提供することにある。
れるバッファメモリのアクセス速度によるデータ転送速
度の制限を解消し、データ転送速度の高速化を実現でき
るメモリシステムを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、相対的に大記
憶容量のデュアルポートＲＡＭと相対的に高速アクセス
のＳＲＡＭを有し、ＳＲＡＭがデュアルポートＲＡＭの
一方の入出力ポートに接続された構成のバッファメモリ
を備えたメモリシステムである。本メモリシステムは、
例えばホストシステムとＳＲＡＭとのデータ転送を制御
する第１のインターフェース制御手段、および例えばデ
ィスクドライブとデュアルポートＲＡＭとのデータ転送
を制御する第２のインターフェース制御手段を有する。
メモリシステムの制御手段は、デュアルポートＲＡＭと
ＳＲＡＭのリード／ライト制御および第１と第２まイン
ターフェース制御手段によるデータ転送制御を実行す
る。
憶容量のデュアルポートＲＡＭと相対的に高速アクセス
のＳＲＡＭを有し、ＳＲＡＭがデュアルポートＲＡＭの
一方の入出力ポートに接続された構成のバッファメモリ
を備えたメモリシステムである。本メモリシステムは、
例えばホストシステムとＳＲＡＭとのデータ転送を制御
する第１のインターフェース制御手段、および例えばデ
ィスクドライブとデュアルポートＲＡＭとのデータ転送
を制御する第２のインターフェース制御手段を有する。
メモリシステムの制御手段は、デュアルポートＲＡＭと
ＳＲＡＭのリード／ライト制御および第１と第２まイン
ターフェース制御手段によるデータ転送制御を実行す
る。
【０００８】
【作用】本発明では、メモリシステムの制御手段は、第
１のインターフェース制御手段により、ホストシステム
から転送されたデータをＳＲＡＭを介してデュアルポー
トＲＡＭに格納し、このデュアルポートＲＡＭに格納さ
れたデータを第２のインターフェース制御手段によりデ
ィスクドライブに転送する第１の制御モードを実行す
る。さらに、制御手段は、第２のインターフェース制御
手段により、ディスクドライブから転送されたデータを
デュアルポートＲＡＭに格納し、このデュアルポートＲ
ＡＭに格納されたデータをＳＲＡＭを介してホストシス
テムに転送する第２の制御モードを実行する。
１のインターフェース制御手段により、ホストシステム
から転送されたデータをＳＲＡＭを介してデュアルポー
トＲＡＭに格納し、このデュアルポートＲＡＭに格納さ
れたデータを第２のインターフェース制御手段によりデ
ィスクドライブに転送する第１の制御モードを実行す
る。さらに、制御手段は、第２のインターフェース制御
手段により、ディスクドライブから転送されたデータを
デュアルポートＲＡＭに格納し、このデュアルポートＲ
ＡＭに格納されたデータをＳＲＡＭを介してホストシス
テムに転送する第２の制御モードを実行する。
【０００９】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は本実施例に係わるディスク記録再生システム
の基本的構成を示すブロック図、図２は本実施のメモリ
システムの構成を示すブロック図、図３乃至図６は本実
施例の動作を説明するためのフローチャート、図７乃至
図９は本実施例のメモリユニットの動作を説明するため
のタイミングチャートである。 （ディスク記録再生システムの構成）本実施例は、ディ
スク記録再生システムとしてハードディスクシステム
（ＨＤＤシステム）を想定し、このシステムにバッファ
メモリとして機能するメモリシステムを想定する。
る。図１は本実施例に係わるディスク記録再生システム
の基本的構成を示すブロック図、図２は本実施のメモリ
システムの構成を示すブロック図、図３乃至図６は本実
施例の動作を説明するためのフローチャート、図７乃至
図９は本実施例のメモリユニットの動作を説明するため
のタイミングチャートである。 （ディスク記録再生システムの構成）本実施例は、ディ
スク記録再生システムとしてハードディスクシステム
（ＨＤＤシステム）を想定し、このシステムにバッファ
メモリとして機能するメモリシステムを想定する。
【００１０】ＨＤＤシステムは、大別してディスク機構
系、ＨＤＣ４、メモリユニット６およびホストシステム
５からなる。ディスク機構系は、狭義のディスクドライ
ブであり、記録媒体として使用するディスク１、ヘッド
２およびリード／ライト回路３を含む。
系、ＨＤＣ４、メモリユニット６およびホストシステム
５からなる。ディスク機構系は、狭義のディスクドライ
ブであり、記録媒体として使用するディスク１、ヘッド
２およびリード／ライト回路３を含む。
【００１１】本実施例のＨＤＣ４は、前述したディスク
機構系のコントローラ以外に、後述するホストインター
フェース、メモリユニット６のコントロール回路、およ
びデータ転送制御を行なうためのバッファ回路を有す
る。
機構系のコントローラ以外に、後述するホストインター
フェース、メモリユニット６のコントロール回路、およ
びデータ転送制御を行なうためのバッファ回路を有す
る。
【００１２】メモリユニット６は、ＨＤＣ４により制御
されるバッファメモリ（キャッシュメモリ）として機能
し、大容量のデュアルポートＲＡＭ（以下ＤＲＡＭと称
する）７と高速アクセスのＳＲＡＭ（スタテイックＲＡ
Ｍ）８を有する。ＤＲＡＭ７は、デュアルポートＤＲＡ
Ｍ（ダイナミックＲＡＭ）からなり、例えば１セルを５
１２バイト容量として５１２セル分の記憶容量を有す
る。ＳＲＡＭ８は、ＤＲＡＭ７の一方の入出力ポートに
接続されており、例えばＤＲＡＭ７の１セル分の５１２
バイト容量であり、バイト単位のアクセス動作を行な
う。 （メモリシステムの構成）本実施例のメモリシステム
は、図２に示すように、大別してＨＤＣ４とメモリユニ
ット６からなる。ＨＤＣ４は、シリアル／パラレル（Ｓ
／Ｐ）変換回路１１、ホストインターフェース１２、第
１のバッファ回路１３、第２のバッファ回路１４、第１
のスイッチ回路１５ａ、第２のスイッチ回路１５ｂ、お
よびメモリユニット６のコントロール回路１６を有す
る。
されるバッファメモリ（キャッシュメモリ）として機能
し、大容量のデュアルポートＲＡＭ（以下ＤＲＡＭと称
する）７と高速アクセスのＳＲＡＭ（スタテイックＲＡ
Ｍ）８を有する。ＤＲＡＭ７は、デュアルポートＤＲＡ
Ｍ（ダイナミックＲＡＭ）からなり、例えば１セルを５
１２バイト容量として５１２セル分の記憶容量を有す
る。ＳＲＡＭ８は、ＤＲＡＭ７の一方の入出力ポートに
接続されており、例えばＤＲＡＭ７の１セル分の５１２
バイト容量であり、バイト単位のアクセス動作を行な
う。 （メモリシステムの構成）本実施例のメモリシステム
は、図２に示すように、大別してＨＤＣ４とメモリユニ
ット６からなる。ＨＤＣ４は、シリアル／パラレル（Ｓ
／Ｐ）変換回路１１、ホストインターフェース１２、第
１のバッファ回路１３、第２のバッファ回路１４、第１
のスイッチ回路１５ａ、第２のスイッチ回路１５ｂ、お
よびメモリユニット６のコントロール回路１６を有す
る。
【００１３】Ｓ／Ｐ変換回路１１は、ディスク１からヘ
ッド２により読出された再生データを８ビットのパラレ
ルデータに変換し、メモリユニット６から転送された記
録データをシリアルデータに変換する。ここで、再生デ
ータは、リード／ライト回路３により処理（パルス処理
と復号化処理を含む）されたデータである。また、リー
ド／ライト回路３は、記録データをライト信号に処理
（符号化処理を含む）してヘッド２に出力する。図２に
おいて、Ｒ／Ｗデータは再生データと記録データを意味
する。
ッド２により読出された再生データを８ビットのパラレ
ルデータに変換し、メモリユニット６から転送された記
録データをシリアルデータに変換する。ここで、再生デ
ータは、リード／ライト回路３により処理（パルス処理
と復号化処理を含む）されたデータである。また、リー
ド／ライト回路３は、記録データをライト信号に処理
（符号化処理を含む）してヘッド２に出力する。図２に
おいて、Ｒ／Ｗデータは再生データと記録データを意味
する。
【００１４】第１のバッファ回路１３は、Ｓ／Ｐ変換回
路１１に接続された８ビットのバッファ１３ａとホスト
インターフェース１２に接続された８／１６ビットのバ
ッファ１３ｂからなる。各バッファ１３ａ，１３ｂは双
方向バッファであり、第１のスイッチ回路１５ａに接続
されており、この第１のスイッチ回路１５ａによりＳＲ
ＡＭ８の入出力ポートに対する接続を切り換えられる。
路１１に接続された８ビットのバッファ１３ａとホスト
インターフェース１２に接続された８／１６ビットのバ
ッファ１３ｂからなる。各バッファ１３ａ，１３ｂは双
方向バッファであり、第１のスイッチ回路１５ａに接続
されており、この第１のスイッチ回路１５ａによりＳＲ
ＡＭ８の入出力ポートに対する接続を切り換えられる。
【００１５】一方、第２のバッファ回路１４は、Ｓ／Ｐ
変換回路１１に接続された８ビットのバッファ１４ａと
ホストインターフェース１２に接続された８／１６ビッ
トのバッファ１４ｂからなる。各バッファ１４ａ，１４
ｂは双方向バッファであり、第２のスイッチ回路１５ｂ
に接続されており、この第２のスイッチ回路１５ｂによ
りメモリユニット６の入出力バッファ（８ビット）９に
対する接続を切り換えられる。
変換回路１１に接続された８ビットのバッファ１４ａと
ホストインターフェース１２に接続された８／１６ビッ
トのバッファ１４ｂからなる。各バッファ１４ａ，１４
ｂは双方向バッファであり、第２のスイッチ回路１５ｂ
に接続されており、この第２のスイッチ回路１５ｂによ
りメモリユニット６の入出力バッファ（８ビット）９に
対する接続を切り換えられる。
【００１６】コントロール回路１６は、メモリユニット
６の各ＲＡＭ７，８のリード／ライト制御を行なう回路
であり、ＤＲＡＭ７のアドレス（ＲＡＳ，ＣＡＳ）を制
御する回路１６ａ，１６ｂおよび各ＲＡＭ７，８のタイ
ミングを制御する回路１６ｃを含む。
６の各ＲＡＭ７，８のリード／ライト制御を行なう回路
であり、ＤＲＡＭ７のアドレス（ＲＡＳ，ＣＡＳ）を制
御する回路１６ａ，１６ｂおよび各ＲＡＭ７，８のタイ
ミングを制御する回路１６ｃを含む。
【００１７】メモリユニット６は、ＤＲＡＭ７の一方の
入出力ポートにＳＲＡＭ８が接続されて、他方の入出力
ポートに入出力バッファ９が接続されたバッファメモリ
を構成している。メモリユニット６は、ＤＲＡＭ７とＳ
ＲＡＭ８を制御する内部コントロール回路１０を有す
る。内部コントロール回路１０は、ＤＲＡＭ７のロー
（ｒｏｗ）アドレスを指定するＲＡＳレジスタ１０ａ、
カラム（ｃｏｌｕｍｎ）アドレスを指定するＣＡＳレジ
スタ１０ｂ、および各ＲＡＭ７，８のタイミングを制御
する回路１０ｃを含む。
入出力ポートにＳＲＡＭ８が接続されて、他方の入出力
ポートに入出力バッファ９が接続されたバッファメモリ
を構成している。メモリユニット６は、ＤＲＡＭ７とＳ
ＲＡＭ８を制御する内部コントロール回路１０を有す
る。内部コントロール回路１０は、ＤＲＡＭ７のロー
（ｒｏｗ）アドレスを指定するＲＡＳレジスタ１０ａ、
カラム（ｃｏｌｕｍｎ）アドレスを指定するＣＡＳレジ
スタ１０ｂ、および各ＲＡＭ７，８のタイミングを制御
する回路１０ｃを含む。
【００１８】ここで、ＤＲＡＭ７は、コントロール回路
１６からのタイミング信号により、図７（Ａ）に示すタ
イミングでリード動作を実行し、同図（Ｂ）に示すタイ
ミングでライト動作を実行する。図７（Ａ），（Ｂ）に
おいて、「バーＷＥ」はライトイネーブル信号を示す。
図７（Ａ）の「データ」はＤＲＡＭ７からの出力データ
を示し、図７（Ｂ）の「データ」はＤＲＡＭ７への書込
みデータを示す。
１６からのタイミング信号により、図７（Ａ）に示すタ
イミングでリード動作を実行し、同図（Ｂ）に示すタイ
ミングでライト動作を実行する。図７（Ａ），（Ｂ）に
おいて、「バーＷＥ」はライトイネーブル信号を示す。
図７（Ａ）の「データ」はＤＲＡＭ７からの出力データ
を示し、図７（Ｂ）の「データ」はＤＲＡＭ７への書込
みデータを示す。
【００１９】さらに、ＳＲＡＭ８は、図８に示すタイミ
ングでＤＲＡＭ７へのライト転送動作を実行し、図９に
示すタイミングでＤＲＡＭ７からのリード転送動作を実
行する。図８と図９において、「ＳＣ」はシリアルクロ
ックを示し、ＳＲＡＭ８のバイト単位のアクセスを実行
するための同期クロックである。
ングでＤＲＡＭ７へのライト転送動作を実行し、図９に
示すタイミングでＤＲＡＭ７からのリード転送動作を実
行する。図８と図９において、「ＳＣ」はシリアルクロ
ックを示し、ＳＲＡＭ８のバイト単位のアクセスを実行
するための同期クロックである。
【００２０】次に、本実施例の動作を説明する。図３乃
至図６のフローチャートを参照して、本実施例の動作を
各モード毎に説明する。即ち、本実施例は、シリアル転
送モードとパラレル転送モードに大別し、さらに各モー
ドをリードモードとライトモードに分ける。ここで、シ
リアル転送モードにおけるリードモードをシリアル・リ
ードモード（図３を参照）と称し、以下同様にシリアル
・ライトモード（図４を参照）、パラレル・リードモー
ド（図５を参照）、パラレル・ライトモード（図６を参
照）と称する。 （シリアル・リードモード）リードモードでは、ヘッド
２によりディスク１から読出されたリード信号は、リー
ド／ライト回路３により再生データに変換されてＨＤＣ
４に転送される（ステップＳ１）。
至図６のフローチャートを参照して、本実施例の動作を
各モード毎に説明する。即ち、本実施例は、シリアル転
送モードとパラレル転送モードに大別し、さらに各モー
ドをリードモードとライトモードに分ける。ここで、シ
リアル転送モードにおけるリードモードをシリアル・リ
ードモード（図３を参照）と称し、以下同様にシリアル
・ライトモード（図４を参照）、パラレル・リードモー
ド（図５を参照）、パラレル・ライトモード（図６を参
照）と称する。 （シリアル・リードモード）リードモードでは、ヘッド
２によりディスク１から読出されたリード信号は、リー
ド／ライト回路３により再生データに変換されてＨＤＣ
４に転送される（ステップＳ１）。
【００２１】ＨＤＣ４では、Ｓ／Ｐ変換回路１１が再生
データをパラレルの１バイトデータに変換して、バッフ
ァ１４ａに転送する（ステップＳ２）。第２のスイッチ
回路１５ｂにより、バッファ１４ａはメモリユニット６
に接続される。従って、バッファ１４ａに格納された再
生データ（８ビット）は、メモリユニット６の入出力バ
ッファ９に転送されて、ＤＲＡＭ７に書込まれる（ステ
ップＳ３，Ｓ４）。ＤＲＡＭ７は、内部コントロール回
路１０により、図７（Ｂ）に示すタイミングでライト動
作を実行する。
データをパラレルの１バイトデータに変換して、バッフ
ァ１４ａに転送する（ステップＳ２）。第２のスイッチ
回路１５ｂにより、バッファ１４ａはメモリユニット６
に接続される。従って、バッファ１４ａに格納された再
生データ（８ビット）は、メモリユニット６の入出力バ
ッファ９に転送されて、ＤＲＡＭ７に書込まれる（ステ
ップＳ３，Ｓ４）。ＤＲＡＭ７は、内部コントロール回
路１０により、図７（Ｂ）に示すタイミングでライト動
作を実行する。
【００２２】ＤＲＡＭ７は、前述したように、例えば１
セルを５１２バイト容量として５１２セル分の記憶容量
を有する。このＤＲＡＭ７の容量の範囲内で、ディスク
１からリード要求の全ての再生データがＨＤＣ４に転送
されたと想定すると（リード完了）、ホストシステム５
に対するデータ転送モードに移行する（ステップＳ５の
ＹＥＳ）。
セルを５１２バイト容量として５１２セル分の記憶容量
を有する。このＤＲＡＭ７の容量の範囲内で、ディスク
１からリード要求の全ての再生データがＨＤＣ４に転送
されたと想定すると（リード完了）、ホストシステム５
に対するデータ転送モードに移行する（ステップＳ５の
ＹＥＳ）。
【００２３】このデータ転送モードでは、ＤＲＡＭ７か
ら例えば１セル分の５１２バイトの再生データがＳＲＡ
Ｍ８に転送されて格納される（ステップＳ６）。さら
に、ＨＤＣ４では、第１のスイッチ回路１５ａにより、
第１のバッファ回路１３のバッファ１３ｂとＳＲＡＭ８
とが接続される。これにより、ＳＲＡＭ８に格納された
再生データは、１バイト単位のシリアル転送が実行され
て、バッファ１３ｂに格納される（ステップＳ７）。こ
のとき、ＳＲＡＭ８は、内部コントロール回路１０によ
り、図９に示すタイミングでＤＲＡＭ７からのリード転
送動作を実行する。
ら例えば１セル分の５１２バイトの再生データがＳＲＡ
Ｍ８に転送されて格納される（ステップＳ６）。さら
に、ＨＤＣ４では、第１のスイッチ回路１５ａにより、
第１のバッファ回路１３のバッファ１３ｂとＳＲＡＭ８
とが接続される。これにより、ＳＲＡＭ８に格納された
再生データは、１バイト単位のシリアル転送が実行され
て、バッファ１３ｂに格納される（ステップＳ７）。こ
のとき、ＳＲＡＭ８は、内部コントロール回路１０によ
り、図９に示すタイミングでＤＲＡＭ７からのリード転
送動作を実行する。
【００２４】ＨＤＣ４は、バッファ１３ｂに格納された
８ビット（又は１６ビットでもよい）の再生データを、
ホストインターフェース１２を介してホストシステム５
に転送する（ステップＳ８）。このようなＳＲＡＭ８か
らホストシステム５へのデータ転送処理が、例えばＳＲ
ＡＭ８の記憶容量の半分である２５６バイトまで繰返さ
れる（ステップＳ９のＮＯ）。
８ビット（又は１６ビットでもよい）の再生データを、
ホストインターフェース１２を介してホストシステム５
に転送する（ステップＳ８）。このようなＳＲＡＭ８か
らホストシステム５へのデータ転送処理が、例えばＳＲ
ＡＭ８の記憶容量の半分である２５６バイトまで繰返さ
れる（ステップＳ９のＮＯ）。
【００２５】ＳＲＡＭ８の２５６バイトの再生データの
転送が完了すると、ＤＲＡＭ７から次の２５６バイトの
再生データが転送されて格納される（ステップＳ９のＹ
ＥＳ，Ｓ１０）。ＳＲＡＭ８からは、残りの２５６バイ
トの再生データが、バッファ１３ｂとホストインターフ
ェース１２を介してホストシステム５に転送される。こ
のようなデータ転送処理が繰返し連続的に実行されて、
ＤＲＡＭ７に格納された再生データの全てが転送される
と、再生データの転送は終了となる（ステップＳ１１の
ＹＥＳ）。 （シリアル・ライトモード）ライトモードでは、ホスト
システム５から転送された記録データは、ディスク１に
書込むためにＨＤＣ４を介してリード／ライト回路３に
転送される。
転送が完了すると、ＤＲＡＭ７から次の２５６バイトの
再生データが転送されて格納される（ステップＳ９のＹ
ＥＳ，Ｓ１０）。ＳＲＡＭ８からは、残りの２５６バイ
トの再生データが、バッファ１３ｂとホストインターフ
ェース１２を介してホストシステム５に転送される。こ
のようなデータ転送処理が繰返し連続的に実行されて、
ＤＲＡＭ７に格納された再生データの全てが転送される
と、再生データの転送は終了となる（ステップＳ１１の
ＹＥＳ）。 （シリアル・ライトモード）ライトモードでは、ホスト
システム５から転送された記録データは、ディスク１に
書込むためにＨＤＣ４を介してリード／ライト回路３に
転送される。
【００２６】即ち、ホストシステム５から記録データ
が、ホストインターフェース１２を介してバッファ１３
ｂに転送される（ステップＳ２０）。ＨＤＣ４では、第
１のスイッチ回路１５ａによりバッファ１３ｂとＳＲＡ
Ｍ８とが接続されているため、記録データはＳＲＡＭ８
に転送されて格納される（ステップＳ２１）。このと
き、ＳＲＡＭ８は、内部コントロール回路１０により、
図８に示すタイミングでライト転送動作を実行する。
が、ホストインターフェース１２を介してバッファ１３
ｂに転送される（ステップＳ２０）。ＨＤＣ４では、第
１のスイッチ回路１５ａによりバッファ１３ｂとＳＲＡ
Ｍ８とが接続されているため、記録データはＳＲＡＭ８
に転送されて格納される（ステップＳ２１）。このと
き、ＳＲＡＭ８は、内部コントロール回路１０により、
図８に示すタイミングでライト転送動作を実行する。
【００２７】このような記録データの転送処理が、例え
ばＳＲＡＭ８の記憶容量の半分である２５６バイトの記
録データがＳＲＡＭ８に格納されるまで繰返される（ス
テップＳ２２）。ＳＲＡＭ８に２５６バイトの記録デー
タの転送が完了すると、ＳＲＡＭ８から２５６バイトの
記録データが、ＤＲＡＭ７に転送されて格納される（ス
テップＳ２３）。
ばＳＲＡＭ８の記憶容量の半分である２５６バイトの記
録データがＳＲＡＭ８に格納されるまで繰返される（ス
テップＳ２２）。ＳＲＡＭ８に２５６バイトの記録デー
タの転送が完了すると、ＳＲＡＭ８から２５６バイトの
記録データが、ＤＲＡＭ７に転送されて格納される（ス
テップＳ２３）。
【００２８】このようなホストシステム５からのデータ
転送処理において、ＤＲＡＭ７の容量の範囲内で、ライ
ト要求の全ての記録データがＨＤＣ４に転送されたと想
定すると、ＨＤＣ４はリード／ライト回路３に対するデ
ータ転送モードに移行する（ステップＳ２４のＹＥ
Ｓ）。
転送処理において、ＤＲＡＭ７の容量の範囲内で、ライ
ト要求の全ての記録データがＨＤＣ４に転送されたと想
定すると、ＨＤＣ４はリード／ライト回路３に対するデ
ータ転送モードに移行する（ステップＳ２４のＹＥ
Ｓ）。
【００２９】このデータ転送モードでは、第２のスイッ
チ回路１５ｂにより、バッファ１４ａは入出力バッファ
９に接続される。さらに、ＤＲＡＭ７は、内部コントロ
ール回路１０により、図７（Ａ）に示すタイミングでリ
ード動作を実行する。
チ回路１５ｂにより、バッファ１４ａは入出力バッファ
９に接続される。さらに、ＤＲＡＭ７は、内部コントロ
ール回路１０により、図７（Ａ）に示すタイミングでリ
ード動作を実行する。
【００３０】即ち、ＤＲＡＭ７から１バイト単位の記録
データが、入出力バッファ９を介してバッファ１４ａに
転送される（ステップＳ２５）。さらに、バッファ１４
ａに格納された８ビットの記録データは、Ｓ／Ｐ変換回
路１１によりシリアルデータに変換されて、リード／ラ
イト回路３に転送される。このリード／ライト回路３の
処理により、記録データはライト信号に変換されてヘッ
ド２に供給される。従って、記録データはヘッド２によ
りディスク１上に書込まれる（ステップＳ２６）。
データが、入出力バッファ９を介してバッファ１４ａに
転送される（ステップＳ２５）。さらに、バッファ１４
ａに格納された８ビットの記録データは、Ｓ／Ｐ変換回
路１１によりシリアルデータに変換されて、リード／ラ
イト回路３に転送される。このリード／ライト回路３の
処理により、記録データはライト信号に変換されてヘッ
ド２に供給される。従って、記録データはヘッド２によ
りディスク１上に書込まれる（ステップＳ２６）。
【００３１】このようなデータ転送処理が繰返し連続的
に実行されて、ＤＲＡＭ７に格納された記録データの全
てが転送されると、記録データの転送は終了となる（ス
テップＳ２７のＹＥＳ）。
に実行されて、ＤＲＡＭ７に格納された記録データの全
てが転送されると、記録データの転送は終了となる（ス
テップＳ２７のＹＥＳ）。
【００３２】なお、リードモードとライトモードのいず
れの場合でも、ディスク１はセクタ単位にアクセスされ
る。１セクタは通常では５１２バイトである。 （パラレル・リードモード）リードモードでは、前述し
たように、ディスク１から読出された再生データはＤＲ
ＡＭ７に格納される。ＤＲＡＭ７は、１セルを５１２バ
イト容量として５１２セル分の記憶容量を有することを
想定している。シリアルモードでは、ＤＲＡＭ７が全記
憶容量の範囲内のリード要求分を格納すると、ホストシ
ステム５に対する転送モードに移行している。
れの場合でも、ディスク１はセクタ単位にアクセスされ
る。１セクタは通常では５１２バイトである。 （パラレル・リードモード）リードモードでは、前述し
たように、ディスク１から読出された再生データはＤＲ
ＡＭ７に格納される。ＤＲＡＭ７は、１セルを５１２バ
イト容量として５１２セル分の記憶容量を有することを
想定している。シリアルモードでは、ＤＲＡＭ７が全記
憶容量の範囲内のリード要求分を格納すると、ホストシ
ステム５に対する転送モードに移行している。
【００３３】パラレル・リードモードでは、ＤＲＡＭ７
に例えば１セル分の再生データを格納した後に、次の１
セル分を格納する前に、ホストシステム５に対する転送
モードに移行する。そして、ＤＲＡＭ７への転送処理と
は非同期に、ホストシステム５に対するデータ転送処理
を実行して、さらなる高速化を実現する並列転送処理を
実現することにある。
に例えば１セル分の再生データを格納した後に、次の１
セル分を格納する前に、ホストシステム５に対する転送
モードに移行する。そして、ＤＲＡＭ７への転送処理と
は非同期に、ホストシステム５に対するデータ転送処理
を実行して、さらなる高速化を実現する並列転送処理を
実現することにある。
【００３４】具体的には、ディスク１から読出された再
生データが１セル分の５１２バイト転送されて、ＤＲＡ
Ｍ７に格納されると、ＳＲＡＭ８への転送処理に移行す
る（ステップＳ３０，Ｓ３１）。即ち、ＤＲＡＭ７から
５１２バイトの再生データが、ＳＲＡＭ８に転送されて
格納される（ステップＳ３２）。
生データが１セル分の５１２バイト転送されて、ＤＲＡ
Ｍ７に格納されると、ＳＲＡＭ８への転送処理に移行す
る（ステップＳ３０，Ｓ３１）。即ち、ＤＲＡＭ７から
５１２バイトの再生データが、ＳＲＡＭ８に転送されて
格納される（ステップＳ３２）。
【００３５】この後に、ＤＲＡＭ７には次の１セル分の
再生データの転送が開始される。このとき、ＤＲＡＭ７
に対する転送処理とは非同期に、ＳＲＡＭ８から１バイ
ト単位の再生データが、ＨＤＣ４に転送される（ステッ
プＳ３３）。
再生データの転送が開始される。このとき、ＤＲＡＭ７
に対する転送処理とは非同期に、ＳＲＡＭ８から１バイ
ト単位の再生データが、ＨＤＣ４に転送される（ステッ
プＳ３３）。
【００３６】ＨＤＣ４では、ＳＲＡＭ８からバッファ１
３ｂに格納された８ビット（又は１６ビットでもよい）
の再生データが、ホストインターフェース１２を介して
ホストシステム５に転送される。ＳＲＡＭ８から５１２
バイトの再生データの転送が完了するまで、ホストシス
テム５に対するデータ転送処理が続行される（ステップ
Ｓ３４，Ｓ３５）。
３ｂに格納された８ビット（又は１６ビットでもよい）
の再生データが、ホストインターフェース１２を介して
ホストシステム５に転送される。ＳＲＡＭ８から５１２
バイトの再生データの転送が完了するまで、ホストシス
テム５に対するデータ転送処理が続行される（ステップ
Ｓ３４，Ｓ３５）。
【００３７】そして、ディスク１からリード要求の全て
の再生データがホストシステム５に転送されるまで、前
記のステップＳ３２からの転送処理が繰返し連続的に実
行される（ステップＳ３６）。 （パラレル・ライトモード）パラレル・ライトモード
は、シリアルモードの場合と同様に、基本的にはホスト
システム５から転送された記録データをＤＲＡＭ７に格
納し、このＤＲＡＭ７から記録データをディスク１に書
込むためにＨＤＣ４を介してリード／ライト回路３に転
送する。ここで、パラレル・リードモードとは逆に、ホ
ストシステム５からＳＲＡＭ８への記録データの転送処
理とは非同期に、ＤＲＡＭ７からディスク機構系への転
送処理を実行する。
の再生データがホストシステム５に転送されるまで、前
記のステップＳ３２からの転送処理が繰返し連続的に実
行される（ステップＳ３６）。 （パラレル・ライトモード）パラレル・ライトモード
は、シリアルモードの場合と同様に、基本的にはホスト
システム５から転送された記録データをＤＲＡＭ７に格
納し、このＤＲＡＭ７から記録データをディスク１に書
込むためにＨＤＣ４を介してリード／ライト回路３に転
送する。ここで、パラレル・リードモードとは逆に、ホ
ストシステム５からＳＲＡＭ８への記録データの転送処
理とは非同期に、ＤＲＡＭ７からディスク機構系への転
送処理を実行する。
【００３８】具体的には、ホストシステム５から記録デ
ータが、ホストインターフェース１２とバッファ１３ｂ
を介して、ＳＲＡＭ８に転送されて格納される（ステッ
プＳ４０）。この記録データのＳＲＡＭ８への転送処理
は、例えばＳＲＡＭ８の記憶容量の半分である２５６バ
イトが格納されるまで繰返される（ステップＳ４１）。
ータが、ホストインターフェース１２とバッファ１３ｂ
を介して、ＳＲＡＭ８に転送されて格納される（ステッ
プＳ４０）。この記録データのＳＲＡＭ８への転送処理
は、例えばＳＲＡＭ８の記憶容量の半分である２５６バ
イトが格納されるまで繰返される（ステップＳ４１）。
【００３９】ＳＲＡＭ８に２５６バイトの記録データの
転送が完了すると、ＳＲＡＭ８から２５６バイトの記録
データが、ＤＲＡＭ７に転送されて格納される（ステッ
プＳ４２）。このＤＲＡＭ７への記録データの転送処理
は、例えば１セル分の５１２バイトの記録データが格納
されるまで繰返される（ステップＳ４３）。
転送が完了すると、ＳＲＡＭ８から２５６バイトの記録
データが、ＤＲＡＭ７に転送されて格納される（ステッ
プＳ４２）。このＤＲＡＭ７への記録データの転送処理
は、例えば１セル分の５１２バイトの記録データが格納
されるまで繰返される（ステップＳ４３）。
【００４０】この後に、ホストシステム５から次の記録
データ（２５６バイト）の転送が開始されて、ＳＲＡＭ
８に格納される。このとき、ＳＲＡＭ８に対する転送処
理とは非同期に、ＤＲＡＭ７から１バイト単位の記録デ
ータが、入出力バッファ９を介してバッファ１４ａに転
送されるデータ転送モードが実行される（ステップＳ４
４）。バッファ１４ａに格納された８ビットの記録デー
タは、シリアルモードと同様に、Ｓ／Ｐ変換回路１１に
よりシリアルデータに変換されて、リード／ライト回路
３に転送される。このリード／ライト回路３の処理によ
り、記録データはライト信号に変換されてヘッド２に供
給される。従って、記録データはヘッド２によりディス
ク１上に書込まれる（ステップＳ４５）。
データ（２５６バイト）の転送が開始されて、ＳＲＡＭ
８に格納される。このとき、ＳＲＡＭ８に対する転送処
理とは非同期に、ＤＲＡＭ７から１バイト単位の記録デ
ータが、入出力バッファ９を介してバッファ１４ａに転
送されるデータ転送モードが実行される（ステップＳ４
４）。バッファ１４ａに格納された８ビットの記録デー
タは、シリアルモードと同様に、Ｓ／Ｐ変換回路１１に
よりシリアルデータに変換されて、リード／ライト回路
３に転送される。このリード／ライト回路３の処理によ
り、記録データはライト信号に変換されてヘッド２に供
給される。従って、記録データはヘッド２によりディス
ク１上に書込まれる（ステップＳ４５）。
【００４１】さらに、ホストシステム５からＳＲＡＭ８
に格納された５１２バイトの記録データがＤＲＡＭ７に
転送されて格納される（ステップＳ４６）。そして、ホ
ストシステム５からライト要求の全ての記録データの転
送が完了するまで、前記のステップＳ４４からの転送処
理が繰返し連続的に実行される（ステップＳ４７）。
に格納された５１２バイトの記録データがＤＲＡＭ７に
転送されて格納される（ステップＳ４６）。そして、ホ
ストシステム５からライト要求の全ての記録データの転
送が完了するまで、前記のステップＳ４４からの転送処
理が繰返し連続的に実行される（ステップＳ４７）。
【００４２】前記のように、ＤＲＡＭ７からディスク機
構系へのデータ転送処理は、ＳＲＡＭ８に対する転送処
理とは非同期に実行されている（ステップＳ４５）。そ
して、ＤＲＡＭ７の容量の範囲内で、ライト要求の全て
の記録データが転送されたと想定すると、ＳＲＡＭ８に
対する転送処理は終了し、ＤＲＡＭ７からディスク機構
系へのデータ転送処理のみが続行される（ステップＳ４
７のＹＥＳ，Ｓ４９）。そして、ＤＲＡＭ７に格納され
た記録データの全てが転送されると、記録データの転送
は終了となる（ステップＳ４８のＹＥＳ）。
構系へのデータ転送処理は、ＳＲＡＭ８に対する転送処
理とは非同期に実行されている（ステップＳ４５）。そ
して、ＤＲＡＭ７の容量の範囲内で、ライト要求の全て
の記録データが転送されたと想定すると、ＳＲＡＭ８に
対する転送処理は終了し、ＤＲＡＭ７からディスク機構
系へのデータ転送処理のみが続行される（ステップＳ４
７のＹＥＳ，Ｓ４９）。そして、ＤＲＡＭ７に格納され
た記録データの全てが転送されると、記録データの転送
は終了となる（ステップＳ４８のＹＥＳ）。
【００４３】以上のように本実施例によれば、シリアル
・リードモードでは、最初に大容量のＤＲＡＭ７に再生
データを格納し、その後に高速アクセスのＳＲＡＭ８か
ら８ビットまたは１６ビット単位の再生データをホスト
システム５に転送する。しかも、ＳＲＡＭ８の格納デー
タの例えば半分を転送した後に、ＤＲＡＭ７からその半
分に相当する再生データを転送することにより、結果的
にＤＲＡＭ７からＳＲＡＭ８を介して連続的に再生デー
タの転送する。従って、ＤＲＡＭ７に格納した後は、再
生データを連続的かつ高速にホストシステム５に転送す
ることができる。
・リードモードでは、最初に大容量のＤＲＡＭ７に再生
データを格納し、その後に高速アクセスのＳＲＡＭ８か
ら８ビットまたは１６ビット単位の再生データをホスト
システム５に転送する。しかも、ＳＲＡＭ８の格納デー
タの例えば半分を転送した後に、ＤＲＡＭ７からその半
分に相当する再生データを転送することにより、結果的
にＤＲＡＭ７からＳＲＡＭ８を介して連続的に再生デー
タの転送する。従って、ＤＲＡＭ７に格納した後は、再
生データを連続的かつ高速にホストシステム５に転送す
ることができる。
【００４４】シリアル・ライトモードでは、ホストシス
テム１５から高速アクセスのＳＲＡＭ８に記録データを
転送し、その後に連続的に大容量のＤＲＡＭ７に格納す
る。このＤＲＡＭ７からＨＤＣ４を介して、ディスク機
構系のリード／ライト回路３に転送することになる。従
って、ＳＲＡＭ８を介することにより、結果的にホスト
システム１５から記録データを連続的かつ高速にＤＲＡ
Ｍ７に転送することができる。
テム１５から高速アクセスのＳＲＡＭ８に記録データを
転送し、その後に連続的に大容量のＤＲＡＭ７に格納す
る。このＤＲＡＭ７からＨＤＣ４を介して、ディスク機
構系のリード／ライト回路３に転送することになる。従
って、ＳＲＡＭ８を介することにより、結果的にホスト
システム１５から記録データを連続的かつ高速にＤＲＡ
Ｍ７に転送することができる。
【００４５】パラレル・リードモードでは、ＤＲＡＭ７
に対するディスク機構系からの再生データの転送処理と
は非同期に、ＳＲＡＭ８からホストシステム５への再生
データの転送処理が実行される。換言すれば、ディスク
１からデータを読出しながら、並行して再生データをホ
ストシステム５に転送する。従って、シリアルモードで
はＤＲＡＭ７に再生データの転送が完了するまで、ホス
トシステム５への転送処理は待機状態となるが、パラレ
ルモードでは結果的にそれらの転送処理を並行して行な
うことになるため、ホストシステム５へのデータ転送の
一層の高速化を実現することができる。
に対するディスク機構系からの再生データの転送処理と
は非同期に、ＳＲＡＭ８からホストシステム５への再生
データの転送処理が実行される。換言すれば、ディスク
１からデータを読出しながら、並行して再生データをホ
ストシステム５に転送する。従って、シリアルモードで
はＤＲＡＭ７に再生データの転送が完了するまで、ホス
トシステム５への転送処理は待機状態となるが、パラレ
ルモードでは結果的にそれらの転送処理を並行して行な
うことになるため、ホストシステム５へのデータ転送の
一層の高速化を実現することができる。
【００４６】パラレル・ライトモードでは、ホストシス
テム５からＳＲＡＭ８への記録データの転送処理とは非
同期に、ＤＲＡＭ７からディスク機構系への記録データ
の転送処理が実行される。換言すれば、ホストシステム
５から記録データを受信しながら、記録データをディス
ク１に書込むことになる。従って、シリアルモードでは
ＤＲＡＭ７に記録データの転送が完了するまで、ディス
ク機構系への転送処理は待機状態となるが、パラレルモ
ードでは結果的にそれらの転送処理を並行して行なうこ
とになるため、データ転送の一層の高速化を実現するこ
とができる。
テム５からＳＲＡＭ８への記録データの転送処理とは非
同期に、ＤＲＡＭ７からディスク機構系への記録データ
の転送処理が実行される。換言すれば、ホストシステム
５から記録データを受信しながら、記録データをディス
ク１に書込むことになる。従って、シリアルモードでは
ＤＲＡＭ７に記録データの転送が完了するまで、ディス
ク機構系への転送処理は待機状態となるが、パラレルモ
ードでは結果的にそれらの転送処理を並行して行なうこ
とになるため、データ転送の一層の高速化を実現するこ
とができる。
【００４７】ここで、パラレル・リードモードにおい
て、前記の処理とは逆に、ディスク１から読出された再
生データをＳＲＡＭ８を経由してＤＲＡＭ７に転送し、
ＤＲＡＭ７からバッファ１４ｂを経由してホストシステ
ム５に再生データを転送してもよい。
て、前記の処理とは逆に、ディスク１から読出された再
生データをＳＲＡＭ８を経由してＤＲＡＭ７に転送し、
ＤＲＡＭ７からバッファ１４ｂを経由してホストシステ
ム５に再生データを転送してもよい。
【００４８】さらに、パラレルのリードモードまたはラ
イトモードにおいて、ＤＲＡＭ７をライトバッファとリ
ードバッファに分割して制御することにより、リードモ
ードまたはライトモードの並列処理を実行してもよい。
イトモードにおいて、ＤＲＡＭ７をライトバッファとリ
ードバッファに分割して制御することにより、リードモ
ードまたはライトモードの並列処理を実行してもよい。
【００４９】
【発明の効果】以上詳述したように本発明によれば、大
容量のデュアルポートＲＡＭと高速アクセスのＲＡＭを
利用してバッファメモリを構成することにより、バッフ
ァメモリのアクセス速度によるデータ転送速度の制限を
解消し、結果的にデータ転送速度の高速化を実現するこ
とができる。特に、ＨＤＤ等のディスク記録再生装置に
適用することにより、ＨＤＤとホストシステム間のデー
タ転送の高速化を実現し、外部記憶システム全体のアク
セスの高速化を図ることが可能となる。
容量のデュアルポートＲＡＭと高速アクセスのＲＡＭを
利用してバッファメモリを構成することにより、バッフ
ァメモリのアクセス速度によるデータ転送速度の制限を
解消し、結果的にデータ転送速度の高速化を実現するこ
とができる。特に、ＨＤＤ等のディスク記録再生装置に
適用することにより、ＨＤＤとホストシステム間のデー
タ転送の高速化を実現し、外部記憶システム全体のアク
セスの高速化を図ることが可能となる。
【図１】本発明の実施例に係わるディスク記録再生シス
テムの基本的構成を示すブロック図。
テムの基本的構成を示すブロック図。
【図２】本実施のメモリシステムの構成を示すブロック
図。
図。
【図３】本実施例の動作を説明するためのフローチャー
ト
ト
【図４】本実施例の動作を説明するためのフローチャー
ト。
ト。
【図５】本実施例の動作を説明するためのフローチャー
ト。
ト。
【図６】本実施例の動作を説明するためのフローチャー
ト。
ト。
【図７】本実施例のメモリユニットの動作を説明するた
めのタイミングチャート。
めのタイミングチャート。
【図８】本実施例のメモリユニットの動作を説明するた
めのタイミングチャート。
めのタイミングチャート。
【図９】本実施例のメモリユニットの動作を説明するた
めのタイミングチャート。
めのタイミングチャート。
１…ディスク、２…ヘッド、３…リード／ライト回路、
４…ＨＤＣ、５…ホストシステム、６…メモリユニッ
ト、７…デュアルポートＲＡＭ、８…ＳＲＡＭ、１２…
ホストインターフェース、１３…第１のバッファ回路、
１４…第２のバッファ回路、１６…コントロール回路。
４…ＨＤＣ、５…ホストシステム、６…メモリユニッ
ト、７…デュアルポートＲＡＭ、８…ＳＲＡＭ、１２…
ホストインターフェース、１３…第１のバッファ回路、
１４…第２のバッファ回路、１６…コントロール回路。
Claims (9)
- 【請求項１】 複数の入出力ポートを有し、相対的に大
記憶容量の大容量リード／ライトメモリ手段と、 この大容量リード／ライトメモリ手段の一方の入出力ポ
ートに接続されて、相対的にアクセス速度が高速の高速
リード／ライトメモリ手段と、 第１のシステムと前記高速リード／ライトメモリ手段と
のデータ転送を制御する第１のインターフェース制御手
段と、 第２のシステムと前記大容量リード／ライトメモリ手段
とのデータ転送を制御する第２のインターフェース制御
手段と、 前記大容量リード／ライトメモリ手段と前記高速リード
／ライトメモリ手段のリード／ライト動作を制御する手
段であって、前記第１のインターフェース制御手段によ
り前記第１のシステムから転送されたデータを前記高速
リード／ライトメモリ手段を介して前記大容量リード／
ライトメモリ手段に格納し、前記大容量リード／ライト
メモリ手段に格納されたデータを前記第２のインターフ
ェース制御手段により前記第２のシステムに転送する第
１の制御モードを実行し、かつ前記第２のインターフェ
ース制御手段により前記第２のシステムから転送された
データを前記大容量リード／ライトメモリ手段に格納
し、前記大容量リード／ライトメモリ手段に格納された
データを前記高速リード／ライトメモリ手段を介して前
記第１のインターフェース制御手段により前記第１のシ
ステムに転送する第２の制御モードを実行する制御手段
とを具備したことを特徴とするメモリシステム。 - 【請求項２】 記録媒体としてディスクを使用し、ヘッ
ドにより前記ディスクに対してデータの記録再生動作を
実行するディスク記録再生装置に適用されるメモリシス
テムにおいて、 前記ディスクに記録すべき記録データまたは前記ディス
クから再生した再生データを格納するためのメモリ手段
であって、複数の入出力ポートを有し相対的に大記憶容
量の大容量リード／ライトメモリ手段、およびこの大容
量リード／ライトメモリ手段の一方の入出力ポートに接
続されて相対的にアクセス速度が高速の高速リード／ラ
イトメモリ手段を有するメモリ手段と、 ホストシステムに対して前記記録データまたは前記再生
データの転送を制御する手段であって、前記ホストシス
テムから転送された前記記録データを前記高速リード／
ライトメモリ手段を介して前記大容量リード／ライトメ
モリ手段に格納する第１の制御モードを実行し、かつ前
記再生データを前記大容量リード／ライトメモリ手段に
格納した後に前記再生データを前記高速リード／ライト
メモリ手段を介して前記ホストシステムに転送する第２
の制御モードを実行する制御手段とを具備したことを特
徴とするメモリシステム。 - 【請求項３】 複数の入出力ポートを有し、相対的に大
記憶容量の大容量リード／ライトメモリ手段と、 この大容量リード／ライトメモリ手段の一方の入出力ポ
ートに接続されて、相対的にアクセス速度が高速の高速
リード／ライトメモリ手段と、 この高速リード／ライトメモリ手段と第１のシステムま
たは第２のシステムとのデータ転送を制御する手段であ
って、前記第１のシステムと前記第２のシステムの一方
を選択して前記高速リード／ライトメモリ手段に接続す
るためのスイッチ手段を含む第１のインターフェース制
御手段と、 前記大容量リード／ライトメモリ手段と前記第１のシス
テムまたは前記第２のシステムとのデータ転送を制御す
る手段であって、前記第１のシステムと前記第２のシス
テムの一方を選択して前記大容量リード／ライトメモリ
手段に接続するためのスイッチ手段を含む第２のインタ
ーフェース制御手段と、 前記大容量リード／ライトメモリ手段と前記高速リード
／ライトメモリ手段のリード／ライト動作を制御する手
段であって、前記第１のインターフェース制御手段によ
り前記第１のシステムから転送されたデータを前記高速
リード／ライトメモリ手段を介して前記大容量リード／
ライトメモリ手段に格納し、この格納されたデータを前
記第２のインターフェース制御手段により前記第２のシ
ステムに転送する第１の制御モードを実行し、前記第２
のインターフェース制御手段により前記第１のシステム
から転送されたデータを前記大容量リード／ライトメモ
リ手段に格納し、この格納されたデータを前記高速リー
ド／ライトメモリ手段を介して前記第１のインターフェ
ース制御手段により前記第２のシステムに転送する第２
の制御モードを実行し、前記第１のインターフェース制
御手段により前記第２のシステムから転送されたデータ
を前記高速リード／ライトメモリ手段を介して前記大容
量リード／ライトメモリ手段に格納し、この格納された
データを前記第２のインターフェース制御手段により前
記第１のシステムに転送する第３の制御モードを実行
し、かつ前記第２のインターフェース制御手段により前
記第２のシステムから転送されたデータを前記大容量リ
ード／ライトメモリ手段に格納し、この格納されたデー
タを前記高速リード／ライトメモリ手段を介して前記第
１のインターフェース制御手段により前記第１のシステ
ムに転送する第４の制御モードを実行する制御手段とを
具備したことを特徴とするメモリシステム。 - 【請求項４】 複数の入出力ポートを有し、相対的に大
記憶容量の大容量リード／ライトメモリ手段と、 この大容量リード／ライトメモリ手段の一方の入出力ポ
ートに接続されて、相対的にアクセス速度が高速の高速
リード／ライトメモリ手段と、 第１のシステムと前記高速リード／ライトメモリ手段と
のデータ転送を制御する第１のインターフェース制御手
段と、 第２のシステムと前記大容量リード／ライトメモリ手段
とのデータ転送を制御する第２のインターフェース制御
手段と、 前記大容量リード／ライトメモリ手段と前記高速リード
／ライトメモリ手段のリード／ライト動作を制御する手
段であって、前記第２のインターフェース制御手段によ
り前記第２のシステムから転送されたデータを前記大容
量リード／ライトメモリ手段に格納し、この格納された
データを所定量毎に前記高速リード／ライトメモリ手段
に格納し、前記高速リード／ライトメモリ手段に格納さ
れたデータを前記第１のインターフェース制御手段によ
り前記第１のシステムに転送すると共に前記第２のシス
テムから転送されたデータを前記大容量リード／ライト
メモリ手段に転送する並列転送モードを実行する制御手
段とを具備したことを特徴とするメモリシステム。 - 【請求項５】 複数の入出力ポートを有し、相対的に大
記憶容量の大容量リード／ライトメモリ手段と、 この大容量リード／ライトメモリ手段の一方の入出力ポ
ートに接続されて、相対的にアクセス速度が高速の高速
リード／ライトメモリ手段と、 第１のシステムと前記高速リード／ライトメモリ手段と
のデータ転送を制御する第１のインターフェース制御手
段と、 第２のシステムと前記大容量リード／ライトメモリ手段
とのデータ転送を制御する第２のインターフェース制御
手段と、 前記大容量リード／ライトメモリ手段と前記高速リード
／ライトメモリ手段のリード／ライト動作を制御する手
段であって、前記第１のインターフェース制御手段によ
り前記第１のシステムから転送されたデータを前記高速
リード／ライトメモリ手段に格納し、この格納されたデ
ータを前記大容量リード／ライトメモリ手段に格納し、
前記第１のインターフェース制御手段により前記第１の
システムから転送されたデータを前記高速リード／ライ
トメモリ手段に格納すると共に前記第２のインターフェ
ース制御手段により前記大容量リード／ライトメモリ手
段に格納されたデータを前記第２のシステムに転送する
並列転送モードを実行する制御手段とを具備したことを
特徴とするメモリシステム。 - 【請求項６】 記録媒体として使用するディスクに記録
すべき記録データまたは前記ディスクから再生した再生
データを格納するためのメモリ手段であって、複数の入
出力ポートを有し相対的に大記憶容量の大容量リード／
ライトメモリ手段およびこの大容量リード／ライトメモ
リ手段の一方の入出力ポートに接続されて相対的にアク
セス速度が高速の高速リード／ライトメモリ手段を有す
るディスク記録再生装置のメモリシステムにおいて、 前記ディスクからデータを読出すステップと、 前記ディスクから読出された前記再生データを前記大容
量リード／ライトメモリ手段に転送し格納するステップ
と、 前記大容量リード／ライトメモリ手段に格納された前記
再生データの所定量分を前記高速リード／ライトメモリ
手段に格納するステップと、 前記高速リード／ライトメモリ手段に格納された前記再
生データをホストシステムに転送するステップと、 前記大容量リード／ライトメモリ手段に格納された前記
再生データを前記ホストシステムに転送する処理が終了
するまで、前記再生データの所定量分を前記高速リード
／ライトメモリ手段に格納するステップとこの格納され
た前記再生データをホストシステムに転送するステップ
とを続行することを特徴とするメモリ制御方法。 - 【請求項７】 記録媒体として使用するディスクに記録
すべき記録データまたは前記ディスクから再生した再生
データを格納するためのメモリ手段であって、複数の入
出力ポートを有し相対的に大記憶容量の大容量リード／
ライトメモリ手段およびこの大容量リード／ライトメモ
リ手段の一方の入出力ポートに接続されて相対的にアク
セス速度が高速の高速リード／ライトメモリ手段を有す
るディスク記録再生装置のメモリシステムにおいて、 ホストシステムから前記ディスクに書込むための前記記
録データを前記高速リード／ライトメモリ手段に転送し
格納するステップと、 前記バッファ用リード／ライトメモリ手段に格納された
前記記録データを前記大容量リード／ライトメモリ手段
に格納するステップと、 前記ホストシステムからの前記記録データの転送が終了
した後に、前記大容量リード／ライトメモリ手段に格納
された前記記録データを前記ディスクに書込むために転
送するステップとからなることを特徴とするメモリ制御
方法。 - 【請求項８】 記録媒体として使用するディスクに記録
すべき記録データまたは前記ディスクから再生した再生
データを格納するためのメモリ手段であって、複数の入
出力ポートを有し相対的に大記憶容量の大容量リード／
ライトメモリ手段およびこの大容量リード／ライトメモ
リ手段の一方の入出力ポートに接続されて相対的にアク
セス速度が高速の高速リード／ライトメモリ手段を有す
るディスク記録再生装置のメモリシステムにおいて、 前記ディスクからデータを読出すステップと、 前記ディスクから読出された前記再生データを前記大容
量リード／ライトメモリ手段に転送し格納するステップ
と、 前記大容量リード／ライトメモリ手段に格納された前記
再生データの所定量分を前記高速リード／ライトメモリ
手段に格納するステップと、 前記高速リード／ライトメモリ手段に格納された前記再
生データをホストシステムに転送すると共に、非同期に
前記ディスクから読出された前記再生データを前記大容
量リード／ライトメモリ手段に転送し格納するステップ
と、 前記大容量リード／ライトメモリ手段に格納される前記
再生データの転送が終了するまで、前記再生データの所
定量分を前記高速リード／ライトメモリ手段に格納する
ステップとこの格納された前記再生データをホストシス
テムに転送するステップとを続行することを特徴とする
メモリ制御方法。 - 【請求項９】 記録媒体として使用するディスクに記録
すべき記録データまたは前記ディスクから再生した再生
データを格納するためのメモリ手段であって、複数の入
出力ポートを有し相対的に大記憶容量の大容量リード／
ライトメモリ手段およびこの大容量リード／ライトメモ
リ手段の一方の入出力ポートに接続されて相対的にアク
セス速度が高速の高速リード／ライトメモリ手段を有す
るディスク記録再生装置のメモリシステムにおいて、 ホストシステムから前記ディスクに書込むための前記記
録データの所定量分を前記高速リード／ライトメモリ手
段に転送し格納するステップと、 前記高速リード／ライトメモリ手段に格納された前記記
録データを前記大容量リード／ライトメモリ手段に格納
するステップと、 前記ホストシステムから前記記録データの次の所定量分
を前記高速リード／ライトメモリ手段に転送し格納する
と共に、非同期に前記大容量リード／ライトメモリ手段
に格納された前記記録データを前記ディスクに書込むた
めに転送するステップと、 前記ホストシステムからの前記記録データの転送が終了
するまで、前記高速リード／ライトメモリ手段に格納さ
れた前記記録データを前記大容量リード／ライトメモリ
手段に格納するステップと前記大容量リード／ライトメ
モリ手段に格納された前記記録データを前記ディスクに
書込むために転送するステップととを続行することを特
徴とするメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320849A JPH08179894A (ja) | 1994-12-22 | 1994-12-22 | メモリシステム及びディスク記録再生装置に適用されるメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320849A JPH08179894A (ja) | 1994-12-22 | 1994-12-22 | メモリシステム及びディスク記録再生装置に適用されるメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179894A true JPH08179894A (ja) | 1996-07-12 |
Family
ID=18125938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320849A Pending JPH08179894A (ja) | 1994-12-22 | 1994-12-22 | メモリシステム及びディスク記録再生装置に適用されるメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106871A1 (ja) * | 2004-04-28 | 2005-11-10 | Matsushita Electric Industrial Co., Ltd. | データ処理装置およびデータ処理プログラム |
| US7111081B2 (en) * | 2004-03-12 | 2006-09-19 | Hitachi, Ltd. | Storage device having plural disk units and plural disk control units connected by control signal transmission cables that carry different control signals |
-
1994
- 1994-12-22 JP JP6320849A patent/JPH08179894A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111081B2 (en) * | 2004-03-12 | 2006-09-19 | Hitachi, Ltd. | Storage device having plural disk units and plural disk control units connected by control signal transmission cables that carry different control signals |
| WO2005106871A1 (ja) * | 2004-04-28 | 2005-11-10 | Matsushita Electric Industrial Co., Ltd. | データ処理装置およびデータ処理プログラム |
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