JPH07121438A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07121438A JPH07121438A JP5262314A JP26231493A JPH07121438A JP H07121438 A JPH07121438 A JP H07121438A JP 5262314 A JP5262314 A JP 5262314A JP 26231493 A JP26231493 A JP 26231493A JP H07121438 A JPH07121438 A JP H07121438A
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- JP
- Japan
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- data
- dram
- input
- output circuit
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【目的】 １サイクルのＤＲＡＭ動作で所望のアドレス
のデータを読出し、そのアドレスに新たなデータを書込
むことができる半導体記憶装置を提供する。 【構成】 外部制御信号Ｓ♯の組合せに応じて制御クロ
ックバッファ８がリードモディファイライトモードを選
択すると、入出力回路４は、Ｄ／Ｑピンから取込んだラ
イトデータをデータラッチ回路５に転送し、一時的に保
持させる。ＤＲＡＭ部１は、所望のアドレスＡａから取
出したリードデータを入出力回路４に伝送し、一時的に
保持させる。入出力回路４は、リードデータを保持した
後、データラッチ回路５にライトイネーブル信号Ｗを出
力して、ライトデータをＤＲＡＭ部１に伝送させる。Ｄ
ＲＡＭ部１はリードデータを取出したアドレスＡａにラ
イトデータを書込む。入出力回路４は出力イネーブル信
号Ｇ♯に応答してリードデータを出力する。
のデータを読出し、そのアドレスに新たなデータを書込
むことができる半導体記憶装置を提供する。 【構成】 外部制御信号Ｓ♯の組合せに応じて制御クロ
ックバッファ８がリードモディファイライトモードを選
択すると、入出力回路４は、Ｄ／Ｑピンから取込んだラ
イトデータをデータラッチ回路５に転送し、一時的に保
持させる。ＤＲＡＭ部１は、所望のアドレスＡａから取
出したリードデータを入出力回路４に伝送し、一時的に
保持させる。入出力回路４は、リードデータを保持した
後、データラッチ回路５にライトイネーブル信号Ｗを出
力して、ライトデータをＤＲＡＭ部１に伝送させる。Ｄ
ＲＡＭ部１はリードデータを取出したアドレスＡａにラ
イトデータを書込む。入出力回路４は出力イネーブル信
号Ｇ♯に応答してリードデータを出力する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、メインメモリとしての大容量のダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）とキャッシ
ュメモリとしての小容量のスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）とを含む半導体記憶装置に
関する。
し、特に、メインメモリとしての大容量のダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）とキャッシ
ュメモリとしての小容量のスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）とを含む半導体記憶装置に
関する。
【０００２】
【従来の技術】図３は、たとえば特開平４−２５２４８
６に開示されている従来のキャッシュ内蔵型半導体記憶
装置（以下、ＣＤＲＡＭと略記する。）３０の主要部の
構成を示すブロック図である。図において、このＣＤＲ
ＡＭ３０は、メインメモリとしてのＤＲＡＭ部３１と、
キャッシュメモリとしてのＳＲＡＭ部３３と、入出力バ
ッファ、出力レジスタおよびその制御回路を含み、装置
外部との間でデータの入出力を行なう入出力回路３４と
を含む。
６に開示されている従来のキャッシュ内蔵型半導体記憶
装置（以下、ＣＤＲＡＭと略記する。）３０の主要部の
構成を示すブロック図である。図において、このＣＤＲ
ＡＭ３０は、メインメモリとしてのＤＲＡＭ部３１と、
キャッシュメモリとしてのＳＲＡＭ部３３と、入出力バ
ッファ、出力レジスタおよびその制御回路を含み、装置
外部との間でデータの入出力を行なう入出力回路３４と
を含む。
【０００３】また、ＣＤＲＡＭ３０は、ＤＲＡＭ部３
１、ＳＲＡＭ部３３および入出力回路３４の間でデータ
を転送する転送回路３２と、転送回路３２を制御する転
送制御回路３５と、ＤＲＡＭ部３１を制御するＤＲＡＭ
アレイ制御回路３６とを含む。さらに、ＣＤＲＡＭ３０
は、外部から与えられる複数の外部制御信号Ｓ♯の組合
せに応答して内部の動作モードを選択する制御ブロック
バッファ３７と、外部から与えられる外部クロック信号
Ｋをバッファ処理するクロックバッファ３８とを含む。
バッファ処理された外部クロック信号Ｋは、入出力回路
３４および制御クロックバッファ３７に入力される。
１、ＳＲＡＭ部３３および入出力回路３４の間でデータ
を転送する転送回路３２と、転送回路３２を制御する転
送制御回路３５と、ＤＲＡＭ部３１を制御するＤＲＡＭ
アレイ制御回路３６とを含む。さらに、ＣＤＲＡＭ３０
は、外部から与えられる複数の外部制御信号Ｓ♯の組合
せに応答して内部の動作モードを選択する制御ブロック
バッファ３７と、外部から与えられる外部クロック信号
Ｋをバッファ処理するクロックバッファ３８とを含む。
バッファ処理された外部クロック信号Ｋは、入出力回路
３４および制御クロックバッファ３７に入力される。
【０００４】図４はＣＤＲＡＭ３０の動作を示すタイム
チャートである。時刻ｔ1 に外部クロック信号Ｋが立上
がると、制御クロックバッファ３７が、外部制御信号Ｓ
♯の組合せに応じて動作モードを選択する。制御クロッ
クバッファ３７がＤＲＡＭリードモードを選択した場
合、ＤＲＡＭ部３１は行アドレスＲＡおよび列アドレス
ＣＡを取込んでそのアドレスＡａのデータを読出し、転
送回路３２を介して入出力回路３４に転送する。入出力
回路３４は、そのデータを一時的に保持し、出力イネー
ブル信号Ｇ♯に応答してそのデータを出力する。以上の
動作は１サイクルのＤＲＡＭ動作で行なわれる。
チャートである。時刻ｔ1 に外部クロック信号Ｋが立上
がると、制御クロックバッファ３７が、外部制御信号Ｓ
♯の組合せに応じて動作モードを選択する。制御クロッ
クバッファ３７がＤＲＡＭリードモードを選択した場
合、ＤＲＡＭ部３１は行アドレスＲＡおよび列アドレス
ＣＡを取込んでそのアドレスＡａのデータを読出し、転
送回路３２を介して入出力回路３４に転送する。入出力
回路３４は、そのデータを一時的に保持し、出力イネー
ブル信号Ｇ♯に応答してそのデータを出力する。以上の
動作は１サイクルのＤＲＡＭ動作で行なわれる。
【０００５】ＤＲＡＭ部３１の同じアドレスＡａに連続
して新たなデータを書込む場合は、次のＤＲＡＭサイク
ルで外部制御信号Ｓ♯の組合せによりＤＲＡＭライトモ
ードを指定するとともに、データおよびアドレスＡａを
与えてデータの書込を行なう。
して新たなデータを書込む場合は、次のＤＲＡＭサイク
ルで外部制御信号Ｓ♯の組合せによりＤＲＡＭライトモ
ードを指定するとともに、データおよびアドレスＡａを
与えてデータの書込を行なう。
【０００６】
【発明が解決しようとする課題】従来のＣＤＲＡＭ３０
は以上のように構成されているので、ＤＲＡＭ部３１の
データを読出して次に同じアドレスＡａにデータを書込
む場合、ＤＲＡＭサイクルが２サイクル必要になるとい
う問題があった。
は以上のように構成されているので、ＤＲＡＭ部３１の
データを読出して次に同じアドレスＡａにデータを書込
む場合、ＤＲＡＭサイクルが２サイクル必要になるとい
う問題があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたものであり、その目的とするところは、
１サイクルのＤＲＡＭ動作で所望のアドレスのデータを
読出し、そのアドレスに新たなデータを書込むことがで
きる半導体記憶装置を提供することにある。
ためになされたものであり、その目的とするところは、
１サイクルのＤＲＡＭ動作で所望のアドレスのデータを
読出し、そのアドレスに新たなデータを書込むことがで
きる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】この発明の半導体記憶装
置は、メインメモリとしての大容量のＤＲＡＭと、キャ
ッシュメモリとしての小容量のＳＲＡＭと、前記ＤＲＡ
ＭまたはＳＲＡＭと外部との間でデータを入出力する入
出力回路とを含み、前記ＤＲＡＭの所望のアドレスのデ
ータを読出すとともに、そのアドレスに新たなデータを
書込むリードモディファイライトモードを備えた半導体
記憶装置であって、前記入出力回路を介して外部から与
えられた新たなデータを一時的に記憶するデータラッチ
と、前記入出力回路が前記ＤＲＡＭの所望のアドレスの
データを読出したことに応じて、前記データラッチに保
持されている新たなデータをそのアドレスに書込む書込
制御手段とを含むことを特徴としている。
置は、メインメモリとしての大容量のＤＲＡＭと、キャ
ッシュメモリとしての小容量のＳＲＡＭと、前記ＤＲＡ
ＭまたはＳＲＡＭと外部との間でデータを入出力する入
出力回路とを含み、前記ＤＲＡＭの所望のアドレスのデ
ータを読出すとともに、そのアドレスに新たなデータを
書込むリードモディファイライトモードを備えた半導体
記憶装置であって、前記入出力回路を介して外部から与
えられた新たなデータを一時的に記憶するデータラッチ
と、前記入出力回路が前記ＤＲＡＭの所望のアドレスの
データを読出したことに応じて、前記データラッチに保
持されている新たなデータをそのアドレスに書込む書込
制御手段とを含むことを特徴としている。
【０００９】
【作用】この発明に係る半導体記憶装置は、入出力回路
を介して外部から与えられた新たなデータをデータラッ
チに一時的に保持し、入出力回路がＤＲＡＭの所望のア
ドレスのデータを読出したことに応じて、データラッチ
に保持したデータを同じアドレスに書込む。したがっ
て、１サイクルのＤＲＡＭ動作で所望のアドレスのデー
タを読出し、同じアドレスに新たなデータを書込むこと
ができる。
を介して外部から与えられた新たなデータをデータラッ
チに一時的に保持し、入出力回路がＤＲＡＭの所望のア
ドレスのデータを読出したことに応じて、データラッチ
に保持したデータを同じアドレスに書込む。したがっ
て、１サイクルのＤＲＡＭ動作で所望のアドレスのデー
タを読出し、同じアドレスに新たなデータを書込むこと
ができる。
【００１０】
【実施例】以下、この発明の一実施例を図に基づいて説
明する。図１はこの発明の一実施例によるＣＤＲＡＭ１
０の主要部の構成を示すブロック図である。図におい
て、このＣＤＲＡＭ１０は、メインメモリとしての大容
量のＤＲＡＭ部１と、キャッシュメモリとしての小容量
のＳＲＡＭ部３と、入出力バッファ、出力レジスタおよ
びその制御回路を含み、装置外部との間でデータの入出
力を行なう入出力回路４と、ライトデータラッチ回路お
よびその制御回路を含み、入出力回路４を介して外部か
ら与えられたデータを一時的に保持するデータラッチ回
路５とを含む。
明する。図１はこの発明の一実施例によるＣＤＲＡＭ１
０の主要部の構成を示すブロック図である。図におい
て、このＣＤＲＡＭ１０は、メインメモリとしての大容
量のＤＲＡＭ部１と、キャッシュメモリとしての小容量
のＳＲＡＭ部３と、入出力バッファ、出力レジスタおよ
びその制御回路を含み、装置外部との間でデータの入出
力を行なう入出力回路４と、ライトデータラッチ回路お
よびその制御回路を含み、入出力回路４を介して外部か
ら与えられたデータを一時的に保持するデータラッチ回
路５とを含む。
【００１１】また、このＣＤＲＡＭ１０は、ＤＲＡＭ部
１、ＳＲＡＭ部３、入出力回路４およびデータラッチ回
路５の間でデータを転送する転送回路２と、転送回路２
を制御する転送制御回路６と、ＤＲＡＭ部１を制御する
ＤＲＡＭアレイ制御回路７とを含む。
１、ＳＲＡＭ部３、入出力回路４およびデータラッチ回
路５の間でデータを転送する転送回路２と、転送回路２
を制御する転送制御回路６と、ＤＲＡＭ部１を制御する
ＤＲＡＭアレイ制御回路７とを含む。
【００１２】さらに、ＣＤＲＡＭ１０は、外部から与え
られる複数の外部制御信号Ｓ♯の組合せに応答して内部
の動作モードを選択する制御クロックバッファ８と、外
部から与えられる外部クロック信号Ｋをバッファ処理す
るクロックバッファ９とを含む。バッファ処理された外
部クロック信号Ｋは、入出力回路４および制御クロック
バッファ８に入力される。
られる複数の外部制御信号Ｓ♯の組合せに応答して内部
の動作モードを選択する制御クロックバッファ８と、外
部から与えられる外部クロック信号Ｋをバッファ処理す
るクロックバッファ９とを含む。バッファ処理された外
部クロック信号Ｋは、入出力回路４および制御クロック
バッファ８に入力される。
【００１３】図２はＣＤＲＡＭ１０の動作を示すタイム
チャートである。時刻ｔ1 に外部クロック信号Ｋが立上
がると、制御クロックバッファ８は、外部制御信号Ｓ♯
の組合せに応じて動作モードを選択する。制御クロック
バッファ８がＤＲＡＭリードモディファイライトモード
を選択した場合、それに応じて入出力回路４がＤ／Ｑピ
ンからライトデータを取込み、取込んだライトデータを
データラッチ回路５に伝送する。データラッチ回路５
は、伝送されたライトデータを一時的に保持する。
チャートである。時刻ｔ1 に外部クロック信号Ｋが立上
がると、制御クロックバッファ８は、外部制御信号Ｓ♯
の組合せに応じて動作モードを選択する。制御クロック
バッファ８がＤＲＡＭリードモディファイライトモード
を選択した場合、それに応じて入出力回路４がＤ／Ｑピ
ンからライトデータを取込み、取込んだライトデータを
データラッチ回路５に伝送する。データラッチ回路５
は、伝送されたライトデータを一時的に保持する。
【００１４】また、ＤＲＡＭ部１が行アドレスＲＡおよ
び列アドレスＣＡを取込んでそのアドレスＡａのデータ
を読出し、そのデータを転送回路２を介して入出力回路
４に伝送する。このＣＤＲＡＭ１０にあっては、ＤＲＡ
Ｍ動作の１サイクルは、読出期間Ｔａと書込期間Ｔｂと
を含む。以上の読出動作は読出期間Ｔａ中に行なわれ
る。
び列アドレスＣＡを取込んでそのアドレスＡａのデータ
を読出し、そのデータを転送回路２を介して入出力回路
４に伝送する。このＣＤＲＡＭ１０にあっては、ＤＲＡ
Ｍ動作の１サイクルは、読出期間Ｔａと書込期間Ｔｂと
を含む。以上の読出動作は読出期間Ｔａ中に行なわれ
る。
【００１５】入出力回路４は、ＤＲＡＭ部１から伝送さ
れたリードデータを保持した後、データラッチ回路５に
書込可能であることを指示するライトイネーブル信号Ｗ
を出力する。データラッチ回路５は、信号Ｗに応答して
一時的に保持していたライトデータを転送回路２を介し
てＤＲＡＭ部１へ伝送する。ＤＲＡＭ部１は、このライ
トデータを先にデータを読出したアドレスＡａに書込
む。次いで入出力回路４は、出力イネーブル信号Ｇ♯に
応答して、一時的に保持していたリードデータを出力す
る。以上の書込動作は書込期間Ｔｂ中に行なわれる。し
たがって、このＣＤＲＡＭ１０においては、書込および
読出動作が１サイクルのＤＲＡＭ動作で行なわれる。
れたリードデータを保持した後、データラッチ回路５に
書込可能であることを指示するライトイネーブル信号Ｗ
を出力する。データラッチ回路５は、信号Ｗに応答して
一時的に保持していたライトデータを転送回路２を介し
てＤＲＡＭ部１へ伝送する。ＤＲＡＭ部１は、このライ
トデータを先にデータを読出したアドレスＡａに書込
む。次いで入出力回路４は、出力イネーブル信号Ｇ♯に
応答して、一時的に保持していたリードデータを出力す
る。以上の書込動作は書込期間Ｔｂ中に行なわれる。し
たがって、このＣＤＲＡＭ１０においては、書込および
読出動作が１サイクルのＤＲＡＭ動作で行なわれる。
【００１６】
【発明の効果】以上のように、この発明にあっては、入
出力回路を介して外部から与えられた新たなデータをデ
ータラッチに一時的に保持し、入出力回路がＤＲＡＭの
所望のアドレスのデータを読出したことに応じて、デー
タラッチに保持したデータを同じアドレスに書込む。し
たがって、１サイクルのＤＲＡＭ動作で所望のアドレス
のデータを読出し、同じアドレスに新たなデータを書込
むことができる。
出力回路を介して外部から与えられた新たなデータをデ
ータラッチに一時的に保持し、入出力回路がＤＲＡＭの
所望のアドレスのデータを読出したことに応じて、デー
タラッチに保持したデータを同じアドレスに書込む。し
たがって、１サイクルのＤＲＡＭ動作で所望のアドレス
のデータを読出し、同じアドレスに新たなデータを書込
むことができる。
【図１】この発明の一実施例によるＣＤＲＡＭの主要部
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１に示したＣＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
【図３】従来のＣＤＲＡＭの主要部の構成を示すブロッ
ク図である。
ク図である。
【図４】図３に示したＣＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
１ ＤＲＡＭ部 ２ 転送回路 ３ ＳＲＡＭ部 ４ 入出力回路 ５ データラッチ回路 ６ 転送制御回路 ７ ＤＲＡＭアレイ制御回路 ８ 制御クロックバッファ ９ クロックバッファ １０ ＣＤＲＡＭ
Claims (1)
- 【請求項１】 メインメモリとしての大容量のＤＲＡＭ
と、キャッシュメモリとしての小容量のＳＲＡＭと、前
記ＤＲＡＭまたはＳＲＡＭと外部との間でデータを入出
力する入出力回路とを含み、前記ＤＲＡＭの所望のアド
レスのデータを読出すとともに、そのアドレスに新たな
データを書込むリードモディファイライトモードを備え
た半導体記憶装置であって、 前記入出力回路を介して外部から与えられた新たなデー
タを一時的に保持するデータラッチと、 前記入出力回路が前記ＤＲＡＭの所望のアドレスのデー
タを読出したことに応じて、前記データラッチに保持さ
れている新たなデータをそのアドレスに書込む書込制御
手段とを含むことを特徴とする、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262314A JPH07121438A (ja) | 1993-10-20 | 1993-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262314A JPH07121438A (ja) | 1993-10-20 | 1993-10-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121438A true JPH07121438A (ja) | 1995-05-12 |
Family
ID=17374061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262314A Withdrawn JPH07121438A (ja) | 1993-10-20 | 1993-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204554A (ja) * | 2007-02-20 | 2008-09-04 | System Fabrication Technologies Inc | 半導体記憶装置 |
-
1993
- 1993-10-20 JP JP5262314A patent/JPH07121438A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204554A (ja) * | 2007-02-20 | 2008-09-04 | System Fabrication Technologies Inc | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |