JPH047761A - メモリアクセス方法 - Google Patents
メモリアクセス方法Info
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- JPH047761A JPH047761A JP2111542A JP11154290A JPH047761A JP H047761 A JPH047761 A JP H047761A JP 2111542 A JP2111542 A JP 2111542A JP 11154290 A JP11154290 A JP 11154290A JP H047761 A JPH047761 A JP H047761A
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- 238000000034 method Methods 0.000 title claims description 11
- 230000004044 response Effects 0.000 abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract 1
- 101000596298 Homo sapiens Modulator of macroautophagy TMEM150B Proteins 0.000 description 8
- 102100035252 Modulator of macroautophagy TMEM150B Human genes 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000003068 static effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックランダムアクセスメモリをアクセ
スするメモリアクセス方法に関する。
スするメモリアクセス方法に関する。
従来、−船釣にダイナミックランダムアクセスメモリ（
以下、ＤＲＡＭという）のアクセスの際には、第７図に
示すように、行アドレスストロブ（ＲＡＳ）信号の立ち
下かりて、上位アドレスをＤＲＡＭに送出し、列アドレ
スストローブ（ＣＡＳ）信号の立ち下かりて、下位アド
レスをＤＲＡＭに送出してアクセスするようにしている
。
以下、ＤＲＡＭという）のアクセスの際には、第７図に
示すように、行アドレスストロブ（ＲＡＳ）信号の立ち
下かりて、上位アドレスをＤＲＡＭに送出し、列アドレ
スストローブ（ＣＡＳ）信号の立ち下かりて、下位アド
レスをＤＲＡＭに送出してアクセスするようにしている
。
ＤＲＡＭのリード／ライトの際に、上述したタイミング
を繰り返してＤＲＡＭをアクセスすることにより、所望
のデータの書き込み及び読出しを行うことができる。
を繰り返してＤＲＡＭをアクセスすることにより、所望
のデータの書き込み及び読出しを行うことができる。
ところで、上記従来のメモリアクセス方法では、中央処
理装置（ＣＰＵ）からＤＲＡＭをアクセスした場合は、
１回のアクセス毎に上述したようなタイミングで各信号
を送出しなければならず、例えば、高速な３２ｂ ｉ
を系のＣＰＵでは、数サイクルのウェイトを必要とする
ため、アクセスタイムが長くなってしまう。
理装置（ＣＰＵ）からＤＲＡＭをアクセスした場合は、
１回のアクセス毎に上述したようなタイミングで各信号
を送出しなければならず、例えば、高速な３２ｂ ｉ
を系のＣＰＵでは、数サイクルのウェイトを必要とする
ため、アクセスタイムが長くなってしまう。
また最近ＣＰＵクロックは非常に高速になっており、こ
のクロックの高速化に対応すべく、高価なスタティック
ＲＡＭを用いてキャッシュメモリを構成することが多い
。しかしながら、スタティックＲＡＭで大容量メモリを
構成すると高価になり、またキャッシュメモリのコント
ロール回路モ複雑である。
のクロックの高速化に対応すべく、高価なスタティック
ＲＡＭを用いてキャッシュメモリを構成することが多い
。しかしながら、スタティックＲＡＭで大容量メモリを
構成すると高価になり、またキャッシュメモリのコント
ロール回路モ複雑である。
本発明は上記実情に鑑みてなされたものであり、安価で
、かつ簡単に大容量高速メモリを構成することができる
メモリアクセス方法を提供することを目的とする。
、かつ簡単に大容量高速メモリを構成することができる
メモリアクセス方法を提供することを目的とする。
上述した課題を解決するため、本発明に係るメモリアク
セス方法では、要求元から入力する最も新しいアドレス
信号の上位アドレスを保持し、ダイナミックランダムア
クセスメモリに対して、当該上位アドレス及びアクタイ
ブの行アドレスストローブ信号を送出し、さらに下位ア
ドレス及びアクティブの列アドレスストローブ信号を送
出し、次のアクセス要求時に要求元から入力するアドレ
ス信号の上位アドレスと前記保持されている上位アドレ
スとを比較し、一致している場合は、前記メモリに対し
て、当該要求元からのアドレス信号の下位アドレス及び
アクティブの列アドレスストローブ信号を送出するよう
にしている。
セス方法では、要求元から入力する最も新しいアドレス
信号の上位アドレスを保持し、ダイナミックランダムア
クセスメモリに対して、当該上位アドレス及びアクタイ
ブの行アドレスストローブ信号を送出し、さらに下位ア
ドレス及びアクティブの列アドレスストローブ信号を送
出し、次のアクセス要求時に要求元から入力するアドレ
ス信号の上位アドレスと前記保持されている上位アドレ
スとを比較し、一致している場合は、前記メモリに対し
て、当該要求元からのアドレス信号の下位アドレス及び
アクティブの列アドレスストローブ信号を送出するよう
にしている。
本発明に係るメモリアクセス方法では、新たなアドレス
信号の上位アドレスと、ラッチ保持されている上位アド
レスとを比較し、一致している場合は、当該新たなアド
レス信号の下位アドレス及びアクティブの列アドレス・
ストローブ信号を送出して、既にアクティブの行アドレ
スストローブ信号が送出されているダイナミックＲＡＭ
をアクセスする。
信号の上位アドレスと、ラッチ保持されている上位アド
レスとを比較し、一致している場合は、当該新たなアド
レス信号の下位アドレス及びアクティブの列アドレス・
ストローブ信号を送出して、既にアクティブの行アドレ
スストローブ信号が送出されているダイナミックＲＡＭ
をアクセスする。
従って、上位アドレスが同一の場合は、行アドレススト
ローブ信号を送出する必要がないので、ＣＰＵのアクセ
スタイムを短縮することができる。
ローブ信号を送出する必要がないので、ＣＰＵのアクセ
スタイムを短縮することができる。
以下、本発明に係るメモリアクセス方法の実施例を添付
図面を参照して説明する。
図面を参照して説明する。
第１図は本発明に係るメモリアクセス方法を適用したメ
モリアクセス装置の一実施例を示すブロック図である。
モリアクセス装置の一実施例を示すブロック図である。
同図において、メモリアクセス装置１は、中央処理装！
’（以下、ＣＰＵという）２からのアクセス要求に応し
て、ダイナミックランダムアクセスメモリ（以下、ＤＲ
ＡＭという）３をアクセスしてデータのり一ド／ライト
を行う。
’（以下、ＣＰＵという）２からのアクセス要求に応し
て、ダイナミックランダムアクセスメモリ（以下、ＤＲ
ＡＭという）３をアクセスしてデータのり一ド／ライト
を行う。
メモリアクセス装置１は、ＣＰＵ２から送出された上位
アドレスをラッチするラッチ回路１１と、ラッチ回路１
１から出力された上位アドレス（前回アクセス時の上位
アドレス）とＣＰＵ２から出力された上位アドレス（今
回の上位アドレス）とを比較するコンパレータ１２と、
ＣＰＵ２がら出力された上位アドレス及び下位アドレス
を入力される選択信号に応して適宜選択してＤＲＡＭ３
に送出するマルチプレクサ１３と、上記各部を制御する
コントロール回路１４とを有して構成されている。
アドレスをラッチするラッチ回路１１と、ラッチ回路１
１から出力された上位アドレス（前回アクセス時の上位
アドレス）とＣＰＵ２から出力された上位アドレス（今
回の上位アドレス）とを比較するコンパレータ１２と、
ＣＰＵ２がら出力された上位アドレス及び下位アドレス
を入力される選択信号に応して適宜選択してＤＲＡＭ３
に送出するマルチプレクサ１３と、上記各部を制御する
コントロール回路１４とを有して構成されている。
ＤＲＡＭ３は高速ページモードを有しており、この高速
ページモードでは、第２図に示すように、上位アドレス
か一定のとき、１度の行アドレスストローブ（ＲＡＳ）
信号及び上位アドレスを送出し、その後は、列アドレス
ストローブ（ＣＡＳ）信号及び下位アドレスを送出する
ことてアクセスが可能になる。
ページモードでは、第２図に示すように、上位アドレス
か一定のとき、１度の行アドレスストローブ（ＲＡＳ）
信号及び上位アドレスを送出し、その後は、列アドレス
ストローブ（ＣＡＳ）信号及び下位アドレスを送出する
ことてアクセスが可能になる。
第３図はメモリアクセス動作を示す状態遷移図であり、
同図において、状態１〜６の各状態、及びある状態から
他の状態に遷移する際の条件は、遷移条件／動作（−出
力信号）で示される。
同図において、状態１〜６の各状態、及びある状態から
他の状態に遷移する際の条件は、遷移条件／動作（−出
力信号）で示される。
ここで遷移条件において、ＡＳはＣＰＵ２から出力され
るアドレスストローブ信号、ＥＱはコンパレータ１２か
ら出力されるアドレスか一致していることを示すイコー
ル信号をそれぞれ示している。なお、ＡＳ、ＥＱの場合
は、それぞれハイレベルを示しており、ＡＳ、、ＥＱの
上に−（バー）が付しである場合は、ローレベルを示し
ている。
るアドレスストローブ信号、ＥＱはコンパレータ１２か
ら出力されるアドレスか一致していることを示すイコー
ル信号をそれぞれ示している。なお、ＡＳ、ＥＱの場合
は、それぞれハイレベルを示しており、ＡＳ、、ＥＱの
上に−（バー）が付しである場合は、ローレベルを示し
ている。
また、動作において、出力信号−［ＬＥ、 ＳＥＬ、Ｒ
ＡＳ 、 ＣＡＳ 、八〇Ｋ ］の各信号においては、
ＬＥはラッチ回路１１に入力されるラッチイネーブル信
号、ＳＥＬはマルチプレクサ１３に入力されるセレクト
信号、ＣＡＳはＤＲＡＭ３に入力される行アドレススト
ローブ信号、ＲＡＳはＤＲＡＭ３に入力される列アドレ
スストローブ信号、ＡＣＫはＣＰＵ２に入力される応答
信号をそれぞれ示している。さらに［ＬＥ、 ＳＥＬ
５ＲＡＳ 、 ＣＡＳ 、 ＡＣＫ ］の各信号レベル
において、１”はハイレベル、“０”はローレベルを示
している。
ＡＳ 、 ＣＡＳ 、八〇Ｋ ］の各信号においては、
ＬＥはラッチ回路１１に入力されるラッチイネーブル信
号、ＳＥＬはマルチプレクサ１３に入力されるセレクト
信号、ＣＡＳはＤＲＡＭ３に入力される行アドレススト
ローブ信号、ＲＡＳはＤＲＡＭ３に入力される列アドレ
スストローブ信号、ＡＣＫはＣＰＵ２に入力される応答
信号をそれぞれ示している。さらに［ＬＥ、 ＳＥＬ
５ＲＡＳ 、 ＣＡＳ 、 ＡＣＫ ］の各信号レベル
において、１”はハイレベル、“０”はローレベルを示
している。
さらに同図において、Ｒｓｔ ＴｉｍｅｒはＲｅ５ｅｔ
Ｔｉｍｅｒ 、Ａ、Ｂ、Ｃ，ＤはＤＲＡＭによって決
まる定数をそれぞれ示している。
Ｔｉｍｅｒ 、Ａ、Ｂ、Ｃ，ＤはＤＲＡＭによって決
まる定数をそれぞれ示している。
次に上記メモリアクセス装置のメモリアクセス処理動作
を第４図及び第５図を用いて説明する。
を第４図及び第５図を用いて説明する。
ここでは、ネゲート−インアクティブ（ハイレベル）、
アサート−アクティブ（ローレベル）としている。
アサート−アクティブ（ローレベル）としている。
最初に、リセット時には行アドレスストローブ（以下、
ＲＡＳという）信号及び列アドレスストローブ（以下、
ＣＡＳという）信号はネゲートに設定され、セレクト（
以下、ＳＥＬという）信号は上位アドレスを選択するよ
うに設定されている。
ＲＡＳという）信号及び列アドレスストローブ（以下、
ＣＡＳという）信号はネゲートに設定され、セレクト（
以下、ＳＥＬという）信号は上位アドレスを選択するよ
うに設定されている。
暮１信号が、アサートのときは上位アドレスが選択され
、一方ネゲートのときは下位アドレスが選択され、マル
チプレクサ１３から出力される。
、一方ネゲートのときは下位アドレスが選択され、マル
チプレクサ１３から出力される。
このリセット状態ではコントロール回路１４には、ＣＰ
Ｕ２からネゲートのアドレスストローブ（以下、ＡＳと
いう）信号及びデータストローブ（以下、ＤＳという）
信号が入力され、またコンパレータ１２からネゲートの
イコール（以下、ＥＱという）信号が入力されている。
Ｕ２からネゲートのアドレスストローブ（以下、ＡＳと
いう）信号及びデータストローブ（以下、ＤＳという）
信号が入力され、またコンパレータ１２からネゲートの
イコール（以下、ＥＱという）信号が入力されている。
一方コントロール回路１４からは、ラッチ回路１１に対
しネゲートのラッチイネーブル（以下、ＬＥという）信
号が送出され、マルチプレクサ１３に対しネゲートの口
１信号か送出され、さらにＤＲＡＭ３に対しネゲートの
ＲＡＳ信号及びＣＡＳ信号が送出されている。
しネゲートのラッチイネーブル（以下、ＬＥという）信
号が送出され、マルチプレクサ１３に対しネゲートの口
１信号か送出され、さらにＤＲＡＭ３に対しネゲートの
ＲＡＳ信号及びＣＡＳ信号が送出されている。
今、ＤＲＡＭ３に対し第１回目のアクセスをすべく、Ｃ
ＰＵ２から、第４図（ａ）に示すような上位アドレス（
ＡＩ ） 、同図（ｂ）に示すような下位アドレス（ａ
ｌ ） 、同図（ｅ）に示すような、（１信号、同図（
ｆ）に示すようにｎ信号が出力されると、コントロール
回路１４は、時点ｔ１でアサートされたｎ信号に基づい
てｎ信号をネゲートからアサートにする。ラッチ回路１
１は、第４図（ｉ）に示すように時点ｔ２でアサートさ
れたｎ信号に基づいて上位アドレス（ＡＩ）をラッチし
、第４図（Ｃ）に示すようなタイミングでコンパレータ
１２に出力する。
ＰＵ２から、第４図（ａ）に示すような上位アドレス（
ＡＩ ） 、同図（ｂ）に示すような下位アドレス（ａ
ｌ ） 、同図（ｅ）に示すような、（１信号、同図（
ｆ）に示すようにｎ信号が出力されると、コントロール
回路１４は、時点ｔ１でアサートされたｎ信号に基づい
てｎ信号をネゲートからアサートにする。ラッチ回路１
１は、第４図（ｉ）に示すように時点ｔ２でアサートさ
れたｎ信号に基づいて上位アドレス（ＡＩ）をラッチし
、第４図（Ｃ）に示すようなタイミングでコンパレータ
１２に出力する。
するとコンパレータ１２は、ラッチ回路１１からの上位
アドレス（第４図（ｃ）参照）と、ＣＰＵ２からの上位
アドレス（第４図（ａ）参照）とを比較する。ここで、
２つのアドレスが一致していなければネゲートのＥＱ倍
信号そのまま出力し、一致した場合は、第４図（、ｈ）
に示すようにネゲートからアサートに変化したｎ信号を
出力する。
アドレス（第４図（ｃ）参照）と、ＣＰＵ２からの上位
アドレス（第４図（ａ）参照）とを比較する。ここで、
２つのアドレスが一致していなければネゲートのＥＱ倍
信号そのまま出力し、一致した場合は、第４図（、ｈ）
に示すようにネゲートからアサートに変化したｎ信号を
出力する。
次にコントロール回路１４は、ｎ信号がアサートされた
時点ｔ２からＤＲＡＭ３に規定された時間経過後、第４
図（ｋ）に示すようにＲＡＳ信号をアサートにするとと
もに、同図（ｊ）に示すようにＳＥＬ信号をネゲートに
する。するとマルチプレクサ１３からは、時点ｔ３でネ
ゲートされたＳＥＬ信号に基づいて、第４図（ｄ）に示
すように、今まで選択され出力されている上位アドレス
に代わって、今度は下位アドレスが選択されＤＲＡＭ３
に出力される。ＤＲＡＭ３に下位アドレスが送出される
と、コントロール回路１４は、第４図（Ｎ）に示すよう
にＣＡＳ信号をネゲートからアサートするとともに、同
図（ｇ）に示すようにＡＣＫ （応答）信号をネゲート
からアサートする。
時点ｔ２からＤＲＡＭ３に規定された時間経過後、第４
図（ｋ）に示すようにＲＡＳ信号をアサートにするとと
もに、同図（ｊ）に示すようにＳＥＬ信号をネゲートに
する。するとマルチプレクサ１３からは、時点ｔ３でネ
ゲートされたＳＥＬ信号に基づいて、第４図（ｄ）に示
すように、今まで選択され出力されている上位アドレス
に代わって、今度は下位アドレスが選択されＤＲＡＭ３
に出力される。ＤＲＡＭ３に下位アドレスが送出される
と、コントロール回路１４は、第４図（Ｎ）に示すよう
にＣＡＳ信号をネゲートからアサートするとともに、同
図（ｇ）に示すようにＡＣＫ （応答）信号をネゲート
からアサートする。
次にコントロール回路１４は、ＣＰＵ２からアサートか
らネゲートに変化したｎ信号（第４図（ｆ）参照）が入
力されると、このネゲートされたｎ信号に基づいてＣＡ
Ｓ信号をネゲート（第４図（１）’）参照）するととも
に、ＡＣＫ信号をネゲート（第４図（ｇ）参照）する。
らネゲートに変化したｎ信号（第４図（ｆ）参照）が入
力されると、このネゲートされたｎ信号に基づいてＣＡ
Ｓ信号をネゲート（第４図（１）’）参照）するととも
に、ＡＣＫ信号をネゲート（第４図（ｇ）参照）する。
しかしＲＡＳ信号は、アサートされた状態に維持されて
いる。
いる。
上述した動作により、ＤＲＡＭ３からのデータの読出し
は第４図（ｍ）に示すようなタイミングで行われ、また
ＤＲＡＭ３へのデータの書き込みは同図（ｎ）に示すよ
うなタイミングで行われる。
は第４図（ｍ）に示すようなタイミングで行われ、また
ＤＲＡＭ３へのデータの書き込みは同図（ｎ）に示すよ
うなタイミングで行われる。
次にＣＰＵ２が第１回目のアクセスを終了し、その第１
回目にアクセスしたアドレスの上位アドレスとは異なる
上位アドレスからなるアドレスに、第２回目のアクセス
をした場合の動作を第５図のタイミングチャートを用い
て説明する。
回目にアクセスしたアドレスの上位アドレスとは異なる
上位アドレスからなるアドレスに、第２回目のアクセス
をした場合の動作を第５図のタイミングチャートを用い
て説明する。
最初に第２回目のアクセスをすべく、ＣＰＵ２から、時
点ｔ１て第５図（ａ）に示すような上位アドレス（Ａ２
）か出力されると、コンパレータ１２は、ラッチ回路１
１からの上位アドレス（Ａｌ）とＣＰＵ２からの上位ア
ドレス（Ａ２）とを比較することになるが、この場合は
、２つの上位アドレスは一致していないので、第５図（
ｈ）に示すようにアサートされているｍ信号をネゲート
にし、このネゲートされたｍ信号をコントロール回路１
４に出力する。コントロール回路］４では、ネゲートさ
れた「で信号に基づいて、同図（ｋ）に示すように「τ
１信号をネゲートにする。
点ｔ１て第５図（ａ）に示すような上位アドレス（Ａ２
）か出力されると、コンパレータ１２は、ラッチ回路１
１からの上位アドレス（Ａｌ）とＣＰＵ２からの上位ア
ドレス（Ａ２）とを比較することになるが、この場合は
、２つの上位アドレスは一致していないので、第５図（
ｈ）に示すようにアサートされているｍ信号をネゲート
にし、このネゲートされたｍ信号をコントロール回路１
４に出力する。コントロール回路］４では、ネゲートさ
れた「で信号に基づいて、同図（ｋ）に示すように「τ
１信号をネゲートにする。
ここで、ＣＰＵ２から、第５図（ｅ）に示すようなｍ信
号、同図（ｆ）に示すようなｍ信号が出力されると、コ
ントロール回路１４は、時点ｔ２でアサートされたπ１
信号に基づいて、■ｒｍ信号びｍ信号をアサートにする
。するとマルチプレクサ１３からは、第５図（ｊ）に示
すように時点ｔ３でアサートされたＳＥＬ信号に基づい
て、今まで選択され出力されている下位アドレスに代わ
って、上位アドレス（Ａ２）か選択されＤＲＡＭ３に出
力される。
号、同図（ｆ）に示すようなｍ信号が出力されると、コ
ントロール回路１４は、時点ｔ２でアサートされたπ１
信号に基づいて、■ｒｍ信号びｍ信号をアサートにする
。するとマルチプレクサ１３からは、第５図（ｊ）に示
すように時点ｔ３でアサートされたＳＥＬ信号に基づい
て、今まで選択され出力されている下位アドレスに代わ
って、上位アドレス（Ａ２）か選択されＤＲＡＭ３に出
力される。
一方、ラッチ回路１１からは、第５図（Ｃ）に示すよう
に、時点ｔ３でアサートされた〔１信号（第５図（ｉ）
参照）に基づいてラッチされた上位アドレス（Ａ２）か
コンパレータ１２に出力され、コンパレータ１２ては、
ラッチ回路１１からのアドレス（Ａ２）と、ＣＰＵ２か
らのアドレス（Ａ２）とが一致すると、ネゲートになっ
ている［て信号をアサートする。ラッチ回路１１によっ
て上位アドレスがラッチされると、コントロール回路１
４は、ＲＡＳ信号をアサート（第５図（ｋ）参照）にす
ると同時に、ｍ信号がアサートされた時点ｔ２からＤＲ
ＡＭ３に規定されている時間経過後、畳重信号をネゲー
ト（第５図（ｊ）参照）にし、さらに第５図（Ｎ）に示
すようにｎ丁信号をアサートにする。
に、時点ｔ３でアサートされた〔１信号（第５図（ｉ）
参照）に基づいてラッチされた上位アドレス（Ａ２）か
コンパレータ１２に出力され、コンパレータ１２ては、
ラッチ回路１１からのアドレス（Ａ２）と、ＣＰＵ２か
らのアドレス（Ａ２）とが一致すると、ネゲートになっ
ている［て信号をアサートする。ラッチ回路１１によっ
て上位アドレスがラッチされると、コントロール回路１
４は、ＲＡＳ信号をアサート（第５図（ｋ）参照）にす
ると同時に、ｍ信号がアサートされた時点ｔ２からＤＲ
ＡＭ３に規定されている時間経過後、畳重信号をネゲー
ト（第５図（ｊ）参照）にし、さらに第５図（Ｎ）に示
すようにｎ丁信号をアサートにする。
一方、マルチプレクサ１３では、時点ｔ４てネゲートさ
れたｍ信号に基づいて、第５図（ｄ）に示すように現在
選択している上位アドレスに代わって、下位アドレス（
ａ２）を選択してＤＲＡＭ３に送出する。するとコント
ロール回路１４は、データをリード／ライトした旨を通
知するために第５図に示すようにネゲートになっている
ＡＣＫ信号をアサートしてＣＰＵ２に送出するとともに
、このＡＣＫ信号に応答したＣＰＵ２から入力されたネ
ゲートのｍ信号に基づいて、アサートになっているστ
下倍信号よびＡＣＫ信号をネゲートにする。しかしＲＡ
Ｓ信号はアサートされた状態に維持されている。
れたｍ信号に基づいて、第５図（ｄ）に示すように現在
選択している上位アドレスに代わって、下位アドレス（
ａ２）を選択してＤＲＡＭ３に送出する。するとコント
ロール回路１４は、データをリード／ライトした旨を通
知するために第５図に示すようにネゲートになっている
ＡＣＫ信号をアサートしてＣＰＵ２に送出するとともに
、このＡＣＫ信号に応答したＣＰＵ２から入力されたネ
ゲートのｍ信号に基づいて、アサートになっているστ
下倍信号よびＡＣＫ信号をネゲートにする。しかしＲＡ
Ｓ信号はアサートされた状態に維持されている。
上述したように、ＣＰＵがアクセスした時に、前回の上
位アドレスと今回の上位アドレスとが不一致の場合は、
第３図に示す状態遷移においては、状態１〜状態６を順
次遷移することになる。
位アドレスと今回の上位アドレスとが不一致の場合は、
第３図に示す状態遷移においては、状態１〜状態６を順
次遷移することになる。
さらに続いてＣＰＵ２が第２回目にアクセスしたアドレ
スの上位アドレスと同一の上位アドレスからなるアドレ
スに、第３回目のアクセスをするときには、ラッチ回路
１１にラッチされている上位アドレス（Ａ２）と、ＣＰ
Ｕ２から出力される上位アドレス（Ａ２）とか等しいた
め、コンパレータ１２からは、アサートされているＥＱ
倍信号出力されている。
スの上位アドレスと同一の上位アドレスからなるアドレ
スに、第３回目のアクセスをするときには、ラッチ回路
１１にラッチされている上位アドレス（Ａ２）と、ＣＰ
Ｕ２から出力される上位アドレス（Ａ２）とか等しいた
め、コンパレータ１２からは、アサートされているＥＱ
倍信号出力されている。
この状態のとき、ＣＰＵ２からアクセスすべくネゲート
からアサートに変化したｍ信号が入力されるコントロー
ル回路１４は、時点ｔ５てアサートされたｍ信号（第５
図（ｆ）参照）に基づいて、ＣＡＳ信号をアサート（第
５図（１）参照）してＤＲＡＭ３に送出し、さらにＡＣ
Ｋ信号をアサート（第５図（ｇ）参照）してＣＰＵ２に
送出する出力するとともに、このＡＣＫ信号に応答した
ＣＰＵ２から入力されたネゲートされた■１信号に基づ
いて、Ｕτ］信号およびＡＣＫ信号をネゲートにする。
からアサートに変化したｍ信号が入力されるコントロー
ル回路１４は、時点ｔ５てアサートされたｍ信号（第５
図（ｆ）参照）に基づいて、ＣＡＳ信号をアサート（第
５図（１）参照）してＤＲＡＭ３に送出し、さらにＡＣ
Ｋ信号をアサート（第５図（ｇ）参照）してＣＰＵ２に
送出する出力するとともに、このＡＣＫ信号に応答した
ＣＰＵ２から入力されたネゲートされた■１信号に基づ
いて、Ｕτ］信号およびＡＣＫ信号をネゲートにする。
しかし「口信号はアサートされた状態に維持されている
。
。
上述した動作により、ＤＲＡＭ３からのデータの読出し
は第５図（ｍ）に示すようなタイミングで行われ、また
ＤＲＡＭ３へのデータの書き込みは同図（ｎ）に示すよ
うなタイミングで行われる。
は第５図（ｍ）に示すようなタイミングで行われ、また
ＤＲＡＭ３へのデータの書き込みは同図（ｎ）に示すよ
うなタイミングで行われる。
以上説明したように、ＣＰＵがアクセスした時に、前回
の上位アドレスと今回の上位アドレスとか一致した場合
は、第３図に示す状態遷移においては、状態１、状態４
、状態５、状態６を順次遷移することになる。
の上位アドレスと今回の上位アドレスとか一致した場合
は、第３図に示す状態遷移においては、状態１、状態４
、状態５、状態６を順次遷移することになる。
上述したように、ＣＰＵかアクセスするときに、前回の
上位アドレスと次回の上位アドレスとが一致している場
合（つまりＣＰＵがアクセスするときに［で信号がアサ
ートの状態になっている場合）は第５図に示す時点ｔ５
以降のタイミンクで読み書きされ、一方、前記各上位ア
ドレスが不一致の場合は第５図に示す時点ｔ２以降のタ
イミングて読み書きされる。
上位アドレスと次回の上位アドレスとが一致している場
合（つまりＣＰＵがアクセスするときに［で信号がアサ
ートの状態になっている場合）は第５図に示す時点ｔ５
以降のタイミンクで読み書きされ、一方、前記各上位ア
ドレスが不一致の場合は第５図に示す時点ｔ２以降のタ
イミングて読み書きされる。
ところで、−船釣にＣＰＵの送出するアドレスは、ある
アドレスを送出すると次はその付近のアドレスをアクセ
スする傾向がある。例えば、命令のフェッチは多くの場
合、１ワードづつ増加したアドレスを連続して送出する
ことか多いし、またスタックポインタを用いたデータの
アクセスも、１ワード増加したアドレスまたは１ワード
減少したアドレスを連続して送出することが多い。この
場合、「τ１信号で示される上位アドレスは同じことが
多い。従って、上記実施例で説明したように、プログラ
ムやデータを処理する場合に、−度アクセスしたときに
、その時の上位アドレスを記憶しておき、かつ「τ］倍
信号ロー（アクティブ）に維持しておくことにより、次
のアクセス時の上位アドレスと記憶されている上位アド
レスとが一致する場合は、ＣＡＳ信号及び下位アドレス
をＤＲＡＭに送出することでアクセスすることができる
。このためＣＰＵからのアクセスタイムを大幅に短縮す
ることが可能となる。
アドレスを送出すると次はその付近のアドレスをアクセ
スする傾向がある。例えば、命令のフェッチは多くの場
合、１ワードづつ増加したアドレスを連続して送出する
ことか多いし、またスタックポインタを用いたデータの
アクセスも、１ワード増加したアドレスまたは１ワード
減少したアドレスを連続して送出することが多い。この
場合、「τ１信号で示される上位アドレスは同じことが
多い。従って、上記実施例で説明したように、プログラ
ムやデータを処理する場合に、−度アクセスしたときに
、その時の上位アドレスを記憶しておき、かつ「τ］倍
信号ロー（アクティブ）に維持しておくことにより、次
のアクセス時の上位アドレスと記憶されている上位アド
レスとが一致する場合は、ＣＡＳ信号及び下位アドレス
をＤＲＡＭに送出することでアクセスすることができる
。このためＣＰＵからのアクセスタイムを大幅に短縮す
ることが可能となる。
また−船釣には、命令フェッチとデータアクセスは交互
に行われる。例えば、スタックから連続してデータを読
み出すことを考えたとき、命令フェッチとスタックから
の読出しは交互に発生し、上位アドレスが命令領域とデ
ータ領域か違うときは、毎回ＲＡＳサイクルが入ってし
まう。
に行われる。例えば、スタックから連続してデータを読
み出すことを考えたとき、命令フェッチとスタックから
の読出しは交互に発生し、上位アドレスが命令領域とデ
ータ領域か違うときは、毎回ＲＡＳサイクルが入ってし
まう。
これを防止するために、本実施例の応用例として、第６
図に示すように、プログラム領域用とデータ領域用の上
述したアクセスメモリ装置を設け、それぞれ独立に動作
させるようにしても良い。
図に示すように、プログラム領域用とデータ領域用の上
述したアクセスメモリ装置を設け、それぞれ独立に動作
させるようにしても良い。
第６図において、６１はプログラム領域用メモリアクセ
ス装置、６２はプログラム格納用のＤＲＡＭ、６３はデ
ータ領域用メモリアクセス装置、６４はデータ格納用Ｄ
ＲＡＭである。なおメモリアクセス装置６１及び６２は
、上記第１図に示したメモリアクセス装置１の構成と同
様である。
ス装置、６２はプログラム格納用のＤＲＡＭ、６３はデ
ータ領域用メモリアクセス装置、６４はデータ格納用Ｄ
ＲＡＭである。なおメモリアクセス装置６１及び６２は
、上記第１図に示したメモリアクセス装置１の構成と同
様である。
この場合、ＣＰＵ２は、プログラム領域用へのアクセス
の場合は、メモリアクセス装Ｗ６１のコントロール回路
１４をアクティブの状態にする信号Ｓ１をコントロール
回路１４に送出し、一方データ領域用へのアクセスの場
合は、メモリアクセス装置６３のコントロール回路１４
をアクティブの状態にする信号Ｓ２をコントロール回路
１４に送出する。またＣＰＵ２には、メモリアクセス装
置６１あるいは６３からのＡＣＫ （応答）信号が、Ｏ
Ｒ回路６５を経て入力される。なお、一方のメモリアク
セス装置がアクティブのときは、他方のメモリアクセス
装置は自己の状態を保持している。
の場合は、メモリアクセス装Ｗ６１のコントロール回路
１４をアクティブの状態にする信号Ｓ１をコントロール
回路１４に送出し、一方データ領域用へのアクセスの場
合は、メモリアクセス装置６３のコントロール回路１４
をアクティブの状態にする信号Ｓ２をコントロール回路
１４に送出する。またＣＰＵ２には、メモリアクセス装
置６１あるいは６３からのＡＣＫ （応答）信号が、Ｏ
Ｒ回路６５を経て入力される。なお、一方のメモリアク
セス装置がアクティブのときは、他方のメモリアクセス
装置は自己の状態を保持している。
以上説明したように本発明によれば、アクセス要求時に
要求元（ＣＰＵ）からの上位アドレスと保持されている
上位アドレスとが一致する場合は、下位アドレス及びア
クティブのＣＡＳ信号をＤＲＡＭに送出することでアク
セスすることができる。
要求元（ＣＰＵ）からの上位アドレスと保持されている
上位アドレスとが一致する場合は、下位アドレス及びア
クティブのＣＡＳ信号をＤＲＡＭに送出することでアク
セスすることができる。
このためＣＰＵのＤＲＡＭへのアクセスタイムを大幅に
短縮することが可能となる。
短縮することが可能となる。
また上述したことから、従来の如くスタティックＲＡＭ
で大容量メモリを構成することなく、ダイナミックＲＡ
Ｍを用いることで、安価で、かつ簡単化された大容量高
速メモリを提供することができる。
で大容量メモリを構成することなく、ダイナミックＲＡ
Ｍを用いることで、安価で、かつ簡単化された大容量高
速メモリを提供することができる。
第１図は本発明に係るメモリアクセス方法を適用したメ
モリアクセス装置の一実施例を示すブロック図、第２図
はダイナミックＲＡＭのページモードの動作を示すタイ
ミングチャート、第３図は本発明に係るメモリアクセス
動作を説明するための遷移状態図、第４図及び第５図は
メモリアクセス処理動作を示すタイミングチャート、第
６図は本実施例の応用例の構成を示す構成図、第７図は
一般的なダイナミックＲＡＭのアクセス動作を示すタイ
ミングチャートである。 １・・・メモリアクセス装置、２・・・中央処理装置（
ＣＰＵ）、３＝−ダイナミックＲＡＭ、１１−ラッチ回
路、１２・・・コンパレータ、１３・・・マルチプレク
サ、１４・・・コントロール回路。 第２図 第４図
モリアクセス装置の一実施例を示すブロック図、第２図
はダイナミックＲＡＭのページモードの動作を示すタイ
ミングチャート、第３図は本発明に係るメモリアクセス
動作を説明するための遷移状態図、第４図及び第５図は
メモリアクセス処理動作を示すタイミングチャート、第
６図は本実施例の応用例の構成を示す構成図、第７図は
一般的なダイナミックＲＡＭのアクセス動作を示すタイ
ミングチャートである。 １・・・メモリアクセス装置、２・・・中央処理装置（
ＣＰＵ）、３＝−ダイナミックＲＡＭ、１１−ラッチ回
路、１２・・・コンパレータ、１３・・・マルチプレク
サ、１４・・・コントロール回路。 第２図 第４図
Claims (1)
- 【特許請求の範囲】 ダイナミックランダムアクセスメモリをアクセスするメ
モリアクセス方法において、 要求元から入力する最も新しいアドレス信号の上位アド
レスを保持し、前記メモリに対して、当該上位アドレス
及びアクティブの行アドレスストローブ信号を送出し、
さらに下位アドレス及びアクティブの列アドレスストロ
ーブ信号を送出し、次のアクセス要求時に要求元から入
力するアドレス信号の上位アドレスと前記保持されてい
る上位アドレスとを比較し、一致している場合は、前記
メモリに対して、当該要求元からのアドレス信号の下位
アドレス及びアクティブの列アドレスストローブ信号を
送出するようにした ことを特徴とするメモリアクセス方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111542A JPH047761A (ja) | 1990-04-26 | 1990-04-26 | メモリアクセス方法 |
| US08/203,606 US5524228A (en) | 1990-04-26 | 1994-02-28 | Memory control circuit for reducing the number of row address signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111542A JPH047761A (ja) | 1990-04-26 | 1990-04-26 | メモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH047761A true JPH047761A (ja) | 1992-01-13 |
Family
ID=14564013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111542A Pending JPH047761A (ja) | 1990-04-26 | 1990-04-26 | メモリアクセス方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5524228A (ja) |
| JP (1) | JPH047761A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW267222B (en) * | 1994-10-05 | 1996-01-01 | Ibm | Improved method and system of addressing |
| TWI397855B (zh) * | 2008-05-07 | 2013-06-01 | Sunplus Mmedia Inc | 減少接腳數之方法以及使用其之微處理器 |
| TWI369611B (en) * | 2008-08-14 | 2012-08-01 | Asustek Comp Inc | Main board and interface control method for memory slot thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149099A (ja) * | 1985-12-23 | 1987-07-03 | Toshiba Corp | メモリアクセス制御回路 |
| US5007020A (en) * | 1987-03-18 | 1991-04-09 | Hayes Microcomputer Products, Inc. | Method for memory addressing and control with reversal of higher and lower address |
| US4924375A (en) * | 1987-10-23 | 1990-05-08 | Chips And Technologies, Inc. | Page interleaved memory access |
| US5051889A (en) * | 1987-10-23 | 1991-09-24 | Chips And Technologies, Incorporated | Page interleaved memory access |
| US4943944A (en) * | 1987-11-25 | 1990-07-24 | Kabushiki Kaisha Toshiba | Semiconductor memory using dynamic ram cells |
| US4933910A (en) * | 1988-07-06 | 1990-06-12 | Zenith Data Systems Corporation | Method for improving the page hit ratio of a page mode main memory system |
| US5058005A (en) * | 1988-09-09 | 1991-10-15 | Compaq Computer Corporation | Computer system with high speed data transfer capabilities |
-
1990
- 1990-04-26 JP JP2111542A patent/JPH047761A/ja active Pending
-
1994
- 1994-02-28 US US08/203,606 patent/US5524228A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5524228A (en) | 1996-06-04 |
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