JP2629450B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JP2629450B2 JP2629450B2 JP2400579A JP40057990A JP2629450B2 JP 2629450 B2 JP2629450 B2 JP 2629450B2 JP 2400579 A JP2400579 A JP 2400579A JP 40057990 A JP40057990 A JP 40057990A JP 2629450 B2 JP2629450 B2 JP 2629450B2
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Description
【０００１】
【産業上の利用分野】本発明はシリアルアクセスポート
を有するメモリに関するものである。
を有するメモリに関するものである。
【０００２】
【従来の技術】画像表示用のマルチポートメモリや大容
量のＦＩＦＯ（ファーストインファーストアウト）メモ
リでは、多量のデータを保持し、これをクロックに同期
してシリアルに高速入出力することが要求される。この
ような機能はＤＲＡＭ（ダイナミックランダムアクセス
メモリ）のメモリセルアレーとＳ／Ｐ（シリアル／パラ
レル）変換回路とを組み合わせて実現される。
量のＦＩＦＯ（ファーストインファーストアウト）メモ
リでは、多量のデータを保持し、これをクロックに同期
してシリアルに高速入出力することが要求される。この
ような機能はＤＲＡＭ（ダイナミックランダムアクセス
メモリ）のメモリセルアレーとＳ／Ｐ（シリアル／パラ
レル）変換回路とを組み合わせて実現される。
【０００３】Ｓ／Ｐ変換回路としてはシフトレジスタを
用いることもできるが、シリアルデータの頭出し機能が
必要な場合や低消費電力動作が要求される場合には、ア
ドレスポインタ方式が用いられる。アドレスポインタ方
式によれば、シリアルリードを行なう場合には、メモリ
セルアレー中のデータをシリアルデータレジスタに転送
し、そのデータをシリアルアドレスポインタによって順
次データ線上に読み出す。また、シリアルライトを行な
う場合には、データ線からシリアルアドレスポインタに
よって指定されるシリアルデータレジスタの各ビットへ
順次データを書き込み、そのデータをメモリセルアレー
へ転送する。
用いることもできるが、シリアルデータの頭出し機能が
必要な場合や低消費電力動作が要求される場合には、ア
ドレスポインタ方式が用いられる。アドレスポインタ方
式によれば、シリアルリードを行なう場合には、メモリ
セルアレー中のデータをシリアルデータレジスタに転送
し、そのデータをシリアルアドレスポインタによって順
次データ線上に読み出す。また、シリアルライトを行な
う場合には、データ線からシリアルアドレスポインタに
よって指定されるシリアルデータレジスタの各ビットへ
順次データを書き込み、そのデータをメモリセルアレー
へ転送する。
【０００４】一般に大容量メモリにおいては、歩留向上
のため、製造過程で生じた欠陥を含む行あるいは列を、
予備の行あるいは列と置き換えて良品とする行冗長回
路、あるいは列冗長回路が用いられる。ＤＲＡＭメモリ
セルにＳ／Ｐ変換回路を付加してシリアル入出力可能と
したメモリの場合、行冗長回路は普通のＤＲＡＭと同じ
ものが使えるが、列冗長回路については、列選択が行デ
コーダではなく、シリアルに列を選択するアドレスポイ
ンタによって行なわれるので、通常のＤＲＡＭとは異な
る複雑な回路が必要であった。
のため、製造過程で生じた欠陥を含む行あるいは列を、
予備の行あるいは列と置き換えて良品とする行冗長回
路、あるいは列冗長回路が用いられる。ＤＲＡＭメモリ
セルにＳ／Ｐ変換回路を付加してシリアル入出力可能と
したメモリの場合、行冗長回路は普通のＤＲＡＭと同じ
ものが使えるが、列冗長回路については、列選択が行デ
コーダではなく、シリアルに列を選択するアドレスポイ
ンタによって行なわれるので、通常のＤＲＡＭとは異な
る複雑な回路が必要であった。
【０００５】図３にアドレスポインタを用いたシリアル
出力が可能なメモリに従来の方法で列冗長回路を付加し
た例を示す。通常の列選択はＤフリップフロップＤＤ１
〜ＤＤｎからなるシフトレジスタで構成されるアドレス
ポインタによって行なわれる。冗長列の選択も同様なシ
フトレジスタからなる回路で行なうことができれば、冗
長列選択のタイミングが通常列選択のタイミングと同じ
になり好都合である。しかし、冗長列に対してシフトレ
ジスタ１段分の回路を設けて、それをアドレスポインタ
を構成するシフトレジスタの任意の段と置き換えるのは
配線の引きまわしによる遅延の問題により困難である。
また、冗長列に対してアドレスポインタ全体と同じ段数
のシフトレジスタを設ければ配線遅延の問題は避けられ
るが、チップ面積および消費電力の著しい増大を招くこ
とになり、有効な解決手段にはならない。
出力が可能なメモリに従来の方法で列冗長回路を付加し
た例を示す。通常の列選択はＤフリップフロップＤＤ１
〜ＤＤｎからなるシフトレジスタで構成されるアドレス
ポインタによって行なわれる。冗長列の選択も同様なシ
フトレジスタからなる回路で行なうことができれば、冗
長列選択のタイミングが通常列選択のタイミングと同じ
になり好都合である。しかし、冗長列に対してシフトレ
ジスタ１段分の回路を設けて、それをアドレスポインタ
を構成するシフトレジスタの任意の段と置き換えるのは
配線の引きまわしによる遅延の問題により困難である。
また、冗長列に対してアドレスポインタ全体と同じ段数
のシフトレジスタを設ければ配線遅延の問題は避けられ
るが、チップ面積および消費電力の著しい増大を招くこ
とになり、有効な解決手段にはならない。
【０００６】そのために、従来は冗長列の選択をシフト
レジスタではなく、図３に示すようにカウンタとデコー
ダによって行なっていた。すなわち、クロック入力ＳＣ
ＬＫからアドレスカウンタ１３により２進アドレスＡ
０，Ａ１，……，Ａｍを発生させ、それを通常のＤＲＡ
Ｍと同様な冗長列デコーダ１４に入力する。冗長列デコ
ーダはヒューズの切断によってプログラムされ、欠陥列
に対応する２進アドレスが入力されたとき、出力がアク
ティブになる。アドレスポインタ出力がＤフリップフロ
ップＤＤ１〜ＤＤｎの出力から直接得られるのに対し
て、冗長列デコーダ出力は、カウンタでいったん２進数
に変換した結果をデコードするという手続きを経てい
る。そのために冗長列デコーダ出力が確定するタイミン
グは、アドレスポインタ出力のタイミングよりも遅くな
る。したがってこの冗長列デコーダ出力をアドレスポイ
ンタ出力と同様にデータレジスタとデータ線との接続の
ために使うとすると、シリアルリード時において冗長列
が選択されたときのみアクセスタイムが遅くなる。この
冗長列選択時のアクセスタイム遅れを減らすため、冗長
列に対しては専用の冗長データ線１１を設けて、冗長列
デコーダ出力により通常のデータ線との間で切り換えを
行なうようにしている。
レジスタではなく、図３に示すようにカウンタとデコー
ダによって行なっていた。すなわち、クロック入力ＳＣ
ＬＫからアドレスカウンタ１３により２進アドレスＡ
０，Ａ１，……，Ａｍを発生させ、それを通常のＤＲＡ
Ｍと同様な冗長列デコーダ１４に入力する。冗長列デコ
ーダはヒューズの切断によってプログラムされ、欠陥列
に対応する２進アドレスが入力されたとき、出力がアク
ティブになる。アドレスポインタ出力がＤフリップフロ
ップＤＤ１〜ＤＤｎの出力から直接得られるのに対し
て、冗長列デコーダ出力は、カウンタでいったん２進数
に変換した結果をデコードするという手続きを経てい
る。そのために冗長列デコーダ出力が確定するタイミン
グは、アドレスポインタ出力のタイミングよりも遅くな
る。したがってこの冗長列デコーダ出力をアドレスポイ
ンタ出力と同様にデータレジスタとデータ線との接続の
ために使うとすると、シリアルリード時において冗長列
が選択されたときのみアクセスタイムが遅くなる。この
冗長列選択時のアクセスタイム遅れを減らすため、冗長
列に対しては専用の冗長データ線１１を設けて、冗長列
デコーダ出力により通常のデータ線との間で切り換えを
行なうようにしている。
【０００７】
【発明が解決しようとする課題】このような従来の列冗
長回路では、通常列選択時と冗長列選択時の回路動作が
全く異なるため、両者のタイミングを合わせるのは極め
て困難になる。両者のタイミングがずれるとアクセスタ
イムか出力データホールドタイムのいずれかが、冗長列
の使用により悪化することになる。冗長列選択時の回路
動作の方が遅ければ、それによってアクセスタイムが遅
くなる。逆に冗長列選択時の回路動作の方が早くなる
と、通常の列選択から冗長列選択へと移るとき出力デー
タが通常よりも早く変わってしまうことになるので、出
力データホールドタイムが悪化する。
長回路では、通常列選択時と冗長列選択時の回路動作が
全く異なるため、両者のタイミングを合わせるのは極め
て困難になる。両者のタイミングがずれるとアクセスタ
イムか出力データホールドタイムのいずれかが、冗長列
の使用により悪化することになる。冗長列選択時の回路
動作の方が遅ければ、それによってアクセスタイムが遅
くなる。逆に冗長列選択時の回路動作の方が早くなる
と、通常の列選択から冗長列選択へと移るとき出力デー
タが通常よりも早く変わってしまうことになるので、出
力データホールドタイムが悪化する。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
するために、シリアルアドレスポインタよりもクロック
１周期、あるいは半周期分先に同じアドレスを２進数で
発生するアドレスカウンタと、このアドレスを入力とす
る冗長列デコーダと、その冗長列デコーダ出力を入力と
する、シリアルアドレスポインタ１段分の回路と同等な
Ｄフリップフロップと、そのＤフリップフロップの出力
によって冗長シリアルデータレジスタとデータ線との間
の転送ゲートをオンにする回路と、シフトレジスタを構
成するＤフリップフロップの出力によって通常のシリア
ルデータレジスタとデータ線との間の転送ゲートを、シ
リアルアドレスポインタを構成する前記シフトレジスタ
の出力が何であっても全てオフにする回路とを備えてな
るものである。
するために、シリアルアドレスポインタよりもクロック
１周期、あるいは半周期分先に同じアドレスを２進数で
発生するアドレスカウンタと、このアドレスを入力とす
る冗長列デコーダと、その冗長列デコーダ出力を入力と
する、シリアルアドレスポインタ１段分の回路と同等な
Ｄフリップフロップと、そのＤフリップフロップの出力
によって冗長シリアルデータレジスタとデータ線との間
の転送ゲートをオンにする回路と、シフトレジスタを構
成するＤフリップフロップの出力によって通常のシリア
ルデータレジスタとデータ線との間の転送ゲートを、シ
リアルアドレスポインタを構成する前記シフトレジスタ
の出力が何であっても全てオフにする回路とを備えてな
るものである。
【０００９】
【作用】本発明は上記の構成により、冗長列選択時にお
いても、通常列選択時とタイミング的に全く等価な回路
動作をさせることができ、アクセスタイムをも出力デー
タホールドタイムをも劣化させることのない列冗長回路
をＤＲＡＭベースのシリアル入出力メモリにおいて実現
するものである。
いても、通常列選択時とタイミング的に全く等価な回路
動作をさせることができ、アクセスタイムをも出力デー
タホールドタイムをも劣化させることのない列冗長回路
をＤＲＡＭベースのシリアル入出力メモリにおいて実現
するものである。
【００１０】
【実施例】以下、本発明の一実施例について図１および
図２を参照しながら説明する。
図２を参照しながら説明する。
【００１１】図１はＤＲＡＭベースＦＩＦＯメモリのシ
リアルデータ出力回路に本発明を適用した例であり、図
２はその動作を説明するタイミングチャートである。
リアルデータ出力回路に本発明を適用した例であり、図
２はその動作を説明するタイミングチャートである。
【００１２】図２に示すように本ＦＩＦＯメモリのリー
トポートは外部クロックＳＲＣＫに同期して動作する。
リセット入力／ＲＳＴＲがアクティブになると、クロッ
ク信号ＳＲＣＫの最初のクロックでアドレスカウンタリ
セット信号ＲＳＴ１がアクティブとなってその状態が取
り込まれ、その次のクロックでシリアルアドレスポイン
タリセット信号ＲＳＴ２がアクティブとなってシリアル
アドレスポインタＰＯ０〜ＰＯｎ−２がリセットされ、
シリアルアドレスポインタの位置が先頭に戻る。シリア
ルアドレスポインタのリセットは２段目以降のＤフリッ
プフロップＤ３〜Ｄｎに対するシリアルアドレスポイン
タリセット信号ＲＳＴ２および初段のＤフリップフロッ
プＤ２に対する入力信号ＩＮＩＴによって行なわれる。
一方、冗長列デコーダ３への入力信号Ａ０，Ａ１，…
…，Ａｍを発生するアドレスカウンタ２のリセットは、
リセット入力／ＲＳＴＲを取り込むと同時に発生される
アドレスカウンタリセット信号ＲＳＴ１によって行なわ
れる。したがって、アドレスカウンタ２のリセットは、
ＤフリップフロップＤ２，Ｄ３，……，Ｄｎからなるシ
リアルアドレスポインタのリセットよりも外部クロック
ＳＲＣＫの１周期分だけ早くなる。その結果、冗長列デ
コーダ３の入力は、アドレスポインタが指定するアドレ
スよりも常に１周期分先のアドレスとなる。
トポートは外部クロックＳＲＣＫに同期して動作する。
リセット入力／ＲＳＴＲがアクティブになると、クロッ
ク信号ＳＲＣＫの最初のクロックでアドレスカウンタリ
セット信号ＲＳＴ１がアクティブとなってその状態が取
り込まれ、その次のクロックでシリアルアドレスポイン
タリセット信号ＲＳＴ２がアクティブとなってシリアル
アドレスポインタＰＯ０〜ＰＯｎ−２がリセットされ、
シリアルアドレスポインタの位置が先頭に戻る。シリア
ルアドレスポインタのリセットは２段目以降のＤフリッ
プフロップＤ３〜Ｄｎに対するシリアルアドレスポイン
タリセット信号ＲＳＴ２および初段のＤフリップフロッ
プＤ２に対する入力信号ＩＮＩＴによって行なわれる。
一方、冗長列デコーダ３への入力信号Ａ０，Ａ１，…
…，Ａｍを発生するアドレスカウンタ２のリセットは、
リセット入力／ＲＳＴＲを取り込むと同時に発生される
アドレスカウンタリセット信号ＲＳＴ１によって行なわ
れる。したがって、アドレスカウンタ２のリセットは、
ＤフリップフロップＤ２，Ｄ３，……，Ｄｎからなるシ
リアルアドレスポインタのリセットよりも外部クロック
ＳＲＣＫの１周期分だけ早くなる。その結果、冗長列デ
コーダ３の入力は、アドレスポインタが指定するアドレ
スよりも常に１周期分先のアドレスとなる。
【００１３】この１周期分先のアドレスが欠陥列のアド
レスであるならば、冗長列デコーダ３の出力７がアクテ
ィブになり、これがＤフリップフロップＤ１に入力され
る。次の外部クロックでＤフリップフロップＤ１の出力
端子８がアクティブになり、冗長シリアルデータレジス
タＲ１とデータ線１との間の転送ゲートＳ１がオンにな
る。このときＤフリップフロップＤ２，Ｄ３，……，Ｄ
ｎからなるシフトレジスタの出力は、ちょうど欠陥列に
相当するところがアクティブになっているが、冗長列選
択を行なっているＤフリップフロップＤ１の出力がＡＮ
ＤゲートＡＮ２，ＡＮ３，……，ＡＮｎの一方の入力端
子に入力されているため、通常のシリアルデータレジス
タＲ２，Ｒ３，……，Ｒｎとデータ線１との間の転送ゲ
ートＳ２，Ｓ３，……，Ｓｎは全てオフになる。このよ
うにして、欠陥列のシリアルデータレジスタに替わって
冗長列の冗長シリアルデータレジスタＲ１がデータ線に
接続されることになる。
レスであるならば、冗長列デコーダ３の出力７がアクテ
ィブになり、これがＤフリップフロップＤ１に入力され
る。次の外部クロックでＤフリップフロップＤ１の出力
端子８がアクティブになり、冗長シリアルデータレジス
タＲ１とデータ線１との間の転送ゲートＳ１がオンにな
る。このときＤフリップフロップＤ２，Ｄ３，……，Ｄ
ｎからなるシフトレジスタの出力は、ちょうど欠陥列に
相当するところがアクティブになっているが、冗長列選
択を行なっているＤフリップフロップＤ１の出力がＡＮ
ＤゲートＡＮ２，ＡＮ３，……，ＡＮｎの一方の入力端
子に入力されているため、通常のシリアルデータレジス
タＲ２，Ｒ３，……，Ｒｎとデータ線１との間の転送ゲ
ートＳ２，Ｓ３，……，Ｓｎは全てオフになる。このよ
うにして、欠陥列のシリアルデータレジスタに替わって
冗長列の冗長シリアルデータレジスタＲ１がデータ線に
接続されることになる。
【００１４】以上の説明からわかるように、冗長列の冗
長シリアルデータレジスタが選択されてデータ線上にデ
ータが出力されるタイミングは、アドレスポインタを構
成するＤフリップフロップＤ２，Ｄ３，……，Ｄｎと同
等なＤフリップフロップＤ１の出力が確定するタイミン
グで決まるので通常の列選択の場合と基本的に同一とな
る。さらに、データ線上にデータが読み出された後は、
通常の列選択時と全く同一の径路を経てデータが出力さ
れるので、冗長列選択時でも通常の列選択時と同じタイ
ミングで出力データが得られることになる。すなわち、
本発明の実施例の列冗長回路によれば、冗長回路の使用
によるアクセスタイム、あるいは出力データホールドタ
イムの劣化がなくなる。
長シリアルデータレジスタが選択されてデータ線上にデ
ータが出力されるタイミングは、アドレスポインタを構
成するＤフリップフロップＤ２，Ｄ３，……，Ｄｎと同
等なＤフリップフロップＤ１の出力が確定するタイミン
グで決まるので通常の列選択の場合と基本的に同一とな
る。さらに、データ線上にデータが読み出された後は、
通常の列選択時と全く同一の径路を経てデータが出力さ
れるので、冗長列選択時でも通常の列選択時と同じタイ
ミングで出力データが得られることになる。すなわち、
本発明の実施例の列冗長回路によれば、冗長回路の使用
によるアクセスタイム、あるいは出力データホールドタ
イムの劣化がなくなる。
【００１５】なお、実施例ではアドレスカウンタ出力が
シリアルアドレスポインタ出力よりも１周期分早いとし
たが、これが半周期分であっても同様な効果が得られ
る。さらに、本発明はＦＩＦＯメモリに限らず、例えば
マルチポートメモリ（ビデオＲＡＭ）でも、頭出しアド
レスを設定するタイミングが実際にそのアドレスのデー
タを出力するクロックのタイミングよりも早いことを利
用してアドレスカウンタをシリアルアドレスポインタよ
りも先に動かすことによって同様に実施できる。また、
実施例ではシリアルリードの場合について説明したが、
シリアルライトの場合でも同様な回路によって列冗長回
路が実現できるのはもちろんである。
シリアルアドレスポインタ出力よりも１周期分早いとし
たが、これが半周期分であっても同様な効果が得られ
る。さらに、本発明はＦＩＦＯメモリに限らず、例えば
マルチポートメモリ（ビデオＲＡＭ）でも、頭出しアド
レスを設定するタイミングが実際にそのアドレスのデー
タを出力するクロックのタイミングよりも早いことを利
用してアドレスカウンタをシリアルアドレスポインタよ
りも先に動かすことによって同様に実施できる。また、
実施例ではシリアルリードの場合について説明したが、
シリアルライトの場合でも同様な回路によって列冗長回
路が実現できるのはもちろんである。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
アクセスタイムや出力データホールドタイムを劣化させ
ることなく、良好な特性を保ちながら列冗長回路によっ
て歩留の向上を実現できる。
アクセスタイムや出力データホールドタイムを劣化させ
ることなく、良好な特性を保ちながら列冗長回路によっ
て歩留の向上を実現できる。
【図１】本発明の一実施例のシリアル出力メモリの列冗
長回路を示す回路図
長回路を示す回路図
【図２】同シリアル出力メモリのタイミングチャート
【図３】従来の列冗長回路を示す回路図
ＳＲＣＫ 外部クロック ＤＴ データ転送制御信号 ＲＳＴ１ アドレスカウンタリセット信号 ＲＳＴ２ シリアルアドレスポインタリセット信号 ８ 冗長列選択時のＤフリップフロップ出力端子
Claims (1)
- 【請求項１】 行列に配列されたメモリセルアレーと、
シリアル出力するデータを一時的に保持するシリアルデ
ータレジスタと、前記メモリセルアレー中のデータを前
記シリアルデータレジスタへ転送する第１のデータ転送
手段と、前記シリアルデータレジスタの各ビットを外部
クロックに同期してシリアルに指定するシフトレジスタ
からなるシリアルアドレスポインタと、前記シリアルア
ドレスポインタによって指定されたシリアルデータレジ
スタのビットをデータ線に転送する第２のデータ転送手
段と、前記シリアルアドレスポインタと同一のビット位
置を前記シリアルアドレスポインタよりも早く指定する
アドレスを前記外部クロックに同期して発生するアドレ
スカウンタと、前記アドレスを入力とする冗長列デコー
ダと、冗長列および冗長シリアルデータレジスタと、前
記冗長列デコーダ出力を入力とする前記シフトレジスタ
１段分の回路と等価なＤフリップフロップと、前記Ｄフ
リップフロップの出力によって前記冗長シリアルデータ
レジスタのデータを前記データ線に転送する第３のデー
タ転送手段と、前記シフトレジスタの出力によって前記
第２の転送手段を転送不能とする転送制御手段とを備え
てなるメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400579A JP2629450B2 (ja) | 1990-12-06 | 1990-12-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400579A JP2629450B2 (ja) | 1990-12-06 | 1990-12-06 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209399A JPH04209399A (ja) | 1992-07-30 |
| JP2629450B2 true JP2629450B2 (ja) | 1997-07-09 |
Family
ID=18510475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400579A Expired - Lifetime JP2629450B2 (ja) | 1990-12-06 | 1990-12-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629450B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013246855A (ja) * | 2012-05-28 | 2013-12-09 | Toshiba Corp | 半導体メモリ |
-
1990
- 1990-12-06 JP JP2400579A patent/JP2629450B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04209399A (ja) | 1992-07-30 |
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