JPH0589664A - ダイナミツク型ランダムアクセスメモリ装置 - Google Patents
ダイナミツク型ランダムアクセスメモリ装置Info
- Publication number
- JPH0589664A JPH0589664A JP3277188A JP27718891A JPH0589664A JP H0589664 A JPH0589664 A JP H0589664A JP 3277188 A JP3277188 A JP 3277188A JP 27718891 A JP27718891 A JP 27718891A JP H0589664 A JPH0589664 A JP H0589664A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory cell
- signal
- read
- dynamic random
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は動画像圧縮伸長用動き検出メ
モリをダイナミック型ランダムアクセスメモリ装置で実
現することである。 【構成】 メモリセルアレイ１は１６のサブアレイＡ〜
Ｐに分割されており、ＭＰＥＧメモリのアクセス手段に
対応した４×４ピクセルのデータは各々別のサブアレイ
Ａ〜Ｐ上に保持する制御信号発生回路６はアドレスのラ
ッチ、デジット線のバランス、センス動作、データ出力
をパイプライン化し、高速アクセスを可能にしている。
モリをダイナミック型ランダムアクセスメモリ装置で実
現することである。 【構成】 メモリセルアレイ１は１６のサブアレイＡ〜
Ｐに分割されており、ＭＰＥＧメモリのアクセス手段に
対応した４×４ピクセルのデータは各々別のサブアレイ
Ａ〜Ｐ上に保持する制御信号発生回路６はアドレスのラ
ッチ、デジット線のバランス、センス動作、データ出力
をパイプライン化し、高速アクセスを可能にしている。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にデータレート高速化技術に関する。
特にデータレート高速化技術に関する。
【０００２】
【従来の技術】従来のダイナミック型ランダムアクセス
メモリ装置（以下、ＤＲＡＭと称す）は、データレート
の高速化を図るために連続してアクセス可能なアドレス
を限定して、シリアルアクセスするページ動作や、アド
レスラッチとデータ出力を同時に実施する２段パイプラ
イン動作を取り入れている。
メモリ装置（以下、ＤＲＡＭと称す）は、データレート
の高速化を図るために連続してアクセス可能なアドレス
を限定して、シリアルアクセスするページ動作や、アド
レスラッチとデータ出力を同時に実施する２段パイプラ
イン動作を取り入れている。
【０００３】
【発明が解決しようとする課題】しかしながら、動画像
圧縮・伸長用動き検出メモリ（以下、ＭＰＥＧメモリと
称す）は、３種類の特定されたアクセス手順のもとで、
現状の４倍以上の高速なデータレートを必要とされるの
で、従来のＤＲＡＭに採用されている高速化技術では不
十分であるという問題点があった。
圧縮・伸長用動き検出メモリ（以下、ＭＰＥＧメモリと
称す）は、３種類の特定されたアクセス手順のもとで、
現状の４倍以上の高速なデータレートを必要とされるの
で、従来のＤＲＡＭに採用されている高速化技術では不
十分であるという問題点があった。
【０００４】一方、ＭＰＥＧメモリを高速スタティック
ＲＡＭを用いることは記憶容量が不足し、また、スタテ
ィックＲＡＭはコストパフォーマンスの点で、ＤＲＡＭ
に劣るという問題点があった。
ＲＡＭを用いることは記憶容量が不足し、また、スタテ
ィックＲＡＭはコストパフォーマンスの点で、ＤＲＡＭ
に劣るという問題点があった。
【０００５】
【課題を解決するための手段】本願発明の第１の要旨
は、ロウアドレスとカラムアドレスの２相の信号を時分
割に指定するダイナミックランダムアクセスメモリ（以
下、ダイナミックＲＡＭと称す）であって、カラムアド
レスを１６（４×４）のモードとして１６の群に分割
し、それぞれを１つのセルアレイに構成し、各群独立に
４段のパイプライン動作をカラムアドレスのストローブ
信号のサイクルに同期して行うこととである。
は、ロウアドレスとカラムアドレスの２相の信号を時分
割に指定するダイナミックランダムアクセスメモリ（以
下、ダイナミックＲＡＭと称す）であって、カラムアド
レスを１６（４×４）のモードとして１６の群に分割
し、それぞれを１つのセルアレイに構成し、各群独立に
４段のパイプライン動作をカラムアドレスのストローブ
信号のサイクルに同期して行うこととである。
【０００６】本願発明の第２の要旨は、１６個のメモリ
セルサブアレイと、各メモリセルサブアレイにそれぞれ
アドレスを供給する複数アドレスレジスタと、各メモリ
セルサブアレイとのデータの授受を実行する複数のリー
ドライトアンプと、リードライトアンプとデータ入出力
端子との間に設けられたデータ入出力ユニットと、クロ
ック信号に同期して一連の制御信号を発生する制御信号
発生回路とを備え、上記一連の制御信号はアドレス信号
のアドレスレジスタへのラッチと、アドレス信号で指定
されたメモリセルサブブロックのデジット線のバランス
と、アドレス信号で指定されたメモリセルサブブロック
から読み出されたデータの供給されたリード・ライトア
ンプの活性化と、リードライトアンプから供給されたデ
ータのデータ入出力ユニットからの出力をパイプライン
方式で制御することである。
セルサブアレイと、各メモリセルサブアレイにそれぞれ
アドレスを供給する複数アドレスレジスタと、各メモリ
セルサブアレイとのデータの授受を実行する複数のリー
ドライトアンプと、リードライトアンプとデータ入出力
端子との間に設けられたデータ入出力ユニットと、クロ
ック信号に同期して一連の制御信号を発生する制御信号
発生回路とを備え、上記一連の制御信号はアドレス信号
のアドレスレジスタへのラッチと、アドレス信号で指定
されたメモリセルサブブロックのデジット線のバランス
と、アドレス信号で指定されたメモリセルサブブロック
から読み出されたデータの供給されたリード・ライトア
ンプの活性化と、リードライトアンプから供給されたデ
ータのデータ入出力ユニットからの出力をパイプライン
方式で制御することである。
【０００７】
【発明の作用】制御信号はアドレス信号をラッチして４
つのメモリセルサブブロックを順次指定するとともに、
デジット線のバランス、センス動作、データの出力をパ
イプライン制御する。
つのメモリセルサブブロックを順次指定するとともに、
デジット線のバランス、センス動作、データの出力をパ
イプライン制御する。
【０００８】
【実施例】次に本発明について図面に示された実施例を
通して説明する。図１は本発明の第１実施例を示すブロ
ック図である。メモリセルアレイ１は１６に分割された
サブアレイＡ〜Ｐからなり、各サブアレイＡ〜Ｐは各々
アドレスレジスタ３とライト／リードアンプ４に接続さ
れている。クロック入力５からクロック信号の供給され
る制御信号発生回路６は一連の制御信号を形成し、パイ
プライン制御を可能にする。制御信号はアドレス入力７
のアドレスレジスタ３への転送からデータの入出力バッ
ファ８を介した入力まで制御する。
通して説明する。図１は本発明の第１実施例を示すブロ
ック図である。メモリセルアレイ１は１６に分割された
サブアレイＡ〜Ｐからなり、各サブアレイＡ〜Ｐは各々
アドレスレジスタ３とライト／リードアンプ４に接続さ
れている。クロック入力５からクロック信号の供給され
る制御信号発生回路６は一連の制御信号を形成し、パイ
プライン制御を可能にする。制御信号はアドレス入力７
のアドレスレジスタ３への転送からデータの入出力バッ
ファ８を介した入力まで制御する。
【０００９】ところで、ＭＰＥＧメモリのアクセス手段
は１６×１６のピクセルを１つの単位とした領域に対
し、図２に示す３通りのパターンで特定されている。す
なわち、第１のパターン２１では各行とも左端のピクセ
ルから右端のピクセルに移行し、第２のパターン２２で
は、ピクセルは折り返しつつ指定され、第３のパターン
２３では斜め方向に折り返しつつピクセルは指定されて
いる。これに対し、図３に示すように４×４＝１６ピク
セルのデータをメモリセルアレイ１上で別々のサブアレ
イＡ〜Ｐに４個づつ割り当ててあり、４段のパイプライ
ン動作が可能になる。
は１６×１６のピクセルを１つの単位とした領域に対
し、図２に示す３通りのパターンで特定されている。す
なわち、第１のパターン２１では各行とも左端のピクセ
ルから右端のピクセルに移行し、第２のパターン２２で
は、ピクセルは折り返しつつ指定され、第３のパターン
２３では斜め方向に折り返しつつピクセルは指定されて
いる。これに対し、図３に示すように４×４＝１６ピク
セルのデータをメモリセルアレイ１上で別々のサブアレ
イＡ〜Ｐに４個づつ割り当ててあり、４段のパイプライ
ン動作が可能になる。
【００１０】次に、本実施例の４段パイプライン動作に
ついて読み出し動作を例にとって図４，図５を参照して
説明する。
ついて読み出し動作を例にとって図４，図５を参照して
説明する。
【００１１】時刻ｔ1に行アドレスストローブ信号ＲＡ
Ｓ(オーハ゛ーライン)を降下させ、行アドレスＸをラッチする。
時刻ｔ2〜ｔ5に列アドレスストローブ信号ＣＡＳ(オーハ゛ー
ライン)をそれぞれ降下させ、列アドレスＹＡ，ＹＢ，Ｙ
Ｃ，ＹＤを順次アドレスレジスタ３にラッチすると、デ
ータ（Ｘ，ＹＡ）（Ｘ，ＹＢ）（Ｘ，ＹＣ）（Ｘ，Ｙ
Ｄ）がサブアレイＡ〜Ｄから読み出され、データレート
の高速化を図ることが可能になる。
Ｓ(オーハ゛ーライン)を降下させ、行アドレスＸをラッチする。
時刻ｔ2〜ｔ5に列アドレスストローブ信号ＣＡＳ(オーハ゛ー
ライン)をそれぞれ降下させ、列アドレスＹＡ，ＹＢ，Ｙ
Ｃ，ＹＤを順次アドレスレジスタ３にラッチすると、デ
ータ（Ｘ，ＹＡ）（Ｘ，ＹＢ）（Ｘ，ＹＣ）（Ｘ，Ｙ
Ｄ）がサブアレイＡ〜Ｄから読み出され、データレート
の高速化を図ることが可能になる。
【００１２】すなわち、４段の各々の動作は図５に示す
ように（１）アドレスラッチ、デコーダ動作（２）デジ
ット線バランス（３）データセンスラッチ（４）出力を
４つのサブアレイＡ〜Ｄについて繰り返すことになる。
また、高速化のためにページ動作を実施し、ＣＡＳ(オーハ
゛ーライン)により４段の動作を同期させて実施している。例
えば、図５中ｔ＝Ｔの時には、サブアレイＡのデータが
出力され、サブアレイＢのデータがセンスアンプにラッ
チされ、サブアレイＣのデジット線がバランスされ、サ
ブアレイＤのアドレスがラッチされデコーダ動作を実施
していることになる。
ように（１）アドレスラッチ、デコーダ動作（２）デジ
ット線バランス（３）データセンスラッチ（４）出力を
４つのサブアレイＡ〜Ｄについて繰り返すことになる。
また、高速化のためにページ動作を実施し、ＣＡＳ(オーハ
゛ーライン)により４段の動作を同期させて実施している。例
えば、図５中ｔ＝Ｔの時には、サブアレイＡのデータが
出力され、サブアレイＢのデータがセンスアンプにラッ
チされ、サブアレイＣのデジット線がバランスされ、サ
ブアレイＤのアドレスがラッチされデコーダ動作を実施
していることになる。
【００１３】しかしながら、かかる４段のパイプライン
動作中に、同一サブアレイが異なる段階でアクセスされ
ると不具合が生じる。そこで、不都合なアクセスを検出
する検出回路を備えてもよい。例えば、図５のｔ＝Ｔの
タイミングで再びサブアレイＡを選択するアドレス入力
がラッチされた場合には、サブアレイＡからデータ出力
中にも係わらず、アドレスラッチとデコードがサブアレ
イＡについてなされることになる。このような不具合が
起きたことを感知するには、列アドレスストローブ信号
ＣＡＳ(オーハ゛ーライン)に同期して入力されたアドレスを先行
する３クロックに同期して入力されたアドレスと比較し
て同一サブアレイを選択しているか否か中を判断するこ
とにより実現できる。
動作中に、同一サブアレイが異なる段階でアクセスされ
ると不具合が生じる。そこで、不都合なアクセスを検出
する検出回路を備えてもよい。例えば、図５のｔ＝Ｔの
タイミングで再びサブアレイＡを選択するアドレス入力
がラッチされた場合には、サブアレイＡからデータ出力
中にも係わらず、アドレスラッチとデコードがサブアレ
イＡについてなされることになる。このような不具合が
起きたことを感知するには、列アドレスストローブ信号
ＣＡＳ(オーハ゛ーライン)に同期して入力されたアドレスを先行
する３クロックに同期して入力されたアドレスと比較し
て同一サブアレイを選択しているか否か中を判断するこ
とにより実現できる。
【００１４】具体的には図６に示すように、アドレス入
力バッファ１０に取り込まれたアドレスは列アドレスス
トローブ信号ＣＡＳ(オーハ゛ーライン)に同期してシフトレジス
タ１１に順次ラッチされ、先行する３クロック分のアド
レスはアドレス比較回路１２で最新のアドレスと比較さ
れる。その比較結果はＯＲ回路１３に入力されＯＲ回路
の出力がミスマッチ出力信号１４として出力される。
力バッファ１０に取り込まれたアドレスは列アドレスス
トローブ信号ＣＡＳ(オーハ゛ーライン)に同期してシフトレジス
タ１１に順次ラッチされ、先行する３クロック分のアド
レスはアドレス比較回路１２で最新のアドレスと比較さ
れる。その比較結果はＯＲ回路１３に入力されＯＲ回路
の出力がミスマッチ出力信号１４として出力される。
【００１５】
【発明の効果】以上説明したように本発明は、ＭＰＥＧ
メモリ特有のアクセス手段のもとで、ページ動作を４段
パイプライン化が実現でき、かつ現在のページ動作の４
倍の高速化が実現できる。従って、本機能を有したダイ
ナミックＲＡＭは大容量化、コストパフォーマンスの点
で優れ、ダイナミックＲＡＭの適用範囲を広げることが
できるという効果を有する。
メモリ特有のアクセス手段のもとで、ページ動作を４段
パイプライン化が実現でき、かつ現在のページ動作の４
倍の高速化が実現できる。従って、本機能を有したダイ
ナミックＲＡＭは大容量化、コストパフォーマンスの点
で優れ、ダイナミックＲＡＭの適用範囲を広げることが
できるという効果を有する。
【図１】本発明の第１実施例を示すブロック図である。
【図２】ＭＰＥＧメモリのアクセス手段を示す図であ
る。
る。
【図３】第１実施例のサブアレイの割当を示す図であ
る。
る。
【図４】第１実施例の動作を示すタイミングチャートで
ある。
ある。
【図５】図４のタイミングでの各サブアレイの動作内容
の時系列変化を示す図である。
の時系列変化を示す図である。
【図６】ミスマッチ信号発生回路を示すブロック図であ
る。
る。
１ メモリセルアレイ ３ アドレスレジスタ ４ ライトリードアンプ ５ クロック入力 ６ 制御信号発生回路 ７ アドレス入力 ８ 入出力バッファ ９ データ入出力 １０ アドレス入力バッファ １１ シフトレジスタ １２ アドレス比較回路 １３ ＯＲ回路 １４ ミスマッチ出力信号
Claims (3)
- 【請求項１】 ロウアドレスとカラムアドレスの２相の
信号を時分割に指定するダイナミックランダムアクセス
メモリ（以下、ダイナミックＲＡＭと称す）であって、
カラムアドレスを１６（４×４）のモードとして１６の
群に分割し、それぞれを１つのセルアレイに構成し、各
群独立に４段のパイプライン動作をカラムアドレスのス
トローブ信号のサイクルに同期して行うこととを特徴と
するダイナミック型ランダムアクセスメモリ。 - 【請求項２】 １６個のメモリセルサブアレイと、各メ
モリセルサブアレイにそれぞれアドレスを供給する複数
アドレスレジスタと、各メモリセルサブアレイとのデー
タの授受を実行する複数のリードライトアンプと、リー
ドライトアンプとデータ入出力端子との間に設けられた
データ入出力ユニットと、クロック信号に同期して一連
の制御信号を発生する制御信号発生回路とを備え、上記
一連の制御信号はアドレス信号のアドレスレジスタへの
ラッチと、アドレス信号で指定されたメモリセルサブブ
ロックのデジット線のバランスと、アドレス信号で指定
されたメモリセルサブブロックから読み出されたデータ
の供給されたリード・ライトアンプの活性化と、リード
ライトアンプから供給されたデータのデータ入出力ユニ
ットからの出力をパイプライン方式で制御することを特
徴とするダイナミック型ランダムアクセスメモリ装置。 - 【請求項３】 上記一連の制御信号が同時に同一のメモ
リセルサブブロックに関し供給されたことを検出してミ
スマッチ信号を出力する検出回路をさらに備えた請求項
２記載のダイナミック型ランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277188A JP2932790B2 (ja) | 1991-09-27 | 1991-09-27 | ダイナミック型ランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277188A JP2932790B2 (ja) | 1991-09-27 | 1991-09-27 | ダイナミック型ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0589664A true JPH0589664A (ja) | 1993-04-09 |
| JP2932790B2 JP2932790B2 (ja) | 1999-08-09 |
Family
ID=17580036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277188A Expired - Fee Related JP2932790B2 (ja) | 1991-09-27 | 1991-09-27 | ダイナミック型ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932790B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953257A (en) * | 1997-02-28 | 1999-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device accessible at high speed |
| US6665204B2 (en) * | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
| JP2007328910A (ja) * | 1994-12-23 | 2007-12-20 | Micron Technology Inc | 複数のデータ経路を有するメイン・メモリ・システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426328U (ja) * | 1977-07-22 | 1979-02-21 | ||
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
| JPH01204292A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶装置 |
-
1991
- 1991-09-27 JP JP3277188A patent/JP2932790B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426328U (ja) * | 1977-07-22 | 1979-02-21 | ||
| JPS61237289A (ja) * | 1985-04-15 | 1986-10-22 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | パイプライン方式メモリ・システム |
| JPH01204292A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007328910A (ja) * | 1994-12-23 | 2007-12-20 | Micron Technology Inc | 複数のデータ経路を有するメイン・メモリ・システム |
| US5953257A (en) * | 1997-02-28 | 1999-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device accessible at high speed |
| US6665204B2 (en) * | 2000-02-04 | 2003-12-16 | Nec Corporation | Semiconductor memory device for decreasing a coupling capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2932790B2 (ja) | 1999-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5883855A (en) | High speed semiconductor memory with burst mode | |
| US7082491B2 (en) | Memory device having different burst order addressing for read and write operations | |
| JP2740097B2 (ja) | クロック同期型半導体記憶装置およびそのアクセス方法 | |
| US4961169A (en) | Method of and apparatus for generating variable time delay | |
| JP2002216473A (ja) | 半導体メモリ装置 | |
| JPH0973781A (ja) | 同期型半導体記憶装置 | |
| JP2001167580A (ja) | 半導体記憶装置 | |
| JP4080158B2 (ja) | 高速インターリービングを用いた集積ｄｒａｍ | |
| KR100279137B1 (ko) | 반도체 메모리, 반도체 메모리의 데이타 판독 방법 및 기록방법 | |
| KR0141665B1 (ko) | 비디오램 및 시리얼데이타 출력방법 | |
| JPS61288240A (ja) | 半導体記憶装置 | |
| JP2003223785A (ja) | 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 | |
| KR100234866B1 (ko) | 직렬 액세스 메모리 장치 | |
| US6138214A (en) | Synchronous dynamic random access memory architecture for sequential burst mode | |
| JP2932790B2 (ja) | ダイナミック型ランダムアクセスメモリ装置 | |
| US6804166B2 (en) | Method and apparatus for operating a semiconductor memory at double data transfer rate | |
| JP2615050B2 (ja) | 半導体メモリ | |
| JP3288327B2 (ja) | 映像メモリ回路 | |
| JPH05342881A (ja) | 記憶回路 | |
| JP3746811B2 (ja) | 半導体集積回路 | |
| JP3654013B2 (ja) | 半導体装置及びそのテスト方法 | |
| JP2002008365A (ja) | シリアルアクセスメモリおよびデータライト／リード方法 | |
| JP2848105B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP2003216488A (ja) | データ処理装置およびこれを備えたデジタルカメラ並びに記録媒体 | |
| JPH04274082A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |