KR100279137B1 - 반도체 메모리, 반도체 메모리의 데이타 판독 방법 및 기록방법 - Google Patents

반도체 메모리, 반도체 메모리의 데이타 판독 방법 및 기록방법 Download PDF

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Abstract

억세스의 사이클 타임을 늘리지 않고 1 메모리 사이클에서 복수회의 데이타 전송을 행함으로써 데이타 전송 레이트의 향상을 꾀하는 것이다.
메모리 어레이(1)는 복수의 워드선과, 소정 수의 그룹으로 분할된 복수의 비트선과, 워드선과 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 갖고 있다. 그리고, 이 비트선은 비트선을 지정하는 열 어드레스를 그룹의 수로 나눴을 때의 나머지에 기초해서 그룹화되고 있다. 워드선 선택 수단(2)은 행 어드레스 신호에 따라서, 워드선을 선택한다. 비트선 선택 수단(3)은 열 어드레스 디코드부(4)와, 비트 스위치부(5)로 이루어진다. 열 어드레스 디코드부(4)는 열 어드레스 신호와, 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호에 따라서, 그룹수에 상당하는 수의 열 어드레스를 생성하고, 비트 스위치(5)에 의해 이들의 비트선이 선택된다. 복수의 래치부(6a, 6b, 6c)는 각각이 그룹마다 설치되고 있다. 이 비트선 선택 수단(3)은 억세스 순서 신호가 올림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로서 올림 차순 방향으로 연속하는 그룹의 수에 대응한 복수의 열 어드레스를 생성하고, 억세스 순서 신호가 내림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는 그룹수에 대응한 복수의 열 어드레스를 생성한다.

Description

반도체 메모리, 반도체 메모리의 데이타 판독 방법 및 기록 방법
본 발명은 반도체 메모리에 관한 것으로, 특히 1 메모리 사이클 중에서 복수의 데이타 전송을 행하는 반도체 메모리의 데이타 판독 방법 및 기록 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 등의 반도체 메모리에서는 데이타 전송 레이트의 향상이 큰 과제가 되고 있다. 그 때문에, 종래 메모리의 사이클 타임의 단축이나 데이타폭을 크게 하는 방법이 채용되고 있다.
랜덤 억세스성을 다소 희생해서 사이클 타임을 단축하는 방법으로서 페이지 모드가 있다. 페이지 모드는 어떤 행 어드레스에 의해 한개의 워드선을 지정한 상태에서 복수의 비트선을 순차 선택해가는 모드이다. 워드선을 고정함으로써 시간이 걸리는 행방향의 억세스를 생략할 수 있기 때문에, 사이클 타임을 단축하는 것이 가능해진다. 그러나, 이 페이지 모드에서도 메모리 사이클에 필요한 일련의 동작, 즉 열 어드레스의 취득, 디코드, 비트선 선택, 및 데이타계 회로의 구동을 1 데이타 억세스마다 행할 필요가 있기 때문에, 사이클 타임의 단축에는 자연히 한계가 있다. 또한, 메모리 사이클을 짧게 해서 데이타 전송 레이트를 올리고자 하면 단위 시간당 사이클수에 비례해서 전력 소비가 증가한다.
메모리 사이클 자신을 단축하지 않고 실효적인 사이클 타임을 작게 하는 방법으로서 메모리 동작의 파이프 라인화라고 하는 방법이 있다. 그러나, 파이프 라인화한 경우에는 파이프 라인의 동기를 취하기 위해서 고속의 클럭이 필요해지고, 동시에 동작하고 있는 제어 회로가 많아지기 때문에 소비 전력이 늘어나며, 게다가 제어가 복잡하게 되는 등의 결점이 있다. SRAM에서는 최근 주로 2차 캐쉬용(secondary caches)으로 전체의 동작을 파이프 라인화한 것이 있다. DRAM에서 전체를 파이프 라인화하는 것은 SRAM만큼 용이하지 않지만, 데이타계를 포함하는 CAS계의 회로를 파이프 라인화한 예로서, 싱크로너스 DRAM이 있다. 이들의 파이프 라인화된 메모리에서 각 메모리 사이클은 어드레스의 입력 또는 발생, 어드레스의 디코드, 그 결과에 의한 기억 장소의 선택, 또는 데이타계 회로의 일련의 동작을 포함하는 완전한 사이클이다. 파이프 라인 동작은 메모리 사이클 내의 동작을 복수의 스테이지로 분할함과 동시에, 다른 동작 스테이지 중에 있는 복수 사이클을 동시에 실행함으로써 외관 상의 사이클 타임을 단축하는 것이다.
별도의 방법으로서는 니블 모드를 구비한 DRAM과 같이 복수 어드레스(예를 들면, 4 어드레스)분의 데이타를 프리펫치하는 방법이 있다. 이 경우에는 프리펫치하는 어드레스의 수에 상당하는 데이타 래치가 필요해진다. 이들의 메모리에서는 연속 억세스의 2회째 이후의 메모리 사이클에 대해 어드레스를 내부에서 자동 발생하는 것도 생각된다. 자동 발생되는 어드레스는 소정의 어드레스 비트의 수에 의존한 어드레스 범위 내(예를 들면, 어드레스의 하위 비트의 2, 3비트)에 한정되어 있다. 이 때문에, 이 범위를 넘은 어드레스, 즉 상위 어드레스 비트를 바꿀 필요가 있는 것과 같은 어드레스에 억세스할 수는 없다. 따라서, 어드레스 내부 자동 발생에 의해서 임의의 연속 어드레스에 억세스할 수는 없다.
또한, 데이타폭을 크게 하는 방법이 있다. 그러나, 단자수가 많아지기 때문에 단자수나 데이타계 회로의 증가에 의한 칩면적의 증대, 또는 동시에 스위칭하는 단자가 늘어남으로써 노이즈가 회로 동작에 주는 영향이 문제가 된다.
상술한 것 중 어느 하나의 방법도 1 메모리 사이클 내에서는 일회의 데이타 전송만 행하는 것이 전제로 되어 있다. 그리고, 이러한 제한하에 데이타 전송의 고속화의 한계 또는 어드레스 범위의 제한이 문제로서 현재화되고 있는 중이다. 특히 그래픽 디스플레이 분야에서는 데이타 전송 레이트의 향상이 요구되고 있다. 그래픽스 디스플레이에서의 데이타 전송에서는 워드 경계(word boundaries), 또는 더블 워드 경계를 넘는 데이타 전송이 빈번하게 일어나기 때문에, 어드레스의 하위 비트로 어드레스 범위가 제한되어 있으면 이러한 데이타 전송에 유효하게 대응할 수는 없다.
그래서, 본 발명의 목적은 메모리의 데이타 전송 레이트의 향상을 꾀하는 것이다.
또한, 본 발명의 별도의 목적은 사이클 타임을 늘리지 않고 1 메모리 사이클에서 복수회의 데이타 전송을 행하는 것을 가능하게 하는 것이다.
또한, 본 발명의 별도의 목적은 사이클 타임을 늘리지 않고 워드 경계, 더블 워드 경계 등을 넘는 복수의 연속된 어드레스에 걸쳐서 1 메모리 사이클 내에 복수회의 데이타 전송을 행하는 것을 가능하게 하는 것이다.
상기 과제를 해결하기 위해서, 제1 발명은 복수의 워드선과, 소정 수의 그룹으로 분할된 복수의 비트선과, 워드선과 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 갖으며, 비트선은 비트선을 지정하는 열 어드레스를 그룹 수로 나눴을 때의 나머지에 기초해서 그룹화된 메모리 어레이와, 행 어드레스 신호에 따라서 워드선을 선택하기 위한 워드선 선택 수단과, 열 어드레스 신호와, 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호에 따라서 그룹마다 비트선을 선택하기 위한 비트선 선택 수단과, 각각이 그룹마다 설치된 데이타를 래치하기 위한 복수의 래치 수단을 갖는다. 그리고, 이 비트선 선택 수단은 억세스 순서 신호가 올림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 올림 차순 방향으로 연속하는 그룹 수에 대응한 복수의 열 어드레스를 생성하고, 억세스 순서 신호가 내림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는 그룹 수에 대응한 복수의 열 어드레스를 생성하고, 또한 해당 생성된 복수의 열 어드레스가 지정하는 복수의 비트선을 각각의 상기 비트선이 속하는 그룹에 대응한 상기 래치 수단에 접속하는 기능을 갖는 반도체 메모리를 제공한다.
여기서, 비트선 선택 수단은 열 어드레스 디코드 회로와, 비트 스위치 회로를 갖고 있어도 좋다. 또한, 비트선에 접속된 비트선 프리차지 수단과, 비트선에 접속된 센스 증폭기 수단을 더 설치해도 좋다. 제1 발명은 특히 DRAM에 적용하는 것이 유효하다.
또한, 복수의 래치 수단에 접속되며 래치 수단과 입출력 단자를 선택적으로 접속하는 멀티 플렉서 수단을 더 설치해도 좋다. 이 멀티 플렉서 수단은 적어도 열 어드레스 신호에 따라서 결정되는 순서로 각각의 래치 수단을 입출력 단자에 순차 접속한다. 또한, 그룹의 수가 3 이상인 경우 멀티 플렉서 수단은 열 어드레스 신호 및 억세스 순서 신호에 따라서 결정되는 순서로 각각의 래치 수단을 입출력 단자에 순차 접속하도록 해도 좋다.
각각의 래치 수단은 비트선 상의 데이타를 래치하는 리드 래치 회로(read latch circuit)와, 입출력 단자에 공급된 데이타를 래치하는 라이트 래치 회로(write latch circuit)를 갖고 있어도 좋다.
제2 발명은 복수의 워드선과, 소정 수의 그룹으로 분할된 복수의 비트선과, 워드선과 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 포함하고 비트선이 비트선을 지정하는 열 어드레스를 그룹 수로 나눴을 때의 나머지에 기초해서 그룹화되어 있는 메모리 어레이를 갖으며, 행 어드레스 신호, 열 어드레스 신호 및 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호에 따라서, 각각의 그룹에 속하는 메모리셀 내에 기억된 복수의 데이타를 판독하는 반도체 메모리의 데이타 판독 방법에 있어서,
행 어드레스 신호에 따라서 워드선을 선택하는 스텝과, 억세스 순서 신호가 올림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 올림 차순 방향으로 연속하는 그룹 수에 대응한 복수의 열 어드레스를 생성함과 동시에, 억세스 순서 신호가 내림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는 그룹수에 대응한 복수의 열 어드레스를 생성하는 스텝과, 해당 생성된 복수의 열 어드레스가 지정하는 복수의 비트선 상의 각각의 데이타를 래치하는 스텝과, 적어도 열 어드레스 신호에 기초해서 결정되는 순서에 따라서, 각각의 래치된 데이타를 외부에 출력하는 스텝을 갖는 반도체 메모리의 데이타 판독 방법을 제공한다.
제2 발명에서의 모든 스텝은 1 메모리 사이클 내에서 행해지는 것이 바람직하다.
또한, 상기 데이타를 출력하는 스텝에서의 출력의 순서를 열 어드레스 신호 및 억세스 순서 신호에 기초해서 결정해도 좋다.
제3 발명은 복수의 워드선과 소정 수의 그룹으로 분할된 복수의 비트선과, 워드선과 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 포함하고 상기 비트선이 비트선을 지정하는 열 어드레스를 그룹 수로 나눴을 때의 나머지(residue)에 기초해서 그룹화되어 있는 메모리 어레이를 갖으며, 행 어드레스 신호, 열 어드레스 신호 및 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호에 따라서, 복수의 데이타를 각각의 그룹에 속하는 메모리셀 내에 기억하는 반도체 메모리의 데이타 기록 방법에 있어서, 적어도 열 어드레스 신호에 기초해서 결정되는 순서에 따라서, 외부로부터 제공된 복수의 데이타를 래치하는 스텝과, 억세스 순서 신호가 올림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 올림 차순 방향으로 연속하는 그룹 수에 대응한 복수의 열 어드레스를 생성함과 동시에, 억세스 순서 신호가 내림 차순을 나타내고 있는 경우, 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는 그룹수에 대응한 복수의 열 어드레스를 생성하는 스텝과, 해당 생성된 복수의 열 어드레스가 지정하는 복수의 비트선 각각에, 래치된 데이타를 전송하는 스텝과, 행 어드레스 신호 및 복수의 열 어드레스에 의해 지정되는 복수의 메모리셀 각각에 데이타를 기억시키는 스텝을 갖는 반도체 메모리의 데이타 기록 방법을 제공한다.
제3 발명에서의 모든 스텝은 1 메모리 사이클 내에서 행해지는 것이 바람직하다.
또한, 상기 데이타를 래치하는 스텝에서의 래치의 순서를 열 어드레스 신호 및 억세스 순서 신호에 기초해서 결정해도 좋다.
도 1은 제1 실시예에서의 반도체 메모리의 회로 블럭도.
도 2는 제2 실시예에서의 DRAM의 회로 블럭도.
도 3은 열 어드레스 디코더의 전단부의 개략적인 회로도.
도 4는 열 어드레스 디코더의 후단부의 개략적인 회로도.
도 5는 짝수 그룹용 데이타 래치 회로의 회로도.
도 6은 데이타 멀티 플렉서 회로의 개략도.
도 7은 데이타 스트로브 회로의 회로도.
도 8은 데이타 스트로브 회로의 타이밍차트.
도 9는 제2 실시예에서의 DRAM의 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 어레이
2 : 워드선 선택부
3 : 비트선 선택부
4 : 열 어드레스 디코드부
5 : 비트 스위치부
6a, 6b, 6c : 래치부
7 : 데이타 입출력부
(제1 실시예)
도 1은 제1 실시예에서의 반도체 메모리의 회로 블럭도이다. 메모리 어레이(1)는 행 어드레스에 의해 지정되는 워드선과, 열 어드레스에 의해 지정되는 비트선과, 워드선과 비트선과의 교점에 각각이 배치된 다수의 메모리셀로 구성되어 있다. 비트선은 미리 정해진 수의 그룹으로 분할되어 있다. 도 1은 비트선이 3개인 그룹으로 분할된 케이스를 나타내고 있다.
비트선은 그것이 대응하는 열 어드레스를 분할하는 그룹 수, 즉 3으로 나눴을 때의 나머지(나머지 0, 1, 2)에 기초해서 3개의 그룹으로 분류되어 있다. 예를 들면, 열 어드레스가 0일 때는 도면 중의 가장 좌측의 비트선 BL0를 지정하고, 열 어드레스가 1증가함에 따라 우측에 인접하는 비트선을 순차 지정하는 경우를 생각한다. 이 경우, 3의 나머지에 따라서 비트선은 이하와 같이 분류된다.
나머지 0 : {BL0, BL3, BL6, …} (제1 그룹)
나머지 1 : {BL1, BL4, BL7, …} (제2 그룹)
나머지 2 : {BL2, BL5, BL8, …} (제3 그룹)
여기서, 연속하는 임의의 3개의 비트선(예를 들면 BL2, BL3, BL4)은 반드시 다른 그룹에 속하는 점에 유의하기 바란다.
워드선 선택부(2)는 외부로부터 제공된 행 어드레스 신호에 따라서 그것이 지정하는 한개의 워드선을 선택한다. 비트선 선택부(3)는 복수의 비트선을 선택하기 위한 것으로, 열 어드레스 디코드부(4)와, 비트 스위치부(5)로 구성되어 있다. 이 비트선 선택부(3)는 외부로부터 제공된 열 어드레스 신호 및 동일하게 외부로부터 제공된 억세스 순서 신호에 따라서 3개의 비트선을 동시에 선택할 수 있는 기능을 갖는 점에 특징이 있다.
우선, 열 어드레스 디코드부(4)에 열 어드레스 신호와 억세스 순서 신호가 제공된다. 열 어드레스 신호는 특정한 한개의 비트선을 지정하기 위한 복수비트로 이루어지는 신호이며 억세스 순서 신호는 각각의 그룹에 대한 억세스의 순서(예를 들면, 내림 차순을 비트 0, 올림 차순을 비트 1)를 나타낸 1 비트의 신호이다.
열 어드레스 디코드부(4)는 이들의 신호에 기초해서 그룹수에 상당하는 3개의 연속한 열 어드레스를 생성한다. 열 어드레스 신호에 의해, 어떤 1개의 비트선BLi가 지정된 경우를 생각한다. 억세스 순서 신호가 내림 차순을 나타내고 있는 경우(비트 0), 열 어드레스 디코드부(4)는 비트선 BLi를 기준으로 내림 차순 방향으로 연속한 3개의 비트선(BLi, BLi-1, BLi-2)을 지정하는 3개의 열 어드레스를 생성한다. 또한, 억세스 순서 신호가 올림 차순을 나타내고 있는 경우(비트 1), 그것은 비트선 BLi를 기준으로 올림 차순 방향으로 연속한 3개의 비트선(BLi, BLi+1, BLi+2)을 지정하는 3개의 열 어드레스를 생성한다. 만일, BLi가 제1 그룹에 속하면 3개의 비트선은 표 1에 나타낸 바와 같은 그룹에 속하게 된다.
열 어드레스 신호에 의한 지정 억세스 순서 신호 3개의 BL 그룹
BLi 내림 순차(비트 0) BLiBLi-1BLi-2 1 ｜3 ｜2 ↓
BLi 올림 순차(비트 1) BLiBLi+1BLi+2 1 ｜2 ｜3 ↓
이와 같이, 억세스 순서 신호는 1개의 열 어드레스 신호로부터 3개의 연속한 열 어드레스를 생성할 때에 열 어드레스 신호에 1씩 가산 또는 감산했는지를 사용자가 지정하는 것이다. 상술한 바와 같이 이들의 비트선은 반드시 다른 그룹으로 분류되어 있기 때문에 억세스 순서 신호는 결국 그룹에 대한 억세스의 순서(올림 차순 또는 내림 차순)를 나타내고 있는 것이다.
비트 스위치부(5)는 열 어드레스 디코드부(4)에 의해 생성된 3개의 열 어드레스가 지정하는 3개의 비트선을 동시에 선택한다. 3개의 비트선은 각각 다른 그룹에 속해 있기 때문에 각 그룹마다 1개의 비트선이 선택되게 된다.
제1 그룹용에 제1 래치부(6a)가 제2 그룹용에 제2 래치부(6b)가 그리고 제3 그룹용에 제3 래치부(6c)가 각각 설치되어 있다. 각 그룹에 대응해서 설치된 래치부(6a, 6b, 6c)는 데이타를 래치하기 위한 회로이다. 비트 스위치부(5)는 각 그룹마다 1개의 비트선을 그것에 대응한 래치부에 접속한다. 데이타의 판독 시에는 각 그룹마다 선택된 1개의 비트선 상의 데이타를 대응하는 각 래치부가 래치한다. 한편, 데이타의 기록 시에는 미리 각 래치부에서 래치된 데이타를, 각 그룹마다 선택된 1개의 비트선에 전송한다.
데이타 입출력부(7)는 열 어드레스 신호 및 억세스 순서 신호에 따라서 결정되는 각 그룹으로의 억세스 순서에 따라서, 소정의 타이밍에서 입출력 단자와 래치부(6a, 6b, 6c)를 순차 접속한다. 전술한 표 1에서 설명하면, 억세스 순서 신호가 내림 차순인 경우에는 그룹(1 → 3 → 2)의 순서로 되어 있으므로 입출력 단자는 제1 래치부(6a), 제3 래치부(6c), 제2 래치부(6b)의 순서로 접속된다. 한편, 억세스 순서 신호가 올림 차순인 경우에는 그룹(1→2→3)의 순으로 되어 있으므로 입출력 단자는 제1 래치부(6a), 제2 래치부(6b), 제3 래치부(6c)의 순서로 접속된다.
제1 실시예에서의 데이타의 판독은 다음과 같은 순서로 행해진다. 우선, 외부로부터 제공된 행 어드레스 신호, 열 어드레스 신호 및 억세스 순서 신호에 따라 1개의 워드선 및 3개의 비트선이 동시에 선택된다. 이에 따라, 3개의 메모리셀 중에 기억된 데이타는 비트 스위치부(5)를 통해 대응하는 래치부(6a, 6b, 6c) 중에 동시에 래치된다. 그 후, 데이타 입출력부(7)는 열 어드레스 신호 및 억세스 순서 신호에 기초해서 결정되는 순서(표 1의 우측의 화살표 순서)에 따라 각각의 래치된 데이타를 순차 입출력 단자에 출력한다.
또, 데이타를 출력하는 순서는 적어도 열 어드레스 신호를 참조하는 것이 조건이 된다. 그룹수가 2인 경우, 열 어드레스 신호에 의해 한쪽 그룹이 결정되면 다른쪽은 자연히 결정되기 때문에 억세스 순서 신호를 참조할 필요는 없다. 그런데, 그룹수가 3 이상인 경우에는 열 어드레스 신호에 의해 개시 그룹을 결정할 수 있어도 그 이후의 순서는 억세스 순서 신호를 참조하지 않으면 결정할 수 없기 때문이다. 이것은 데이타의 기록에서도 동일하다.
제1 실시예에서의 데이타의 기록은 판독의 순서와 역 순서로 행해진다. 우선, 열 어드레스 신호 및 억세스 순서 신호에 기초를 둔 순서에 따라서, 데이타 입출력부(7)는 입출력 단자에 순차 제공된 3개의 데이타를 각각의 래치부(6a, 6b, 6c)에 순차 래치한다. 다음에, 열 어드레스 신호 및 억세스 순서 신호에 따라서 지정된 3개의 비트선에 래치된 데이타가 동시에 전송된다. 이에 따라, 행 어드레스 신호에 의해 지정된 워드선과 3개의 비트선과의 교점에 배치된 각 메모리셀 내에 각 데이타가 기억된다.
상기 반도체 메모리의 구성에서 1 메모리 사이클 내에서, 행 어드레스 신호, 열 어드레스 신호 및 억세스 순서 신호를 제공함으로써 기억되어 있는 3개의 데이타를 래치하고, 그들을 동일 사이클 내에서 소정의 순차로 출력하면 3개의 데이타를 1메모리 사이클 내에서 판독할 수도 있게 된다. 마찬가지로, 1 메모리 사이클 내에서, 행 어드레스 신호, 열 어드레스 신호 및 억세스 순서 신호를 제공하고 그 사이클 내에서 3개의 데이타를 순차 래치해서 3개의 메모리셀 내에 기억시키는 것이 가능해진다. 따라서, 데이타 전송 레이트의 향상을 꾀할 수 있다.
또, 메모리 사이클이란 외부로부터 어드레스를 입력하거나 내부적으로 어드레스를 자기 발생하는 것에 의한 동작의 개시로부터 그 어드레스가 지정하는 데이타로의 억세스(판독, 기록 혹은 그 양쪽)를 거쳐서 다음의 어드레스를 접수하는 상태로 되기까지의 일련의 오퍼레이션을 의미한다. 이것은 당업자에게 있어서 주지인 용어이며, DRAM에서는 행 어드레스를 지정하여 행하는 통상의 동작 사이클은 물론 페이지 모드 중의 각 동작 사이클 및 리드 수정 라이트(read-modify-write process)등에서의 동작 사이클도 포함된다.
(제2 실시예)
도 2는 제2 실시예에서의 DRAM의 회로 블럭도이다. 이 DRAM에서는 1 메모리 사이클 내에서 워드 경계에 무관계한 임의의 연속적인 열 어드레스에 대해, 2회 데이타를 억세스(리드 동작 또는 라이트 동작)를 행할 수 있다. 이하, 이 DRAM의 회로 구성을 데이타의 판독과의 관계로 설명한다. 여기서, 워드 경계란 어드레스를 구성하는 비트 중의 상위 비트로 결정되는 어드레스 범위의 경계이다.
메모리 어레이(11) 중에는 다수의 메모리셀이 행렬형으로 배치되어 있으며, 이들의 행 방향은 워드선에 또한 열방향은 비트선에 각각 접속되어 있다. 1개의 메모리셀은, 1개의 트랜지스터 및 1개의 캐패시터로 구성되어 있다. 행 어드레스 디코더(12)는 입력된 행 어드레스 신호 XADD에 의해 1개의 워드선을 선택한다. 워드선 드라이버(13)는 행 어드레스 디코더(12)에 의해 선택된 워드선만을 소정의 전위로 한다.
비트선에는 비트선 프리차지 회로(14) 및 센스 증폭기 회로(15)가 접속되어 있다. 비트선 프리차지 회로(14)는 제공된 비트선 프리차지 신호 BLP에 따른 타이밍에서 비트선을 소정의 전위로 프리차지한다. 센스 증폭기 회로(15)는 비트선 상의 전위를 증폭한다.
본 실시예에서 비트선은 2개의 그룹으로 그룹화되어 있다. 즉, 대응하는 열 어드레스를 2로 나눴을 때의 나머지(나머지 0, 1, 2)에 기초해서 짝수 그룹과 홀수 그룹으로 분류되어 있다. 그리고, 짝수 열 어드레스용과 홀수 열 어드레스용 2개의 입출력계 회로를 갖고 있다.
열 어드레스 디코더(16)는 어떤 1개의 비트선을 지정하는 열 어드레스 신호YADD와 1비트의 억세스 순서 신호 INC에 기초해서 연속한 2개의 열 어드레스를 생성한다. 도 3 및 도 4는 각각 열 어드레스 디코더(16)의 전단부 및 후단부의 개략적인 회로도이다.
도 3에 도시하는 열 어드레스 디코더(16)의 전단부에는 5비트(y0 ∼ y4)의 열 어드레스 신호 YADD와, 억세스 순서 신호 INC(INCN은 INC의 반전 신호)가 입력된다. 여기서, 사용자에 의해서 입력되는 억세스 순서 신호 INC가 비트 1인 경우, 억세스가 올림 차순, 즉 열 어드레스 신호에 1 가산한 것을 나타낸다. 억세스 순서 신호 INC가 비트 0인 경우는 억세스가 내림 차순인 것을 나타낸다. 이 전단부의 디코더로부터 출력되는 출력 신호 CARRY는 입력 어드레스에 의해 규정되는 블럭에 인접하는 상위의 블럭으로부터 비트 라인을 선택하는 신호이다. 또한, 출력 신호 BORROW는 입력 어드레스에 의해 규정되는 블럭에 인접하는 하위의 블럭으로부터 비트 라인을 선택하는 신호이다.
도 4에 도시하는 열 어드레스 디코더(16)의 후단부는 상기 전단부의 출력에 접속되어 있다. 이 열 어드레스 디코더에 의해, 워드 경계를 넘는 임의의 연속하는 2개의 열 어드레스를 생성할 수 있다. 또, 당업자이면 이 도면으로서 그 동작을 용이하게 파악할 수 있지만, 이 열 어드레스 디코더의 동작의 상세는 일본국 특허 출원 번호 : 특원평 8-18930(당사 정리 번호 ; JA995087)에 기재되어 있으므로 필요하다면 참조할 수 있다. 여기서, 신호 CARRYN은 신호 CARRY의 반전 신호이며 신호 BORROWN은 신호 BORROW의 반전 신호이다.
비트 스위치 회로(17)에는 센스 증폭기 회로(15)를 통해 다수의 비트선이 접속되어 있다. 열 어드레스 디코더(16)에 의해 생성된 2개의 열 어드레스에 따라서 짝수 그룹 및 홀수 그룹의 각각으로부터, 1개의 비트선이 동시에 선택된다. 선택된 짝수 그룹의 비트선 상의 데이타는 짝수 로컬 데이타선(18a)을 통해, 짝수 그룹용 데이타 래치 회로(19a) 중에 래치된다. 마찬가지로 선택된 홀수 그룹의 비트선 상의 데이타는 홀수 로컬 데이타선(18b)을 통해 홀수 그룹용 데이타 래치 회로(19b) 중에 래치된다.
도 5는 짝수 그룹용 데이타 래치 회로(19a)의 회로도이다. 홀수 그룹용 데이타 래치 회로(19b)도 마찬가지의 구성을 갖고 있다(도면 중의 기호 a를 전부 b로 바꾼다). 짝수 로컬 데이타선(18a)은 리드 데이타 증폭기(21a)와 라이트 드라이버(22a)에 접속되어 있다. 리드(read) 시는 리드 데이타 증폭기(21a)에 의해 짝수 로컬 데이타선(18a) 상의 데이타가 리드 데이타 래치(23a)로 전송되어 래치된다. 리드 데이타 래치(23a)는 소정의 타이밍에서 래치한 데이타를 리드 데이타 RDATA0로서 출력한다. 마찬가지의 동작에 의해, 홀수 그룹용 데이타 래치 회로(19b)로부터는 리드 데이타 RDATA1이 출력된다. 각각의 래치 회로(19a, 19b)로부터 출력되는 리드 데이타 RDATA0, RDATA1은 데이타 멀티 플렉서 회로(20)로 전송된다.
라이트(write) 시에, 데이타 멀티 플렉서 회로(20)로부터 공급되는 라이트 데이타 WDATA0 및 라이트 마스크 데이타 WMASK0는 일단 라이트 데이타 래치(24a) 및 라이트 마스크 데이타 래치(25a)에 각각 래치된다. 그리고, 라이트 드라이버(22a)에 의해, 소정의 타이밍에서 짝수 로컬 데이타선(18a)으로 기록 데이타로서 전송된다. 마찬가지의 동작에 의해 홀수 그룹용 데이타 래치 회로(19b)에서는 라이트 데이타 WDATA1과 라이트 마스크 데이타 WMASK1에 기초해서 기록 데이타가 홀수 로컬 데이타선(18b)으로 전송된다.
데이타 스트로브 회로(21)는 데이타 래치 회로(19a, 19b) 및 데이타 멀티 플렉서 회로(20)를 제어하는 신호를 생성한다. 각각의 회로를 제어하기 위해서 리드 신호 READ, 라이트 신호 WRITE, 데이타 클럭 DCLK, 스트로브 신호 DSN, 열 어드레스가 짝수인지 홀수인지를 나타내는 그룹 선택 신호 EVEN이 이용된다. 데이타 멀티 플렉서 회로(20)에는 데이타 입력선 Din, 라이트 마스크 데이타선 WMD, 데이타 아웃선 Dout가 접속되어 있다.
도 6은 데이타 멀티 플렉서 회로(20)의 회로도이다.
도 7은 데이타 스트로브 회로(21)의 회로도이다. 리드 신호 READ/ 라이트 신호 WRlTE, 그룹 선택 신호 EVEN 및 데이타 클럭 DCLK에 따라서, 1회째의 데이타 스트로브 신호(리드 시에는 한쪽 리드 데이타 스트로브 신호 <RSTRB0 또는 RSTRB1＞, 라이트 시에는 한쪽 라이트 데이타 스트로브 신호 <WSTRB0 또는 WSTRB1〉)를 생성한다. 그 후, 스트로브 신호 DSN에 의해 2회째의 데이타 스트로브 신호(리드 시에는 다른쪽의 리드 데이타 스트로브 신호 <RSTRB1 또는 RSTRB0＞, 라이트 시에는 다른쪽의 라이트 데이타 스트로브 신호 <WSTRB1 또는 WSTRB0>)를 생성한다. 예를 들면, 라이트 시에, 짝수 그룹, 홀수 그룹의 순서로 데이타를 기록하는 경우, 우선 짝수 라이트 데이타 스트로브 신호 WSTRB0가 생성되며 소정의 기간 경과 후 홀수 라이트 데이타 스트로브 신호 WSTRB1이 생성된다.
데이타 멀티 플렉서 회로(20)는 1회째의 출력 데이타(예를 들면, 짝수측 리드 데이타 RDATA0인 경우)를 데이타 스트로브 신호에 의해서, 한쪽의 리드 데이타를 데이타 출력선 Dout로 출력한다. 그 후, 스트로브 신호 DSN 신호가 입력되며, 2회째의 데이타 판독이 요구되면 데이타 스트로브 회로(21)는 2회째의 데이타 스트로브 신호를 출력한다. 데이타 멀티 플렉서 회로(20)는 그 신호에 따라서 2회째의 출력 데이타로서 홀수측 리드 데이타 RDATA1을 데이타 출력선 Dout로 출력한다. 데이타의 출력 시점에서 2개의 리드 데이타 RDATA0, RDATA1은 리드 데이타 래치(23a, 23b)에 이미 래치되기 때문에 비트 스위치 회로(17)는 1회의 데이타 전송밖에 행하지 않은 통상의 DRAM과 마찬가지의 타이밍에서 오프될 수 있다. 그 때문에, 2회 데이타 판독을 위해 사이클 타임이 늘어나는 일은 없다.
도 8은 개시 어드레스(start address)가 홀수인 경우의 데이타 스트로브 회로(21)의 타이밍 차트이다. 1회째의 데이타 전송을 데이타 클럭 DCLK에 동기시키고 있지만 1회째의 데이타 전송에도 스트로브 신호 DSN을 사용하는 것도 당연히 가능하다.
데이타 클럭 DCLK는 외부로부터 제공된 칩 인에이블 신호 CEN(도시하지 않음)에 기초해서 생성된다. 또한, 스트로브 신호 DSN은 데이타의 전송을 지시하는 외부 신호로부터 만들어진다. 개시 어드레스의 짝수 또는 홀수를 나타낸 그룹 선택 신호 EVEN은 메모리 사이클의 처음에 받아들여진 외부로부터의 열 어드레스 신호YADD의 최하위 비트에 기초해서 생성된다. 또, 그룹 선택 신호 EVEN은 그룹수가 2인 경우에는 개시 어드레스에 의해 짝수 또는 홀수 중 어느 한쪽이 결정되면 억세스의 순서는 자연히 결정되기 때문에 억세스 순서 신호 INC를 참조할 필요는 없다.
라이트 시는 메모리 사이클이 시작되기 전에 예를 들면 전의 메모리 사이클에서 미리 라이트 마스크 데이타 래치(25a, 25b)에 비트 1을 래치해 둔다. 라이트 마스크 신호가 비트 1일 때 또는 라이트 신호가 비트 0일 때에는 라이트 드라이버는 동작하지 않는다. 메모리 사이클이 시작되면 리드 시와 마찬가지로 입력된 열 어드레스 신호 YADD와 억세스 순서 신호 INC에 의해 비트 스위치 회로(17)를 짝수, 홀수의 각각을 동시에 온으로 한다.
이 때, 1회째의 라이트 데이타(예를 들면 짝수측 라이트 데이타 WDATA0인 경우)와 라이트 마스크 데이타 WMASK0는 데이타 멀티 플렉서 회로(20)를 통해 이미 라이트 데이타 래치(24a, 24b) 및 라이트 마스크 데이타 래치(25a, 25b)에 래치되어 있다. 스트로브 신호 DSN이 입력되기까지 2회째의 라이트 데이타 WDATA1과 라이트 마스크 데이타 WMASK1은 래치되어 있지 않다. 미리 라이트 마스크 데이타 래치(25a, 25b)에는 비트 1이 셋트되어 있기 때문에 2회째의 라이트용 라이트 드라이버는 동작하지 않는다. 따라서, 잘못 라이트가 행해지는 일은 없다.
또, 짝수측 및 홀수측의 라이트 마스크 데이타 WMASK0, WMASK1에 관한 것은 비트 라이트 기능이나 바이트 라이트 기능을 갖는 메모리에서는 데이타 비트마다 또는 데이타 바이트마다의 신호지만 그와 같은 기능을 갖지 않은 메모리에서는 모든 데이타 비트에 대해 한 쌍의 제어 신호가 된다.
라이트 시에서의 비트 스위치 회로(17)의 동작은 리드 시와는 다른 경우가 있다. 이것은 비트 스위치 회로(17)는 2회째의 라이트가 종료하는 타이밍까지 온하고 있을 필요가 있기 때문이다. 2회째의 기록 요구 즉, 스트로브 신호 DSN의 입력이 리드 시의 비트 스위치 회로(17)를 오프로 하는 시간 보다도 빠른 경우, 1회 데이타 전송을 행하는 통상의 메모리와 마찬가지의 타이밍에서 비트 스위치를 오프로 할 수 있게 된다. 그 때문에, 2회의 데이타 기록을 위해 사이클 타임이 늘어나는 일은 없다. 2회째의 기록 요구가 사이클이 개시되고나서 어느 정도 시간이 지나면 그 만큼 비트 스위치의 온의 기간이 신장하고 그에 따라 사이클 타임이 늘어난다.
메모리 내부의 각 회로의 리셋트(DRAM에서는 리스토어, 프리차지 등)는 그 대부분이 비트 스위치가 오프가 되는 것을 기다릴 필요가 있으며, 비트 스위치의 오프는 2회째의 기록 요구를 기다릴 필요가 있기 때문에, 2회째의 기록 요구가 오는 것인지 오지 않는 것인지 메모리 장치에 알리는 수단이 필요하다. 그러나, 통상의 DRAM에서는 반전 RAS 신호의 상승 엣지(leading edge)가 리스토어/ 프리차지의 개시 신호로 되어 있으므로, 이것을 그 목적으로 사용할 수 있으며 특히 새로운 신호를 필요로 하지 않는다. 자기 프리차지(self-precharge) 형태의 메모리에서는 프리차지 개시를 어느 정도 기다려야할지 알릴 필요가 있지만 이것도 신호선 수를 늘리는 일 없이 대응할 수 있다.
도 9는 제2 실시예에서의 DRAM의 타이밍차트이다. 동일 도면에 표시된 바와 같이, 본 실시예에 따르면 1 메모리 사이클에서 2개의 데이타로 억세스하는 것이 가능해진다.
이와 같이, 본 실시예에서는 짝수 그룹 및 홀수 그룹용으로 2 계통의 데이타계를 구비하고 열 어드레스 디코더(16)를 고안해서 이들을 적절하게 제어하고 있다. 이에 따라, 워드 경계를 넘는 연속 어드레스에 억세스할 수 있는 것과 같은 유연한 구성이 회로를 대폭 증대시키는 일 없이 가능해진다. 종래의 니블 모드를 구비한 DRAM에서는 워드 경계를 넘을 수 없지만 상기한 구성에서는 짝수 중 어느 것이 선두 어드레스가 되어도 연속한 어드레스에 유연하게 억세스할 수 있게 된다.
또, 자기 프리차지 기능을 갖는 단일 클럭 DRAM에서 메모리 사이클을 기동하는 기본 클럭 신호(예를 들면 칩 인에이블 신호 CEN)와는 별도로 외부와의 데이타의 교환, 즉 전송을 제어하는 신호 DSN을 수취하고, 이들의 신호에 따라 1 메모리 사이클 중에 임의의 연속한 어드레스(워드 경계를 넘을 수 있는 임의의 연속한 어드레스)에 대한 2회의 데이타의 교환을, 사이클 타임에 영향을 미치게 하는 일 없이 행하는 것이 가능해진다.
또한, 2 어드레스 이상 연속 억세스가 필요한 경우에는 파이프 라인 동작을 도입함으로써 고속 연속 억세스를 가능하게 할 수도 있게 된다. 회로의 증가분은 데이타계를 2중으로 한 부분과 그 제어 회로, 컬럼 어드레스 디코더의 변경분, 및 데이타 스트로브의 제어 회로이다. 이 중, 컬럼 어드레스 디코더는 종래형의 단일 어드레스 선택의 경우와 비교해서 거의 소비 전력의 증가는 없고, 그 밖의 회로의 증가분도 필요 최소한으로 억제되어 있으므로, 전력 소비의 증가도 파이프 라인 동작의 싱크로너스 DRAM이나 스태틱 컬럼 모드의 DRAM보다 작다. 즉, 1 사이클로 2사이클분의 데이타 전송을 행하고 있으므로, 다른 사이클이 다른 동작 스테이지를 동시에 실행하고 있는 파이프 라인 동작의 고속 전송 메모리에 비교해서 적은 전력으로 동일한 효과를 얻을 수 있다.
또, 제2 실시예에서는 단일 클럭 DRAM으로 설명했지만, 종래형의 반전RAS 신호 및 반전 CAS 신호에 의해서 제어되는 DRAM에도 상기한 방법은 응용될 수 있다. 이 경우, 하나의 CAS 사이클 중에서 2회 데이타를 교환하기 위해서는 외부 신호로서는 데이타 전송을 지시하는 신호를 부가하는 것만으로 좋다. 또한, SRAM이나 ROM에도 본 발명의 방법을 응용할 수 있다.
이와 같이 본 발명에 따르면, 메모리를 상기한 바와 같이 구성함으로써, 사이클 타임을 늘리지 않고 1 메모리 사이클에서 복수회의 데이타 전송을 행할 수 있게 된다. 이에 따라, 데이타 전송 레이트를 향상시킬 수 있다. 또한, 사이클 타임을 늘리지 않고 워드 경계, 더블 워드 경계 등을 넘는 복수의 연속한 어드레스에 걸쳐서 1 메모리 사이클 내에 복수회의 데이타 전송을 행하는 것이 가능해진다.

Claims (14)

  1. 복수의 워드선과, 소정 수의 그룹으로 분할된 복수의 비트선과, 상기 워드선과 상기 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 갖으며, 상기 비트선은 상기 비트선을 지정하는 열 어드레스를 상기 그룹 수로 나눴을 때의 나머지(residue)에 기초해서 그룹화된 메모리 어레이;
    행 어드레스 신호에 따라서, 상기 워드선을 선택하기 위한 워드선 선택 수단;
    열 어드레스 신호와, 상기 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호(access order signal)에 따라서, 상기 그룹마다 상기 비트선을 선택하기 위한 비트선 선택 수단; 및
    각각이 상기 그룹마다 설치된, 데이타를 래치하기 위한 복수의 래치 수단
    을 가지며,
    상기 비트선 선택 수단은 상기 억세스 순서 신호가 올림 차순(ascending order)을 나타내고 있는 경우, 상기 열 어드레스 신호를 기준으로 해서 올림 차순 방향으로 연속하는, 상기 그룹 수에 대응한 복수의 열 어드레스를 생성하고, 상기 억세스 순서 신호가 내림 차순(descending order)을 나타내고 있는 경우, 상기 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는, 상기 그룹수에 대응한 복수의 열 어드레스를 생성하고, 또한 상기 생성된 복수의 열 어드레스가 지정하는 복수의 상기 비트선을 각각의 상기 비트선이 속하는 그룹에 대응한 상기 래치 수단에 접속하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 비트선 선택 수단은 열 어드레스 디코드 회로와 비트 스위치 회로를 갖는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 비트선에 접속된 비트선 프리차지 수단과 상기 비트선에 접속된 센스 증폭기 수단을 더 갖는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 반도체 메모리는 DRAM인 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서, 상기 복수의 래치 수단에 접속되며, 상기 래치 수단과 입출력 단자를 선택적으로 접속하는 멀티 플렉서 수단을 더 갖는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 멀티 플렉서 수단은 적어도 상기 열 어드레스 신호에 따라서 결정되는 순서로 각각의 상기 래치 수단을 상기 입출력 단자에 순차 접속하는 것을 특징으로 하는 반도체 메모리.
  7. 제5항에 있어서, 상기 멀티 플렉서 수단은 상기 열 어드레스 신호 및 상기 억세스 순서 신호에 따라서 결정되는 순서로 각각의 상기 래치 수단을 상기 입출력 단자에 순차 접속하는 것을 특징으로 하는 반도체 메모리.
  8. 제5항에 있어서, 각각의 상기 래치 수단은 상기 비트선 상의 데이타를 래치하는 리드 래치 회로와 상기 입출력 단자에 공급된 데이타를 래치하는 라이트 래치 회로를 갖는 것을 특징으로 하는 반도체 메모리.
  9. 복수의 워드선과, 소정 수의 그룹으로 분할된 복수의 비트선과, 상기 워드선과 상기 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 포함하고, 상기 비트선이 상기 비트선을 지정하는 열 어드레스를 상기 그룹 수로 나눴을 때의 나머지에 기초해서 그룹화되어 있는 메모리 어레이를 갖으며, 행 어드레스 신호, 열 어드레스 신호 및 상기 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호에 따라서 각각의 상기 그룹에 속하는 상기 메모리셀 중에 기억된 복수의 데이타를 판독하는 반도체 메모리의 데이타 판독 방법에 있어서,
    상기 행 어드레스 신호에 따라서 상기 워드선을 선택하는 스텝;
    상기 억세스 순서 신호가 올림 차순을 나타내고 있는 경우, 상기 열 어드레스 신호를 기준으로 해서 올림 차순 방향으로 연속하는, 상기 그룹 수에 대응한 복수의 열 어드레스를 생성함과 동시에, 상기 억세스 순서 신호가 내림 차순을 나타내고 있는 경우, 상기 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는, 상기 그룹 수에 대응한 복수의 열 어드레스를 생성하는 스텝;
    상기 생성된 복수의 열 어드레스가 지정하는 복수의 상기 비트선 상의 각각의 데이타를 래치하는 스텝; 및
    적어도 상기 열 어드레스 신호에 기초해서 결정되는 순서에 따라서 각각의 래치된 데이타를 외부로 출력하는 스텝
    을 갖는 것을 특징으로 하는 반도체 메모리의 데이타 판독 방법.
  10. 제9항에 있어서, 모든 스텝이 1 메모리 사이클 내에서 행해지는 것을 특징으로 하는 반도체 메모리의 데이타 판독 방법.
  11. 제9항 또는 제10항에 있어서, 상기 데이타를 출력하는 스텝에서의 출력 순서는 상기 열 어드레스 신호 및 상기 억세스 순서 신호에 기초해서 결정되는 것을 특징으로 하는 반도체 메모리의 데이타 판독 방법.
  12. 복수의 워드선과, 소정 수의 그룹으로 분할된 복수의 비트선과, 상기 워드선과 상기 비트선과의 교점에 각각이 배치된 복수의 메모리셀을 포함하고, 상기 비트선이 상기 비트선을 지정하는 열 어드레스를 상기 그룹 수로 나눴을 때의 나머지에 기초해서 그룹화되어 있는 메모리 어레이를 갖으며, 행 어드레스 신호, 열 어드레스 신호 및 상기 그룹에 대한 억세스의 순서를 나타낸 억세스 순서 신호에 따라서, 복수의 데이타를 각각의 상기 그룹에 속하는 상기 메모리셀 중에 기억하는 반도체 메모리의 데이타 기록 방법에 있어서,
    적어도 상기 열 어드레스 신호에 기초해서 결정되는 순서에 따라서 외부로부터 제공된 복수의 데이타를 래치하는 스텝;
    상기 억세스 순서 신호가 올림 차순을 나타내고 있는 경우, 상기 열 어드레스 신호를 기준으로 해서 올림 차순 방향으로 연속하는, 상기 그룹 수에 대응한 복수의 열 어드레스를 생성함과 동시에, 상기 억세스 순서 신호가 내림 차순을 나타내고 있는 경우, 상기 열 어드레스 신호를 기준으로 해서 내림 차순 방향으로 연속하는, 상기 그룹 수에 대응한 복수의 열 어드레스를 생성하는 스텝;
    상기 생성된 복수의 열 어드레스가 지정하는 복수의 상기 비트선 각각에 상기 래치된 데이타를 전송하는 스텝; 및
    상기 행 어드레스 신호 및 상기 복수의 열 어드레스에 의해 지정되는 복수의 상기 메모리셀 각각에 상기 데이타를 기억시키는 스텝
    을 갖는 것을 특징으로 하는 반도체 메모리의 데이타 기록 방법.
  13. 제12항에 있어서, 모든 스텝이 1 메모리 사이클 내에서 행해지는 것을 특징으로 하는 반도체 메모리의 데이타 기록 방법.
  14. 제12항 또는 제13항에 있어서, 상기 데이타를 래치하는 스텝에서의 래치 순서는 상기 열 어드레스 신호 및 상기 억세스 순서 신호에 기초해서 결정되는 것을 특징으로 하는 반도체 메모리의 데이타 기록 방법.
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