KR100371145B1 - 임베디드 메모리 장치의 데이터 입출력 장치 - Google Patents
임베디드 메모리 장치의 데이터 입출력 장치 Download PDFInfo
- Publication number
- KR100371145B1 KR100371145B1 KR10-2000-0086402A KR20000086402A KR100371145B1 KR 100371145 B1 KR100371145 B1 KR 100371145B1 KR 20000086402 A KR20000086402 A KR 20000086402A KR 100371145 B1 KR100371145 B1 KR 100371145B1
- Authority
- KR
- South Korea
- Prior art keywords
- wide
- column
- output
- control signal
- data input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
Abstract
Description
Claims (4)
- 복수개의 서브 셀 영역을 포함하는 메모리 셀 블록;상기 서브 셀 영역에 대응하여 그에 수직한 위치에 구성되는 로우 디코더와 칼럼 디코더;상기 칼럼 디코더에서 출력되는 디코딩된 어드레스를 선택적으로 스위칭하여 내로우 I/O를 위한 내로우 컬럼 제어 신호(yi_narrow1) 또는 와이드 I/O를 위한 와이드 컬럼 제어 신호(yi_narrow2)를 출력하는 스위칭부;상기 칼럼 디코더와 서브 셀 영역 사이에 위치하여 와이드 컬럼 제어 신호(yi_narrow2)를 입력으로 하여 선택 제어 신호(nCm)의 제어에 의해 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력하는 칼럼 어드레스 선택부를 포함하여 구성되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
- 제 1 항에 있어서, 스위칭부는 컬럼 디코더에서 출력되는 컬럼 어드레스(yi)를 스위칭하여 직접 서브 셀 영역으로 인가하는 n-MOS 트랜지스터들과,컬럼 디코더에서 출력되는 컬럼 어드레스(yi)를 스위칭하여 컬럼 어드레스 선택부로 인가하는 복수개의 p-MOS 트랜지스터들로 구성되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
- 제 2 항에 있어서, 상기 n-MOS 트랜지스터와 그에 대응하는 p-MOS 트랜지스터의 게이트에는 공통으로 스위칭 선택 신호(S)가 인가되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
- 제 1 항 또는 제 2 항에 있어서, 칼럼 어드레스 선택부는 와이드 컬럼 제어 신호(yi_narrow2)에 의해 와이드 입출력을 위한 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0086402A KR100371145B1 (ko) | 2000-12-29 | 2000-12-29 | 임베디드 메모리 장치의 데이터 입출력 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0086402A KR100371145B1 (ko) | 2000-12-29 | 2000-12-29 | 임베디드 메모리 장치의 데이터 입출력 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020058334A KR20020058334A (ko) | 2002-07-12 |
KR100371145B1 true KR100371145B1 (ko) | 2003-02-06 |
Family
ID=27689424
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0086402A KR100371145B1 (ko) | 2000-12-29 | 2000-12-29 | 임베디드 메모리 장치의 데이터 입출력 장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100371145B1 (ko) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08235850A (ja) * | 1994-12-16 | 1996-09-13 | Motorola Inc | 可変幅データ転送用深度/幅調節可能fifoバッファ |
JPH10302471A (ja) * | 1997-02-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH1166839A (ja) * | 1997-08-07 | 1999-03-09 | Internatl Business Mach Corp <Ibm> | 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法 |
JPH11154391A (ja) * | 1997-11-21 | 1999-06-08 | Sanyo Electric Co Ltd | 記憶装置 |
-
2000
- 2000-12-29 KR KR10-2000-0086402A patent/KR100371145B1/ko active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08235850A (ja) * | 1994-12-16 | 1996-09-13 | Motorola Inc | 可変幅データ転送用深度/幅調節可能fifoバッファ |
JPH10302471A (ja) * | 1997-02-28 | 1998-11-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH1166839A (ja) * | 1997-08-07 | 1999-03-09 | Internatl Business Mach Corp <Ibm> | 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法 |
JPH11154391A (ja) * | 1997-11-21 | 1999-06-08 | Sanyo Electric Co Ltd | 記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20020058334A (ko) | 2002-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5148396A (en) | Semiconductor integrated circuit memory enabling memory write masking | |
US7864621B2 (en) | Compiled memory, ASIC chip, and layout method for compiled memory | |
US5229971A (en) | Semiconductor memory device | |
KR100399806B1 (ko) | 반도체 메모리 | |
JPH10206506A (ja) | より低い周波数のテスタを使用して高周波数集積回路をテストする方法及び装置 | |
KR100873623B1 (ko) | 반도체 메모리 장치 | |
KR20010026103A (ko) | 멀티 뱅크 메모리 장치 및 입출력 라인 배치방법 | |
KR100371145B1 (ko) | 임베디드 메모리 장치의 데이터 입출력 장치 | |
KR100402045B1 (ko) | 데이타 판독 억세스를 향상시킨 반도체 메모리 장치 | |
KR100341343B1 (ko) | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 | |
JP2603145B2 (ja) | 半導体集積回路装置 | |
KR100188021B1 (ko) | 다뱅크구조에서 데이터 입출력라인 로딩 축소장치 | |
US6359827B1 (en) | Method of constructing a very wide, very fast distributed memory | |
US6144609A (en) | Multiport memory cell having a reduced number of write wordlines | |
JP3729280B2 (ja) | デュアルポートメモリ装置 | |
KR100367159B1 (ko) | 반도체 메모리소자 | |
KR100208436B1 (ko) | 플래쉬 메모리 장치 | |
KR100840540B1 (ko) | 시스템 온 칩을 위한 임베디드 메모리 | |
KR100311571B1 (ko) | 반도체기억장치 | |
US6542434B1 (en) | Programmable self time circuitry for memories | |
JPH1021687A (ja) | 半導体記憶装置 | |
US6032222A (en) | Semiconductor memory device with simultaneously write capability | |
KR19980034256A (ko) | 라이트 퍼 비트(wpb) 데이타 마스킹 회로를 포함하는 라이트 드라이버 회로 | |
KR100357182B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
KR100218737B1 (ko) | 반도체 메모리 장치의 2차 센스 앰프를 이용한 컬럼 패스 회로도 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 17 |
|
FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 18 |