KR100218737B1 - 반도체 메모리 장치의 2차 센스 앰프를 이용한 컬럼 패스 회로도 - Google Patents

반도체 메모리 장치의 2차 센스 앰프를 이용한 컬럼 패스 회로도 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 컬럼 패스 회로도에 관한 것으로 컬럼 동작시 데이터의 액세스 시간이 길어지는 것을 보완하기 위한 컬럼 패스 회로 설계에 관한 것으로 상기 목적을 달성을 위하여 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블록 회로수단과, 상기 각각의 블록 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며, 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더 수단과, 상기 비트라인으로 출력된 데이터를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프 수단과, 상기 1차 센스 앰프에 의해 증폭된 데이터를 중간 데이터 라인으로 전달시키기 위한 1차 전달 트랜지스터 수단과, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 회로 수단과, 상기 1차 전달 트랜지스터부의 제1 NMOS형 트랜지스터 및 제2 NMOS형 트랜지스터와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3 NMOS형 트랜지스터 및 제4 NMOS형 트랜지스터와 2차 센스 앰프(21-1)에 접속된 중간 데이터 라인과, 상기 중간 데이터 라인과 2차 전달 트랜지스터 사이에 접속되어 제1 블록 회로 및 제2 블록 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이터 신호를 저장할 수 있는 2차 센스 앰프수단과, 게이트로 컬럼 선택 신호가 인가되고 상기 2차 센스 앰프와 메인 데이터 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이터를 상기 메인 데이터 라인으로 전달시키기 위한 2차 전달 트랜지스터 수단과, 상기 2차 전달 트랜지스터부와 데이터 출력 버퍼를 연결시켜 주기 위한 메인 데이터 라인과, 상기 메인 데이터 라인과 데이터 출력단자 사이에 접속되어 소자 내부의 데이터 신호를 소자 외부로 출력하는 데이터 출력 버퍼 수단과, 상기 컬럼 선택 신호를 발생시키기 위한 컬럼 디코더 수단과, 상기 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택 신호 수단을 구비한다.

Description

반도체 메모리 장치의 2차 센스 앰프를 이용한 컬럼 패스 회로도
제1도는 종래기술에 따른 컬럼 패스 회로도.
제2도는 본 발명의 일실시예에 따른 컬럼 패스 회로도.
제3도는 제2도에 도시된 본 발명의 일시시예에 따른 제1 센스 앰프와 제1 전달 트랜지스터의 상세 회로도.
제4도는 제2도에 도시된 본 발명의 일실시예에 따른 제2 센스 앰프에 관한 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제1 블록 회로부 20 : 제2 블록 회로부
10-1, 20-1 : 메모리 셀 어레이 10-2, 20-2 : 로우 디코더부
10-3, 10-3-1, 10-3-2, 10-3-3, 20-3, 20-3-1 : 1차 센스 앰프
21, 21-1 : 2차 센스 앰프
10-4, 20-4 : 1차 전달 트랜지스터 제어신호 발생 회로부
10-5, 10-5-1, 20-5 : 1차 전달 트랜지스터부
B10, /B10, B20, /B20, B10-1, /B10-1, B20-1, /B20-1 : 비트라인
WL10, WL20 : 워드라인
22, 22-1, 22-2, 22-3 : 2차 전달 트랜지스터부
11, 11-1 : 중간 데이터 라인 23 : 메인 데이터 라인
24 : 컬럼 디코더부 24-1, 24-2 : 컬럼 선택라인
25 : 글로발 데이터 출력 버퍼 26 : 데이터 출력 단자
MN : NMOS형 트랜지스터
A, B : 2차 센스 앰프 내의 전달장치부
21-2 : 전달장치(A,B) 및 기억장치(C,D)를 제어하기 위한 제어신호 발생 회로부
C, D : 데이터 기억장치부 MP : PMOS형 트랜지스터
본 발명은 반도체 메모리 장치의 컬럼 패스 회로도에 관한 것으로 특히 한 개의 트랜지스터와 한 개의 캐패시터로 이루어진 셀을 가지고 있는 디램의 회로 설계에 있어서 컬럼 액세스 (Column Access)동작시 동작속도를 빠르게 하기 위한 컬럼 패스 회로도에 관한 것이다.
제1도는 종래기술에 따른 컬럼 패스 회로도로서, 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블록 회로도(1, 1-1)로 구성된다.
상기 각각의 블록 회로도는 로우 디코더에 의해 선택되는 워드라인과, 해당 워드라인에 연결된 단위 셀들에 저장된 데이터들을 센스 앰프로 연결시켜 주는 비트 라인 쌍과, 상기 워드라인과 상기 비트 라인 쌍이 만나는 곳에 행렬 형태로 구성된 메모리 셀 어레이(2)와, 상기 워드라인을 선택하기 위한 로우 디코더(3)와, 상기 데이터들을 증폭시켜 출력시키기 위한 각각의 비트 라인 쌍에 연결된 센스 앰프(4)와, 게이트로 컬럼 디코더의 컬럼 선택 신호가 인가되고 상기 각각의 센스 앰프와 각 블록의 데이터 버스 라인 사이에 접속되어 상기 센스 앰프에 의해 증폭된 데이터들을 상기 각 블록의 데이터 버스 라인으로 전달시키기 위한 전달 트랜지스터들과, 상기 각 블록의 데이터 버스 라인과 데이터 전송 라인 사이에 접속된 블록 데이터 입출력 버퍼(6)와, 상기 블록 데이터 입출력 버퍼와 글로발 데이터 출력 버퍼사이에 접속된 글로발 데이터 전송 라인(7)과, 상기 글로발 데이터 전송 라인과 데이터 출력단자 사이에 접속되어 소자 내부의 데이터 신호를 소자 외부로 출력하는 글로발 데이터 출력 버퍼(8)와, 컬럼 선택 신호를 출력하기 위한 컬럼 디코더(9)와, 상기 컬럼 디코더에 의해 출력된 컬럼 선택 신호에 의해 선택되어 상기 전달 트랜지스터들의 게이트와 접속된 컬럼 선택 라인들(10)로 구성된다.
이하, 상기 구성에 따른 동작을 제1도에 도시된 첨부도면을 참조하여 설명하기로 한다.
먼저, 로우 패스 동작시 외부에서 입력되거나 또는 내부에서 발생된 어드레스 신호를 이용하여 워드라인이 선택되면 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 셀들에 저장된 데이터들이 턴-온된 상기 트랜지스터를 통해 비트 라인에 출력되고 상기 각각의 센스 앰프로 입력되어 증폭되는 일련의 과정을 진행하게 된다.
이후 컬럼 패스 동작을 하는데 리드(Read) 동작시 외부에서 입력되거나 또는 내부에서 발생된 해당 컬럼 선택 신호에 의해 상기 해당 전달 트랜지스터들이 턴-온되어 상기 해당 센스 앰프에 의해 증폭된 데이터가 상기 전달 트랜지스터를 통해 상기 각 블록 데이터 버스 라인으로 전달되고 상기 블록 데이터 입출력 버퍼를 통해 상기 글로발 데이터 전송 라인으로 출력되며 결국 글로발 데이터 출력 버퍼를 통해 데이터가 출력된다.
그런데, 이상에서 설명한 종래기술에 있어서, 로우 패스가 동작을 하여 센스 앰프가 동작을 하고 난 이후에 컬럼 패스가 동작을 하는 경로를 보면 컬럼 디코더에 의해 출력된 컬럼 선택 신호가 상기 컬럼라인을 통해 상기 전달 트랜지스터들의 게이트로 인가되는데 상기 컬럼라인이 너무 긴 경우에는 지연 시간이 길어져 컬럼 패스 동작이 늦어지게 된다. 또한 전달 트랜지스터가 턴-온되고 난 후 데이터 경로를 보면 각 블록의 데이터 버스 라인, 블록 데이터 입출력 버퍼, 그리고 글로발 데이터 전송 라인을 거쳐 글로발 데이터 출력 버퍼로 입력되는 일련의 과정을 거치게 되는데 상기한 각 블록의 데이터 버스 라인 또는 글로발 데이터 전송 라인이 길어지게 되면 데이터가 출력되는데 많은 시간이 걸리게 된다. 즉, 종래의 컬럼 패스 회로도에 있어서는 칩(Chip)의 전영역에서 데이터를 액세스(Access)하기 때문에 시간이 많이 걸리게 되는 문제점이 있었다.
따라서, 본 발명은 칩의 구석구석에서 데이터를 하나씩 가져다가 출력하는 종래의 방식을 탈피하여 로우 동작시 워드라인이 동작하고 센싱 동작을 하고 난 후 그 워드라인에 매달린 셀들의 데이터를 컬럼 디코더 또는 데이터 출력장치의 가까운 곳으로 전부 옮겨 두었다가 컬럼 동작시 이들 데이터를 액세스 하도록 하여 빠른 동작이 가능하도록 하기 위한 컬럼 패스 회로도를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 컬럼 패스 회로도는 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블록 회로 수단과, 상기 각각의 블록 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며, 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더 수단과, 상기 비트라인으로 출력된 데이터를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프 수단과, 상기 1차 센스 앰프에 의해 증폭된 데이터를 중간 데이터 라인으로 전달시키기 위한 1차 전달 트랜지스터 수단과, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 회로 수단과, 상기 1차 전달 트랜지스터부의 제1 NMOS형 트랜지스터 및 제2 NMOS형 트랜지스터와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3 NMOS형 트랜지스터 및 제4 NMOS형 트랜지스터와 2차 센스 앰프(21-1)에 접속된 중간 데이터 라인과, 상기 중간 데이터 라인과 2차 전달 트랜지스터 사이에 접속되어 제1 블록 회로 및 제2 블록 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이터 신호를 저장할 수 있는 2차 센스 앰프와, 게이트로 컬럼 선택 신호가 인가되고 상기 2차 센스 앰프와 메인 데이터 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이터를 상기 메인 데이터 라인으로 전달시키기 위한 2차 전달 트랜지스터 수단과, 상기 2차 전달 트랜지스터부와 데이터 출력 버퍼를 연결시켜 주기 위한 메인 데이터 라인과, 상기 메인 데이터 라인과 데이터 출력단자 사이에 접속되어 소자 내부의 데이터 신호를 소자 외부로 출력하는 글로발 데이터 출력 버퍼와, 상기 컬럼 선택 신호를 발생시키기 위한 컬럼 디코더 수단과, 상기 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택라인을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제2도는 본 발명의 일실시예에 따른 컬럼 패스 회로도로서, 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블록 회로부(10, 20)와, 상기 각각의 블록 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이(10-1, 20-1)와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며, 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더부(10-2, 20-2)와, 상기 비트라인으로 출력된 데이터를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프(10-3, 20-3, 10-3-1, 20-3-1)와, 상기 1차 센스 앰프에 의해 증폭된 데이터를 중간 데이터 라인으로 전달시키기 위한 1차 전달 트랜지스터부(10-5, 20-5)와, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 회로부(10-4, 20-4)와, 상기 1차 전달 트랜지스터부의 제1 NMOS형 트랜지스터(MN1), 제2 NMOS형 트랜지스터(MN2), 제5 NMOS형 트랜지스터(MN5), 제6 NMOS형 트랜지스터(MN6)와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3 NMOS형 트랜지스터(MN3), 제4 NMOS형 트랜지스터(MN4), 제7 NMOS형 트랜지스터(MN7), 제8 NMOS형 트랜지스터(MN8)와 2차 센스 앰프(21-1)에 접속된 중간 데이터 라인(11, 11-1)과, 상기 중간 데이터 라인과 2차 전달 트랜지스터 사이에 접속되어 제1 블록 회로 및 제2 블록 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이터 신호를 저장할 수 있는 2차 센스 앰프(21, 21-1)와, 게이트로 컬럼 선택 신호가 인가하고 상기 2차 센스 앰프와 메인 데이터 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이터를 상기 메인 데이터 라인으로 전달시키기 위한 2차 전달 트랜지스터(22, 22-1)와, 상기 2차 전달 트랜지스터부와 데이터 출력 버퍼를 연결시켜 주기 위한 메인 데이터 라인(23)과, 상기 메인 데이터 라인과 데이터 출력단자 사이에 접속되어 소자 내부의 데이터 신호를 소자 외부로 출력하는 데이터 출력 버퍼(25)와, 상기 컬럼 선택 신호를 발생시키기 위한 컬럼 디코더부(24)와, 상기 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택라인(24-1, 24-2)으로 구성된다.
이하, 상기 구성에 따른 동작을 제2도에 도시된 첨부도면을 참조하여 설명하기로 한다.
예를 들어 로우 어드레스 신호 중에서 블록 선택 어드레스 신호에 의하여 제1 블록 회로부(10)가 선택되었다고 하면 상기 제1 블록 회로부(10)의 메모리 셀 어레이(10-1)에는 많은 워드라인이 있는데 이들중에서 하나의 워드라인이 선택되면(대개의 경우 셀 트랜지스터는 NMOS형 이고 워드라인은 대기 상태에서 저전위로 있고 선택상태에서 선택 신호는 전원전위 이상의 고전위이다.) 각 단위 셀들의 데이터들이 해당 비트 라인에 실리게 된다. 그 이후 각 해당 1차 센스 앰프들(10-3, 10-3-1)이 동작을 하여 각 비트 라인의 데이터들이 전원전위외 접지전위로 증폭되게 된다. 이 이후 각 1차 센스 앰프들의 데이터들은 1차 전달 트랜지스터 제어신호 발생 회로부(10-4)의 출력신호에 의해 동시에 턴-온된 1차 전달 트랜지스터부(10-5)의 해당 트랜지스터를 통해 중간 데이터 라인(11, 11-1)으로 전달되고 계속해서 2차 센스 앰프(21, 21-1)로 입력되어 상기 2차 센스 앰프에 저장되게 된다. 이 이후 컬럼 디코더(24)에 의해 출력된 컬럼라인 선택 신호에 의해 턴-온된 2차 전달 트랜지스터(22, 22-1)를 통해 상기 2차 센스 앰프에 저장된 데이터들은 순차적으로 메인 데이터 라인(23)으로 전달된다. 이상에서 설명한 바와 같이, 본 발명의 컬럼 패스 회로에 있어서는 컬럼 선택라인의 길이가 아주 작아지는 관계로 컬럼 선택 신호는 아주 빠르게 동작을 하므로 동작 속도가 빨라지고 종래의 글로발 데이터 전송 라인이 없어지고 전체적인 데이터 라인의 길이도 짧아지므로 데이터들의 전송에 걸리는 시간도 아주 작아지는 것을 알수 있다.
제3도는 제2도에 도시된 본 발명의 일실시예에 따른 제1 센스 앰프와 제1 전달 트랜지스터의 상세 회로도로서, 실제적인 회로에 있어서 비트 라인의 수만큼 중간 데이터 라인을 구성하는데는 제조 공정상의 어려움이 있게 된다. 따라서, 이런 경우에 한 쌍의 중간 데이터 라인을 통하여 2개 이상의 데이터를 전달하는 방식을 사용하고자 한 경우이다.
상기한 제3도의 구성을 보면 서로 다른 비트 라인과 연결된 2개이상의 1차 센스 앰프(10-3, 10-3-1, 10-3-2, 10-3-3)와, 상기 각각의 1차 센스 앰프에 연결되고 서로 다른 제어 신호로 구별 가능한 1차 전달 트랜지스터들(10-5, 10-5-1)과, 상기 2개 이상의 1차 전달 트랜지스터들이 선택적으로 연결되는 중간 데이터 라인과, 상기 2개 이상의 1차 전달 트랜지스터들을 제어하는 신호를 순차적으로 만들어내기 위한 1차 전달 트랜지스터 제어신호 발생 회로도로 구성된다.
상기 구성에 따른 동작을 보면 1차 센스 앰프가 동작을 하고 그 이후 각각의 센스 앰프와 연결된 상기 1차 전달 트랜지스터가 순차적으로 턴-온되어 중간 데이터 라인으로 순차적으로 데이터 신호가 전달된다. 따라서, 이런 경우는 비트 라인의 수보다 적은 중간 데이터 라인 만으로도 데이터의 전송이 가능하게 된다.
제4도는 제2도에 도시된 본 발명의 일실시예에 따른 제2 센스 앰프에 관한 상세 회로도로서, 하나의 중간 데이터 라인을 이용하여 순차적으로 데이터를 전송하는 경우에 2차 센스 앰프의 구성을 나타낸 것으로 그 구성을 보면 하나의 중간 데이터 라인에 대하여 상기 중간 데이터 라인과 연결되고 서로 다른 제어 신호에 의하여 선택적으로 동작하는 2개 이상의 2차 센스 앰프 내의 전달장치(A, B)와, 상기 2차 센스 앰프 내의 전달장치에 각각 연결된 2개 이상의 데이터 기억장치(C, D)와, 상기 2차 센스 앰프 내의 전달장치와 데이터 기억장치를 제어하는 신호를 만들어내는 전달장치 및 기억장치를 제어하기 위한 제어신호 발생 회로부(21-2)와, 상기 2차 센스 앰프와 데이터 버스 라인 사이에 구성되고 컬럼 디코더의 컬럼 선택 신호에 의해 제어되는 2차 전달 트랜지스터(22-2, 22-3)와, 상기 컬럼 선택 신호를 출력하기 위한 컬럼 디코더부(24)로 구성된다.
상기 구성에 따른 동작을 보면 연속적으로 전달되는 데이터 신호를 2개 이상의 기억장치로 구성된 상기 2차 센스 앰프 각각에 순차적으로 저장이 가능하고 이들 저장된 신호를 컬럼 선택 신호에 의해 데이터 라인으로 전송이 가능한 동작을 한다.
이상에서 설명한 바와 같이, 본 발명의 컬럼 패스 회로도를 반도체 메모리 장치에 구현하게 되면 전체적인 데이터의 출력속도가 향상되는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (3)

  1. 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블록 회로와, 상기 각각의 블록 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더와, 상기 비트라인으로 출력된 데이터를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프와, 상기 1차 센스 앰프에 의해 증폭된 데이터를 중간 데이터 라인으로 전달시키기 위한 1차 전달 트랜지스터부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 패스 회로에 있어서, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 수단과, 상기 1차 전달 트랜지스터부의 제1 NMOS형 트랜지스터 및 제2 NMOS형 트랜지스터와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3 NMOS형 트랜지스터 및 제4 NMOS형 트랜지스터와 2차 센스 앰프(21-1)에 접속된 중간 데이터 라인과, 상기 중간 데이터 라인과 2차 전달 트랜지스터 사이에 접속되어 제1 블록 회로 및 제2 블록 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이터 신호를 저장할 수 있는 2차 센스 앰프 수단과, 게이트로 컬럼 선택 신호가 인가되고 상기 2차 센스 앰프와 메인 데이터 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이터를 상기 메인 데이터 라인으로 전달시키기 위한 2차 전달 트랜지스터 수단과, 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 패스 회로.
  2. 제1항에 있어서, 상기 각각의 1차 센스 앰프와 중간 데이터 라인의 연결은 한쌍의 중간 데이터 라인을 통하여 2개 이상의 데이터를 전달하는 접속방법의 컬럼 패스 회로.
  3. 제1항에 있어서, 상기 2차 센스 앰프 수단은 전달장치 및 기억장치 제어신호 발생 회로부의 출력신호에 의해 턴-온되어 상기 중간 데이터 라인으로 전달된 데이터를 기억장치부로 전달하기 위한 전달수단과, 상기 전달장치부와 상기 2차 전달 트랜지스터부 사이에 접속되어 상기 전달장치부를 통해 전달된 데이터를 저장하기 위한 기억수단과, 상기 2차 센스 앰프의 전달장치부 및 기억장치부를 제어하기 위한 전달장치 및 기억장치 제어신호 발생 수단을 포함하는 것을 특징으로 하는 컬럼 패스 회로.
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