KR20070049266A - 에지 서브 어레이에 완전한 데이터 패턴을 기입할 수 있는오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 - Google Patents

에지 서브 어레이에 완전한 데이터 패턴을 기입할 수 있는오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법 Download PDF

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Abstract

오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 메모리 코어 및 메모리 코어의 에지 서브 어레이의 테스트 방법이 개시되어 있다. 메모리 코어는 에지 서브 어레이, 센스 앰프, 및 복수의 스위치들을 구비한다. 에지 서브 어레이는 복수의 워드 라인, 복수의 비트 라인, 및 복수의 더미 비트 라인을 구비한다. 센스 앰프 회로는 더미 비트 라인들의 전압을 증폭하고, 복수의 스위치들은 복수의 칼럼 선택 신호에 응답하여 적어도 하나의 입력 데이터를 더미 비트 라인들에 전달한다. 따라서, 반도체 메모리 장치는 메모리 코어를 구성하는 에지 서브 어레이의 결함을 정확하게 테스트할 수 있다.

Description

에지 서브 어레이에 완전한 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법{MEMORY CORE CAPABLE OF WRITING A FULL DATA PATTERN TO EDGE SUB ARRAYS, SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME, AND METHOD FOR TESTING EDGE SUB ARRAYS}
도 1은 에지 서브 어레이(edge sub-array)와 드라이버를 가지는 반도체 메모리 장치의 메모리 코어의 하나의 예를 나타내는 도면이다.
도 2는 에지 서브 어레이와 드라이버를 구비한 종래의 반도체 메모리 장치의 메모리 코어 다른 하나의 예를 나타내는 도면이다.
도 3은 에지 서브 어레이와 드라이버를 구비한 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 메모리 코어를 나타내는 도면이다.
도 4는 도 3의 회로에서 에지 서브 어레이가 4 개의 에지 비트 라인과 4 개의 정상 비트 라인을 가지는 경우의 반도체 메모리 장치의 메모리 코어의 구조를 나타내는 도면이다.
도 5는 도 3 및 도 4의 반도체 메모리 장치의 메모리 코어에 포함되어 있는 드라이버의 하나의 예를 나타내는 회로도이다.
도 6은 도 3 및 도 4의 의 반도체 메모리 장치의 메모리 코어에 대한 타이밍 도이다.
* 도면의 주요부분에 대한 부호의 설명 *
230, 310 : 에지 서브 어레이
232-1~232-6, 331~334 : 센스 앰프
251~256, 321~324 : 스위치
260 : 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 오픈 비트 라인 구조를 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 커패시터에 전하로서 정보를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃을 수 있으므로, 메모리 셀들을 구성하는 커패시터는 주기적으로 리프레쉬된다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 트랜지스터가 턴온되면 커패시터 에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 커패시터에 저장된다.
DRAM 장치의 비트 라인의 구조에는 폴디드(folded) 비트라인 구조와 오픈(open) 비트 라인 구조가 있다. 오픈 비트라인 구조를 가지는 반도체 메모리 장치의 메모리 셀 어레이는 더미 비트 라인을 가지는 에지 서브 어레이(edge sub-array)를 구비한다. 더미 비트 라인은 센스 앰프에 연결이 되지 않은 비트 라인이며, 더미 비트 라인에 연결된 메모리 셀들에는 데이터를 저장할 수 없다.
도 1은 에지 서브 어레이를 가지는 메모리 코어와 드라이버를 구비한 종래의 반도체 메모리 장치의 하나의 예를 나타내는 도면이다. 도 1을 참조하면, 반도체 메모리 장치는 에지 서브 어레이(2), 정상 서브 어레이들(4, 6), 센스 앰프들(8, 10, 12, 14, 16, 18), 및 드라이버(22)를 구비한다. 에지 서브 어레이(2), 정상 서브 어레이들(4, 6), 센스 앰프들(8, 10, 12, 14, 16, 18)은 메모리 코어를 구성한다. 정상 서브 어레이들(4, 6)은 비트 라인들(가로 라인에 해당함)과 워드 라인들(세로 라인들에 해당함)을 구비하며, 워드 라인과 비트 라인이 교차하는 곳에 메모리 셀들(검은 점으로 표시됨)이 위치한다. 에지 서브 어레이(2)는 워드 라인들(WL1~WL4), 비트라인들(BL1, BL2), 및 더미 비트 라인(DBL1, DBL2)을 구비한다. 워드 라인과 비트 라인이 교차하는 곳, 및 워드 라인과 더미 비트 라인이 교차하는 곳에 메모리 셀들(검은 점으로 표시됨)이 위치한다. 드라이버(22)는 데이터 라인(20)을 통해 더미 비트 라인들(DBL1, DBL2)을 구동한다.
프리차지(pre-charge) 동작시 데이터 라인(20)을 통해 더미 비트 라인(DBL1, DBL2)은 1/2VCC로 충전된다. 테스트 모드에서, 데이터 라인(20)을 통해 더미 비트 라인(DBL1, DBL2)에 로직 "0" (VSS 레벨) 또는 로직 "1" (VCC 레벨)이 쓰여진다(write).
도 1의 회로와 같이, 하나의 데이터 라인에 모든 더미 비트 라인들이 연결되어 있으면, 모든 더미 비트 라인들에 동일한 데이터(로직"1" 또는 로직 "0)를 써야 된다. 따라서, 더미 비트 라인과 정상 비트 라인 사이에 발생될 수 있는 브릿지(bridge) 또는 결함(defect)을 테스트할 때 효과적인 테스트를 수행하기 어렵다.
도 2는 에지 서브 어레이를 가지는 메모리 코어와 드라이버를 구비한 종래의 반도체 메모리 장치의 다른 하나의 예를 나타내는 도면이다. 도 2를 참조하면, 더미 비트 라인(DBL1)은 데이터 라인(24)에 연결되어 있고, 더미 비트 라인(DBL2)은 데이터 라인(26)에 연결되어 있다. 프리차지(pre-charge) 동작시 데이터 라인(24, 26)을 통해 더미 비트 라인(DBL1, DBL2)은 1/2VCC로 충전된다. 테스트 모드에서, 더미 비트 라인(DBL1)에는 데이터 라인(24)을 통해 로직 "0" (VSS 레벨) 또는 로직 "1" (VCC 레벨)이 쓰여지고, 더미 비트 라인(DBL2)에는 데이터 라인(26)을 통해 로직 "0" (VSS 레벨) 또는 로직 "1" (VCC 레벨)이 쓰여진다. 드라이버(22)는 데이터 라인(24)을 통해 더미 비트 라인(DBL1)을 구동하고, 데이터 라인(26)을 통해 더미 비트 라인(DBL2)을 구동한다.
도 2와 같이 비트 라인들을 각각 다른 데이터 라인을 통해 데이터를 입력시키면 워드 라인(W1)에 연결된 모든 메모리 셀들에 다른 데이터를 써넣을 수 있다. 그러나 완전한 자유도를 가지고 더미 셀들에 데이터를 쓰기 위해서는 하나의 워드 라인에 연결된 메모리 셀의 수만큼 데이터 라인을 구비해야 한다. 메모리 셀의 수만큼 데이터 라인을 구비하는 것은 반도체 장치 상에서 많은 면적을 차지하므로 실현하기 어렵다.
본 발명의 목적은 오픈 비트 라인 구조를 가지는 반도체 메모리 장치에서 에지 서브 어레이에 포함된 더미 비트 라인에 연결된 메모리 셀들에 완전한 패턴을 기입할 수 있는 메모리 코어를 제공하는 것이다.
본 발명의 다른 목적은 오픈 비트 라인 구조를 가지는 반도체 메모리 장치에서 에지 서브 어레이에 포함된 더미 비트 라인에 연결된 메모리 셀들에 완전한 패턴을 기입할 수 있는 메모리 코어를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 오픈 비트 라인 구조를 가지는 반도체 메모리 장치에서 에지 서브 어레이에 포함된 더미 비트 라인에 연결된 메모리 셀들에 완전한 패턴을 기입할 수 있는 에비 서브 어레이 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 코어는 에지 서브 어레이, 센스 앰프, 및 복수의 스위치들을 구비한다.
에지 서브 어레이는 복수의 워드 라인, 복수의 비트 라인, 및 복수의 더미 비트 라인을 구비한다. 센스 앰프 회로는 상기 더미 비트 라인들의 전압을 증폭하고, 복수의 스위치들은 복수의 칼럼 선택 신호에 응답하여 적어도 하나의 입력 데 이터를 상기 더미 비트 라인들에 전달한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 에지 서브 어레이, 센스 앰프, 및 복수의 스위치들을 구비한다. 에지 서브 어레이는 복수의 워드 라인, 복수의 비트 라인, 및 복수의 더미 비트 라인을 구비한다. 센스 앰프 회로는 상기 더미 비트 라인들의 전압을 증폭하고, 복수의 스위치들은 복수의 칼럼 선택 신호에 응답하여 적어도 하나의 입력 데이터를 상기 더미 비트 라인들에 전달한다.
본 발명의 하나의 실시형태에 따른 에지 서브 어레이 테스트 방법은 테스트 인에이블 신호와 기입신호에 기초하여 적어도 하나의 테스트 입력 데이터를 발생시키는 단계; 적어도 하나의 칼럼 선택신호에 응답하여 상기 적어도 하나의 테스트 입력 데이터를 복수의 더미 비트 라인에 기입하는 단계; 및 상기 더미 비트 라인에 기입된 상기 테스트 입력 데이터들을 증폭하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 에지 서브 어레이와 드라이버를 구비한 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 메모리 코어를 나타내는 도면이다.
도 3을 참조하면, 메모리 코어는 에지 서브 어레이(edge sub array)(230), 정상 서브 어레이(non-edge sub array)(243), 센스 앰프들(222), 에지 센스 앰프들(232-1 ~ 232-6), 및 NMOS 트랜지스터들(251~256)을 구비한다. 또한, 메모리 코어는 테스트 인에이블 신호(TE)와 기입신호(WR)에 응답하여 입력 데이터(D1, D2, D1B, D2B)를 발생시키는 드라이버(260)를 구비한다.
에지 서브 어레이(edge sub array)(230)는 더미 비트 라인들(234)과 비트 라 인들(240), 및 워드 라인들(WL)을 구비한다. 워드 라인들(WL)과 비트 라인들(240)의 교차점과 워드 라인들(WL)과 더미 비트 라인들(234)의 교차점에 메모리 셀(235)을 가진다. 정상 서브 어레이(non-edge sub array)(243)는 비트 라인들(240, 242) 및 워드 라인들(WL)을 구비한다. 워드 라인들(WL)과 비트 라인들(240, 242)의 교차점에 메모리 셀(243)을 가진다. 비트 라인(240)과 비트 라인(242)은 서로 쌍을 이룬다.
도 4는 도 3의 회로에서 에지 서브 어레이가 4 개의 에지 비트 라인과 4 개의 정상 비트 라인을 가지는 경우의 반도체 메모리 장치의 메모리 코어의 구조를 나타내는 도면이다. 도 4에서 정상 서브 어레이는 도시되지 않았다.
도 4를 참조하면, 메모리 코어(300)는 에지 서브 어레이(310), 4 개의 데이터 라인(351~354), 4 개의 센스 앰프(320), 및 4 개의 스위치들(320)을 구비한다. 또한, 메모리 코어(300)는 입력 데이터들(D1, D2, D1B, D2B)을 발생시키는 드라이버(260)를 구비할 수 있다.
에지 서브 어레이(310)는 8 개의 워드 라인(WL1~WL8), 4 개의 정상 비트 라인들(BL1~BL4), 및 4 개의 더미 비트 라인들(DBL1~DBL4)을 구비한다. 워드 라인들(WL1~WL8)과 비트 라인들(BL1~BL4)의 교차점과 워드 라인들(WL1~WL8)과 더미 비트 라인들(DBL1~DBL4)의 교차점에 메모리 셀이 위치한다.
에지 서브 어레이(310)는 정상 비트 라인들(BL1~BL4)을 통해 정상 센스 앰프 회로(340)에 결합되어 있고, 더미 비트 라인들(DBL1~DBL4)을 통해 더미 센스 앰프 회로(330)에 결합되어 있다. 정상 센스 앰프 회로(340)는 센스 앰프들(341~344)을 포함하고, 더미 센스 앰프 회로(330)는 센스 앰프들(331~334)을 포함한다.
또한 더미 비트 라인들(DBL1~DBL4)은 스위치 회로(320)에 결합되어 있다. 스위치 회로(320)는 스위치들(321~324)을 포함하며, 스위치들(321~324)은 각각 MOS 트랜지스터로 구성될 수 있다. 스위치들(321, 322)의 제어단자에는 칼럼 선택 신호(CSLI)가 인가되고, 스위치들(323, 324)의 제어단자에는 칼럼 선택 신호(CSLJ)가 인가된다.
드라이버(260)는 데이터 라인들(351, 352)을 통해 스위치 회로(320)에 결합되어 있고, 데이터 라인들(353, 354)을 통해 더미 센스 앰프 회로(330)에 결합되어 있다. 드라이버(260)는 테스트 인이블 신호(TE), 기입 신호(WE), 제어 신호들(CONT1, CONT2)에 기초하여 입력 데이터들(D1, D2, D1B, D2B)을 발생시킨다. 입력 데이터(D1)와 입력 데이터(D1B)는 서로 상보적인(complementary) 관계를 가지고, 입력 데이터(D2)와 입력 데이터(D2B)는 서로 상보적인 관계를 가진다. 마찬가지로, 데이터 라인(351)과 데이터 라인(353)은 서로 상보적인 관계를 가지고, 데이터 라인(352)과 데이터 라인(354)은 서로 상보적인 관계를 가진다.
도 5는 도 3 및 도 4의 반도체 메모리 장치의 메모리 코어에 포함되어 있는 드라이버의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 드라이버(260)는 NAND 게이트(262), 인버터들(263~272), 및 전송 게이트들(273~280)을 구비한다. 또한, 드라이버(260)는 1/2VCC 발생기를 포함할 수 있다.
이하, 도 5에 도시된 드라이버(260)의 동작을 설명한다.
정상 동작 모드일 때 드라이버(260)는 1/2 VCC인 전압 레벨을 가지는 입력 데이터들(D1, D2, D1B, D2B)을 출력한다. 테스트 모드 기입 동작시 드라이버(260)는 제어신호(CONT1)를 입력 데이터(D1)로서 출력하고, 제어신호(CONT1)가 반전된 신호를 입력 데이터(D1B)로서 출력한다. 또한, 테스트 모드 기입 동작시 드라이버(260)는 제어신호(CONT2)를 입력 데이터(D2)로서 출력하고, 제어신호(CONT2)가 반전된 신호를 입력 데이터(D2B)로서 출력한다.
테스트 인에이블 신호(TE)와 기입 신호(WR) 중 어느 하나라도 디스에이블되어 있으면, NAND 게이트(262)의 출력신호는 로직 "하이"상태가 되고 인버터(263)의 출력은 로직 "로우"상태가 되며 인버터(264)의 출력은 로직 "하이"상태가 된다. 이 때, 전송 게이트들(273, 275, 277, 279)이 턴온 되고, 전송 게이트들(274, 276, 278, 280)은 턴오프 된다. 따라서 1/2VCC가 입력 데이터들(D1, D2, D1B, D2B)로서 출력된다.
테스트 인에이블 신호(TE)와 기입 신호(WR)가 모두 인에이브되어 있으면, 즉 테스트 인에이블 신호(TE)와 기입 신호(WR)가 모두 로직 "하이"상태이면, NAND 게이트(262)의 출력신호는 로직 "로우"상태가 되고 인버터(263)의 출력은 로직 "하이"상태가 되며 인버터(264)의 출력은 로직 "로우"상태가 된다. 이 때, 전송 게이트들(273, 275, 277, 279)이 턴오프 되고, 전송 게이트들(274, 276, 278, 280)은 턴온 된다. 따라서, 제어신호(CONT1)가 입력 데이터(D1)로서 출력되고, 제어신호(CONT1)가 반전된 신호가 입력 데이터(D1B)로서 출력된다. 또한, 제어신호(CONT2)가 입력 데이터(D2)로서 출력되고, 제어신호(CONT2)가 반전된 신호가 입력 데이터 (D2B)로서 출력된다.
도 6은 도 3 및 도 4의 의 반도체 메모리 장치의 메모리 코어에 대한 타이밍도이다.
이하, 도 3 내지 도 6을 참조하여 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 메모리 코어의 동작을 설명한다.
정상 동작 모드일 때, 입력 데이터들(D1, D2, D1B, D2B)은 모두 1/2VCC 레벨을 가진다. 더미 비트 라인들(DBL1~DBL4)은 입력 데이터들(D1, D2, D1B, D2B)에 의해 1/2VCC 레벨로 충전된다.
제어신호(CONT1)가 로직"하이"인 신호이고 제어신호(CONT2)가 로직"로우"인 신호일 때, 테스트 인에이블 신호(TE)와 기입신호(WR)가 인에이블되면, 드라이버(260)는 제어신호(CONT1)에 기초하여 로직"하이"인 입력 데이터(D1)와 로직"로우"인 입력 데이터(D1B)를 발생시킨다. 또한, 드라이버(260)는 제어신호(CONT2)에 기초하여 로직"로우"인 입력 데이터(D2)와 로직"하이"인 입력 데이터(D2B)를 발생시킨다.
칼럼 선택 신호(CLSI, CSLJ)는 칼럼 어드레스에 기초하여 발생되는 신호이다. 정상 서브 어레이에서는 칼럼 선택 신호(CLSI, CSLJ)에 응답하여 메모리 어레이의 데이터가 로컬 입출력 라인으로 전송되거나 로컬 입출력 라인의 데이터가 메모리 코어에 전송된다.
도 4에서, 칼럼 선택 신호(CLSI, CSLJ)가 모두 인에이블 되었을 때 메모리 코어(300)는 다음과 같이 동작한다.
입력 데이터(D1)와 입력 데이터(D2)가 모두 로직"0"이면, 더미 비트 라인들(DBL1~DBL4)에는 모두 로직"0"이 입력된다. 입력 데이터(D1)와 입력 데이터(D2)가 모두 로직"1이면, 더미 비트 라인들(DBL1~DBL4)에는 모두 로직"1"이 입력된다. 입력 데이터(D1)는 로직"1"이고 입력 데이터(D2)는 로직"0"이면, 더미 비트 라인들(DBL1, DBL3)에는 로직"1"이 입력되고, 더미 비트 라인들(DBL2, DBL4)에는 로직"0"이 입력된다.
칼럼 선택 신호(CLSI)가 인에이블 되고 칼럼 선택 신호(CLSJ)가 디스에이블 되었을 때, 메모리 코어(300)는 다음과 같이 동작한다.
입력 데이터(D1)와 입력 데이터(D2)가 모두 로직"0"이면, 더미 비트 라인들(DBL1, DBL2)에는 로직"0"이 입력되고, 더미 비트 라인들(DBL3, DBL4)에는 데이터가 입력되지 않는다. 입력 데이터(D1)와 입력 데이터(D2)가 모두 로직"1"이면, 더미 비트 라인들(DBL1, DBL2)에는 로직"1"이 입력되고, 더미 비트 라인들(DBL3, DBL4)에는 데이터가 입력되지 않는다. 입력 데이터(D1)가 로직"1"이고 입력 데이터(D2)가 로직"0"이면, 더미 비트 라인(DBL1)에는 로직"1"이 입력되고,더미 비트 라인(DBL2)에는 로직"0"이 입력된다. 이 때, 더미 비트 라인들(DBL3, DBL4)에는 데이터가 입력되지 않는다. 입력 데이터(D1)가 로직"0"이고 입력 데이터(D2)가 로직"1"이면, 더미 비트 라인(DBL1)에는 로직"0"이 입력되고, 더미 비트 라인(DBL2)에는 로직"1"이 입력된다. 이 때, 더미 비트 라인들(DBL3, DBL4)에는 데이터가 입력되지 않는다.
칼럼 선택 신호(CLSI)가 디스에이블 되고 칼럼 선택 신호(CLSJ)가 인에이블 되었을 때, 메모리 코어(300)는 칼럼 선택 신호(CLSI)가 인에이블 되고 칼럼 선택 신호(CLSJ)가 디스에이블 되었을 때와 반대로 동작한다.
입력 데이터(D1)와 입력 데이터(D2)가 모두 로직"0"이면, 더미 비트 라인들(DBL3, DBL4)에는 로직"0"이 입력되고, 더미 비트 라인들(DBL1, DBL2)에는 데이터가 입력되지 않는다. 입력 데이터(D1)와 입력 데이터(D2)가 모두 로직"1"이면, 더미 비트 라인들(DBL3, DBL4)에는 로직"1"이 입력되고, 더미 비트 라인들(DBL1, DBL2)에는 데이터가 입력되지 않는다. 입력 데이터(D1)가 로직"1"이고 입력 데이터(D2)가 로직"0"이면, 더미 비트 라인(DBL3)에는 로직"1"이 입력되고, 더미 비트 라인(DBL4)에는 로직"0"이 입력된다. 이 때, 더미 비트 라인들(DBL1, DBL2)에는 데이터가 입력되지 않는다. 입력 데이터(D1)가 로직"0"이고 입력 데이터(D2)가 로직"1"이면, 더미 비트 라인(DBL3)에는 로직"0"이 입력되고, 더미 비트 라인(DBL4)에는 로직"1"이 입력된다. 이 때, 더미 비트 라인들(DBL1, DBL2)에는 데이터가 입력되지 않는다.
스위치들(321~324)은 NMOS 트랜지스터로 구성되어 있기 때문에 데이터라인상의 전압에서 NMOS 트랜지스터의 스레숄드 전압(Vth)만큼 뺀 전압이 더미 비트 라인들(DBL1~DBL4)에 전달된다. 예를 들어 데이터 라인(351) 상의 입력 데이터(D1)가 로직 "하이" 상태일 때 3V의 전압 레벨을 가지고 Vth가 1V라고 가정하면, 칼럼 선택 신호(CSLI, CSLJ)가 인에이블 되었을 때 더미 비트 라인들(DBL1~DBL4)은 2V로 충전된다.
더미 센스 앰프 회로(330)는 더미 비트 라인들(DBL1~DBL4)의 전압을 증폭하 여 더미 비트 라인들(DBL1~DBL4)의 전위가 충분한 VCC 레벨 또는 충분한 VSS 레벨을 갖도록 하는 기능을 수행한다. 예를 들어, 센스 앰프(331)는 더미 비트 라인(DBL1)의 전압을 증폭하고, 센스 앰프(332)는 더미 비트 라인(DBL2)의 전압을 증폭하고, 센스 앰프(333)는 더미 비트 라인(DBL3)의 전압을 증폭하고, 센스 앰프(334)는 더미 비트 라인(DBL4)의 전압을 증폭한다.
상기와 같이, 도 3과 도 4에 도시된 본 발명의 실시예에 따른 메모리 코어는 더미 비트 라인별로 완전한 패턴의 데이터를 메모리 셀에 기입할 수 있다. 따라서, 메모리 코어의 에지 서브 어레이 내에 발생할 수 있는 브릿지(bridge) 또는 결함(defect)을 테스트해서 찾아낼 수 있다.
도 6은 입력 데이터(D1)가 로직 "하이"이고 입력 데이터(D2)가 로직 "로우"일 때의 도 3과 도 4에 도시된 본 발명의 실시예에 따른 메모리 코어에 대한 타이밍도이다.
도 6에서, WL1은 워드라인(WL1)의 신호를, CLSI는 스위치(251, 252)의 제어단자에 인가되는 칼럼 선택 신호를, WR은 기입 신호를, D1/D1B와 D2/D2B는 입력 데이터를, DBL1과 DBL2는 더미 비트 라인(DBL1, DBL2)의 전압을, VC11은 DBL1에 연결된 메모리 셀의 전압을, VC12는 DBL2에 연결된 메모리 셀의 전압을 각각 나타낸다. 도 6에는 테스트 인에이블 신호(TE)는 생략되었다.
도 4와 도 6을 참조하면, 액티브 커맨드(ACTIVE)에 의해 워드 라인(WL1)이 활성화되고, 기입 커맨드(WRITE)에 의해 칼럼 선택 신호(CLSI)와 기입 신호(WR)가 인에이블된다. 기입 신호(WR)가 인에이블되면, 입력 데이터(D1)이 1/2VCC에서 VCC 레벨인 D1으로 바뀌고, 입력 데이터(D1B)는 1/2VCC에서 접지 레벨인 D1B로 바뀐다. 칼럼 선택 신호(CLSI)에 응답하여 더미 비트 라인(DBL1)의 전압이 1/2VCC에서 VCC 레벨인 D1으로 바뀌고, VC11은 이전 데이터에서 로직 "1"인 데이터로 바뀐다. 또한, 기입 신호(WR)가 인에이블되면, 입력 데이터(D2)이 1/2VCC에서 접지 레벨인 D2으로 바뀌고, 입력 데이터(D2B)는 1/2VCC에서 VCC 레벨인 D2B로 바뀐다. 칼럼 선택 신호(CLSI)에 응답하여 더미 비트 라인(DBL2)의 전압이 1/2VCC에서 접지 레벨인 D2으로 바뀌고, VC12는 이전 데이터에서 로직 "0"인 데이터로 바뀐다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 메모리 코어는 오픈 비트 라인 구조를 가지는 반도체 메모리 장치에서 에지 서브 어레이에 포함된 더미 비트 라인에 연결된 메모리 셀들에 완전한 패턴을 기입할 수 있다. 따라서, 메모리 코어를 구성하는 에지 서브 어레이의 결함을 정확하게 테스트할 수 있다.

Claims (17)

  1. 복수의 워드 라인, 복수의 비트 라인, 및 복수의 더미 비트 라인을 구비하는 에지 서브 어레이;
    상기 더미 비트 라인들의 전압을 증폭하는 센스 앰프 회로; 및
    복수의 칼럼 선택 신호에 응답하여 적어도 하나의 입력 데이터를 상기 더미 비트 라인들에 전달하는 스위치 회로를 구비하는 것을 특징으로 하는 메모리 코어.
  2. 제 1 항에 있어서, 상기 스위치 회로는
    상기 칼럼 선택신호들 각각에 응답하여 스위칭 하는 소정 수의 스위치 그룹으로 구성된 것을 특징으로 하는 메모리 코어.
  3. 제 1 항에 있어서, 상기 메모리 코어는
    테스트 모드 신호와 기입 신호에 응답하여 상기 입력 데이터를 발생시키는 드라이버를 더 구비하는 것을 특징으로 하는 메모리 코어.
  4. 제 3 항에 있어서, 상기 드라이버는
    상기 테스트 모드 신호와 상기 기입신호에 응답하여 1/2VCC, 제 1 제어신호, 또는 제 2 제어신호를 출력하는 복수의 전송 게이트를 구비하는 것을 특징으로 하는 메모리 코어.
  5. 제 4 항에 있어서, 상기 드라이버는
    정상 동작 모드일 때 상기 1/2VCC를 상기 입력 데이터로서 출력하고, 테스트 모드일 때 상기 제 1 제어신호를 제 1 입력 데이터로서 출력하고 상기 제 2 제어신호를 상기 제 2 입력 데이터로서 출력하는 것을 특징으로 하는 메모리 코어.
  6. 제 5 항에 있어서, 상기 드라이버는
    테스트 인에이블 신호와 기입신호가 인에이블 되었을 때, 상기 제 1 제어신호를 제 1 입력 데이터로서 출력하고, 상기 제 2 제어신호를 상기 제 2 입력 데이터로서 출력하는 것을 특징으로 하는 메모리 코어.
  7. 제 6 항에 있어서, 상기 드라이버는
    상기 테스트 인에이블 신호와 기입신호에 대해 논리곱 연산을 수행하고 제 1 전송 제어신호를 발생시키는 AND 게이트;
    상기 AND 게이트의 출력신호를 반전시키고 제 2 전송 제어신호를 발생시키는 제 1 인버터;
    상기 제 1 제어신호를 반전시키는 제 2 인버터;
    상기 제 2 제어신호를 반전시키는 제 3 인버터;
    상기 제 1 전송 제어신호가 인가되는 제 1 제어단자와 상기 제 2 전송 제어신호가 인가되는 제 2 제어단자를 가지고 상기 제 1 제어신호와 상기 제 2 제어신 호에 응답하여 상기 1/2VCC를 상기 제 1 입력 데이터로서 출력하는 제 1 전송 게이트;
    상기 제 1 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 1 제어단자와 상기 제 1 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 2 제어단자를 가지고 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 제 1 제어신호를 상기 제 1 입력 데이터로서 출력하는 제 2 전송 게이트;
    상기 제 2 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 1 제어단자와 상기 제 1 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 2 제어단자를 가지고 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 1/2VCC를 제 1 반전 입력 데이터로서 출력하는 제 3 전송 게이트;
    상기 제 3 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 1 제어단자와 상기 제 3 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 2 제어단자를 가지고 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 제 2 인버터의 출력신호를 상기 제 1 반전 입력 데이터로서 출력하는 제 4 전송 게이트;
    상기 제 4 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 1 제어단자와 상기 제 4 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 2 제어단자를 가지고 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 1/2VCC를 상기 제 2 입력 데이터로서 출력하는 제 5 전송 게이트;
    상기 제 5 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 1 제어단자와, 상기 제 5 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 2 제어단자를 가지고 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 제 2 제어신호를 상기 제 2 입력 데이터로서 출력하는 제 6 전송 게이트;
    상기 제 6 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 1 제어단자와, 상기 제 6 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 2 제어단자를 가지고, 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 1/2VCC를 제 2 반전 입력 데이터로서 출력하는 제 7 전송 게이트; 및
    상기 제 7 전송 게이트의 제 2 제어단자에 결합되어 있고 상기 제 2 전송 제어신호가 인가되는 제 1 제어단자와, 상기 제 7 전송 게이트의 제 1 제어단자에 결합되어 있고 상기 제 1 전송 제어신호가 인가되는 제 2 제어단자를 가지고, 상기 제 1 제어신호와 상기 제 2 제어신호에 응답하여 상기 제 3 인버터의 출력신호를 상기 제 2 반전 입력 데이터로서 출력하는 제 4 전송 게이트를 구비하는 것을 특징으로 하는 메모리 코어.
  8. 제 7 항에 있어서, 상기 드라이버는
    상기 1/2VCC를 발생시키는 1/2VCC 발생기를 더 구비하는 것을 특징으로 하는 메모리 코어.
  9. 복수의 워드 라인, 복수의 비트 라인, 및 복수의 더미 비트 라인을 구비하는 에지 서브 어레이;
    상기 더미 비트 라인들에 각각 결합되어 있는 복수의 센스 앰프;
    입력 데이터가 인가되는 복수의 데이터 라인; 및
    상기 더미 비트 라인들 각각과 상기 데이터 라인들 중 어느 하나 사이에 결합되어 있고 적어도 하나의 칼럼 선택신호에 응답하여 스위칭하는 복수의 스위치들을 구비하는 것을 특징으로 하는 메모리 코어.
  10. 제 9 항에 있어서, 상기 에지 서브 어레이는
    상기 워드 라인들과 상기 비트 라인들의 교차점과 상기 워드 라인들과 상기 더미 비트 라인들의 교차점에 메모리 셀이 위치하는 것을 특징으로 하는 메모리 코어.
  11. 제 9 항에 있어서, 상기 스위치들은
    상기 칼럼 선택신호들 각각에 응답하여 스위칭 하는 소정 수의 스위치 그룹으로 구성된 것을 특징으로 하는 메모리 코어.
  12. 제 9 항에 있어서, 상기 메모리 코어는
    테스트 모드 신호와 기입 신호에 응답하여 상기 입력 데이터를 발생시키는 드라이버를 더 구비하는 것을 특징으로 하는 메모리 코어.
  13. 제 12 항에 있어서, 상기 드라이버는
    상기 테스트 모드 신호와 상기 기입신호에 응답하여 1/2VCC, 제 1 제어신호, 또는 제 2 제어신호를 출력하는 복수의 전송 게이트를 구비하는 것을 특징으로 하는 메모리 코어.
  14. 제 13 항에 있어서, 상기 드라이버는
    정상 동작 모드일 때 상기 1/2VCC를 상기 입력 데이터로서 출력하고, 테스트 모드일 때 상기 제 1 제어신호를 제 1 입력 데이터로서 출력하고 상기 제 2 제어신호를 상기 제 2 입력 데이터로서 출력하는 것을 특징으로 하는 메모리 코어.
  15. 제 14 항에 있어서, 상기 드라이버는
    테스트 인에이블 신호와 기입신호가 인에이블 되었을 때, 상기 제 1 제어신호를 제 1 입력 데이터로서 출력하고, 상기 제 2 제어신호를 상기 제 2 입력 데이터로서 출력하는 것을 특징으로 하는 메모리 코어.
  16. 복수의 워드 라인, 복수의 비트 라인, 및 복수의 더미 비트 라인을 구비하는 에지 서브 어레이;
    상기 더미 비트 라인들의 전압을 증폭하는 센스 앰프 회로; 및
    복수의 칼럼 선택 신호에 응답하여 적어도 하나의 입력 데이터를 상기 더미 비트 라인들에 전달하는 스위치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 테스트 인에이블 신호와 기입신호에 기초하여 적어도 하나의 테스트 입력 데이터를 발생시키는 단계;
    적어도 하나의 칼럼 선택신호에 응답하여 상기 적어도 하나의 테스트 입력 데이터를 복수의 더미 비트 라인에 기입하는 단계; 및
    상기 더미 비트 라인에 기입된 상기 테스트 입력 데이터들을 증폭하는 단계를 포함하는 것을 특징으로 하는 에지 서브 어레이 테스트 방법.
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