KR20160069146A - 메모리 장치 - Google Patents

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KR20160069146A
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김동근
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에스케이하이닉스 주식회사
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Abstract

메모리 장치는 제1 내지 제N셀 블록; 하나 이상의 제1 내지 제N-1비트라인 감지 증폭기 - 제K(K는 1≤K≤N-1인 자연수)비트라인 감지 증폭기는 제K셀 블록의 비트라인 및 제K+1셀 블록의 비트라인의 전위차를 증폭함 - ; 제1노드 및 상기 제1셀 블록의 비트라인의 전위차를 증폭하되, 상기 제1노드를 구동하는 구동력과 상기 제1셀 블록의 비트라인을 구동하는 구동력이 서로 다른 하나 이상의 제1최외각 비트라인 감지 증폭기; 및 제2노드 및 상기 제2셀 블록의 비트라인의 전위차를 증폭하되, 상기 제2노드를 구동하는 구동력과 상기 제N셀 블록의 비트라인을 구동하는 구동력이 서로 다른 하나 이상의 제2최외각 비트라인 감지 증폭기를 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 특허문헌은 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 메모리 장치는 무수히 많은 메모리 셀(memory cell)을 포함하고 있으며, 메모리 장치의 집적도가 급속도로 증가함에 따라 그 메모리 셀의 개수 역시 증가하고 있다. 이러한 메모리 셀은 규칙적으로 배열된 어레이(array)를 이루며, 이를 셀 블록(memory cell block)라고 한다.
한편, 메모리 장치의 코어 구조는 크게 폴디드 비트라인(folded bit line) 구조와 오픈 비트라인(open bit line) 구조로 나뉠 수 있으며, 아래와 같은 차이점이 있다.
우선, 폴디드 비트라인 구조는 메모리 장치의 코어(core) 영역에 배치되는 비트라인 감지 증폭기(bit line sense amplifier)를 기준으로 동일한 셀 블록에 데이터가 구동되는 비트라인(이하, 구동 비트라인)과 증폭 동작시 기준이 되는 비트라인(이하, 기준 비트라인)이 배치된다. 때문에, 구동 비트라인과 기준 비트라인에 동일한 노이즈(noise)가 반영되고, 이렇게 발생한 노이즈는 서로 상쇄 작용을 한다. 이러한 상쇄 동작을 통해 폴디드 비트라인 구조는 노이즈에 대하여 안정적인 동작을 보장한다. 이어서, 오픈 비트라인 구조는 비트라인 감지 증폭기를 기준으로 서로 다른 셀 블록에 구동 비트라인과 기준 비트라인이 배치된다. 따라서, 구동 비트라인에 발생하는 노이즈와 기준 비트라인에 발생하는 노이즈가 서로 다르기 때문에 오픈 비트라인 구조는 이러한 노이즈에 열악하다.
다음으로, 폴디드 비트라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설계되며, 오픈 비트라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이러한 단위 메모리 셀 구조는 메모리 장치의 크기를 결정하는 요소가 되며, 동일한 데이터 저장량을 대비하여 볼 때 오픈 비트라인 구조를 가지는 메모리 장치가 폴디드 비트라인 구조를 가지는 메모리 장치보다 작게 설계될 수 있다.
도 1은 폴디드 비트라인 구조를 가지는 메모리 장치를 설명하기 위한 도면이다. 도 1을 참조하면, 폴디드 비트라인 구조를 가지는 메모리 장치는 제1 및 제2 셀 블록(110, 120)과, 감지 증폭기(130)를 포함할 수 있다.
제1 및 제2셀 블록(110, 120)은 데이터를 저장하기 위한 다수의 메모리 셀 어레이를 포함하고 있다. 여기서, 제1셀 블록(110)은 제1정/부비트라인(BL1, BLB1)이 배치되며, 제2셀 블록(120)은 제2정/부비트라인(BL2, BLB2)이 배치된다.
감지 증폭기(130)는 제1 및 제2비트라인 분리신호(BISH, BISL)에 따라 제1 정/부비트라인(BL1, BLB1)의 전압 레벨을 감지하여 증폭하거나, 제2정/부비트라인(BL2, BLB2)의 전압 레벨을 감지하여 증폭한다. 여기서, 감지 증폭기(130)는 제1 및 제2비트라인 분리신호(BISH, BISL)에 응답하여 턴 온(turn on)되는 트랜지스터들과, 감지 증폭 동작을 수행하는 래치(latch) 타입의 감지 증폭 회로로 구성된다.
위에서 설명한 바와 같이, 폴디드 비트라인 구조는 하나의 셀 블록에 구동 비트라인과 기준 비트라인이 배치된다. 예컨대, 제1 비트라인 분리신호(BISH)가 논리'하이(high)'로 활성화되고 제2비트라인 분리신호(BISL)가 논리'로우(low)'로 비활성화된 경우, 액티브된 워드라인(WL)에 따라 제1정비트라인(BL1) 또는 제1 부 비트라인(BLB1)으로 데이터가 전달된다. 이때, 데이터가 전달되는 비트라인이 구동 비트라인이 되며 그와 쌍을 이루는 비트라인이 기준 비트라인이 된다. 이어서, 감지 증폭기(130)의 감지 증폭 회로는 제1정/부비트라인(BL1, BLB1)을 통해 전달되는 데이터를 감지하여 감지 증폭 회로에 전원으로 인가되는 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)에 대응하는 전압 레벨로 증폭한다.
도 2는 오픈 비트라인 구조를 가지는 메모리 장치를 설명하기 위한 도면이다. 도 2를 참조하면, 오픈 비트라인 구조를 가지는 메모리 장치는 제1 및 제2 셀 블록(210, 220)과, 감지 증폭기(230)를 포함한다.
제1 및 제2셀 블록(210, 220)은 각각 데이터를 저장하기 위한 다수의 메모리 셀 어레이를 포함하고 있다. 여기서, 제1셀 블록(210)은 제1정비트라인(BL1)이 배치되고, 제2셀 블록(220)은 제1부비트라인(BLB1)이 배치된다. 감지 증폭기(230)는 제1정/부비트라인(BL1, BLB1)의 전압 레벨을 감지하여 증폭 동작을 수행하기 위한 것으로, 도 1의 감지 증폭 회로와 동일한 구조를 가진다.
위에서 설명한 바와 같이, 오픈 비트라인 구조는 하나의 셀 블록에 구동 비트라인이 배치되고, 다른 셀 블록에 기준 비트라인이 배치된다. 예컨대, 제1정비트라인(BL1)에 데이터가 구동되는 경우 제2셀 블록(220)에 배치되는 제1부비트라인(BLB1)이 기준 비트라인이 되며, 제1부비트라인(BLB1)에 데이터가 구동되는 경우 제1셀 블록(210)에 배치되는 제1 정 비트라인(BL1)이 기준 비트라인이 된다.
따라서, 오픈 비트라인 구조의 경우 감지 증폭기(230)를 제1셀 블록(210)과 제2메모리 셀(220)로 분리하여 동작하기 위한 별도의 트랜지스터들이 필요하지 않으며, 감지 증폭기(230)는 액티브된 워드라인(WL)에 따라 제1정비트라인(BL1)과 제1부비트라인(BLB1)의 전압 레벨을 감지하여 증폭 동작을 수행하기만 하면 된다.
오픈 비트라인 구조의 메모리 장치의 경우 최외각에 배치된 비트라인 감지 증폭기의 로딩의 차이로 인해 발생할 수 있는 문제점을 해결하기 위한 방법이 필요하다.
본 발명의 일 실시예는 셀 블록 구조의 외각에 배치된 비트라인 감지 증폭기가 셀 블록 사이에 배치된 비트라인 감지 증폭기보다 강한 구동력을 가지도록 함으로써 최외각 셀 블록의 데이터를 증폭할 때 로딩 차이로 인해 발생하는 문제점을 해결한 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예는 오픈 비트라인 구조를 가지는 셀 블록 구조에서 더미 셀 블록을 제거함으로써 셀 블록 구조의 면적을 줄인 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제1 내지 제N셀 블록; 하나 이상의 제1 내지 제N-1비트라인 감지 증폭기 - 제K(K는 1≤K≤N-1인 자연수)비트라인 감지 증폭기는 제K셀 블록의 비트라인 및 제K+1셀 블록의 비트라인의 전위차를 증폭함 - ; 제1노드 및 상기 제1셀 블록의 비트라인의 전위차를 증폭하되, 상기 제1노드를 구동하는 구동력과 상기 제1셀 블록의 비트라인을 구동하는 구동력이 서로 다른 하나 이상의 제1최외각 비트라인 감지 증폭기; 및 제2노드 및 상기 제2셀 블록의 비트라인의 전위차를 증폭하되, 상기 제2노드를 구동하는 구동력과 상기 제N셀 블록의 비트라인을 구동하는 구동력이 서로 다른 하나 이상의 제2최외각 비트라인 감지 증폭기를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제1 내지 제N셀 블록; 하나 이상의 제1 내지 제N-1비트라인 감지 증폭기 - 제K(K는 1≤K≤N-1인 자연수)비트라인 감지 증폭기는 제K셀 블록의 비트라인 및 제K+1셀 블록의 비트라인의 전위차를 증폭함 - ; 제1노드 및 상기 제1셀 블록의 비트라인의 전위차를 증폭하되, 상기 제1노드 및 상기 제1셀 블록의 비트라인 사이에 연결된 셋 이상의 인버터를 포함하는 하나 이상의 제1최외각 비트라인 감지 증폭기; 및 제2노드 및 상기 제2셀 블록의 비트라인의 전위차를 증폭하되, 상기 제2노드 또는 상기 제N셀 블록의 비트라인 사이에 연결된 셋 이상의 인버터를 포함하는 하나 이상의 제2최외각 비트라인 감지 증폭기를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 셀 블록을 포함하는 메모리 뱅크; 다수의 셀 블록 중 인접한 2개의 셀 블록 사이에 배치되고, 인접한 2개의 셀 블록의 비트라인의 전위차를 증폭하는 하나 이상의 비트라인 감지 증폭기; 및 상기 메모리 뱅크의 최외각에 배치되고, 기준노드와 상기 다수의 셀 블록 중 최외각 셀 블록의 비트라인을 전위차를 증폭하되, 상기 기준노드를 구동하는 구동력과 상기 비트라인의 구동하는 구동력이 서로 다른 하나 이상의 최외각 비트라인 감지 증폭기를 포함할 수 있다.
본 기술은 메모리 장치의 셀 블록 구조의 외각에 배치된 비트라인 감지 증폭기가 셀 블록 사이에 배치된 비트라인 감지 증폭기보다 강한 구동력을 가지도록 함으로써 더미 셀 블록이 없이도 최외각 셀 블록의 데이터를 증폭할 때 로딩 차이로 인해 발생하는 문제점을 할 수 있다.
본 발명의 일 실시예는 오픈 비트라인 구조를 가지는 메모리 장치의 셀 블록 구조에서 더미 셀 블록을 제거함으로써 셀 블록 구조의 면적을 줄일 수 있다.
도 1은 폴디드 비트라인 구조를 가지는 메모리 장치를 설명하기 위한 도면,
도 2는 오픈 비트라인 구조를 가지는 메모리 장치를 설명하기 위한 도면,
도 3a는 오픈 비트라인 구조를 가지는 메모리 장치의 구성도,
도 3b는 도 3a의 메모리 장치의 문제점을 설명하기 위한 도면,
도 4는 도 3a의 메모리 장치의 문제점을 해결하기 위한 메모리 장치의 구성도,
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 6은 비트라인 감지 증폭기(SA_K)와 이퀄라이징부(EQ)를 나타낸 도면,
도 7은 일 실시예에 따른 최외각 비트라인 감지 증폭기(ESA, ESA')와 이퀄라이징부(EQ)를 나타낸 도면,
도 8a은 일 실시예에 따른 최외각 비트라인 감지 증폭기(ESA, ESA')와 이퀄라이징부(EQ)를 나타낸 도면,
도 8b은 일 실시예에 따른 최외각 비트라인 감지 증폭기(ESA, ESA')와 이퀄라이징부(EQ)를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a는 오픈 비트라인 구조를 가지는 메모리 장치의 구성도이다.
도 3a를 참조하면, 메모리 장치는 다수의 셀 블록(MT), 셀 블록들 사이에 배치된 하나 이상의 감지 증폭기(SA1) 및 최외각에 배치된 하나 이상의 감지 증폭기(SA2, SA2')를 포함할 수 있다. 다수의 셀 블록(MT)은 각각 워드라인(WL), 비트라인쌍(BL, BLB) 및 메모리 셀(MC)을 포함할 수 있다.
감지 증폭기들(SA1, SA2, SA2')은 연결된 비트라인(BL, BLB)의 데이터를 감지 및 증폭할 수 있다. 셀 블록들 사이에 배치된 감지 증폭기(SA1)들은 각각 위쪽에 배치된 셀 블록의 정비트라인(BL)과 아래쪽에 배치된 셀 블록의 부비트라인(BLB)과 연결될 수 있다. 가장 위쪽에 배치된 감지 증폭기(SA2)는 아래쪽에 배치된 셀 블록의 부비트라인(BLB)과 연결되고, 가장 아래쪽에 배치된 감지 증폭기(SA2')는 위쪽에 배치된 셀 블록의 정비트라인(BL)과 연결될 수 있다.
도 3b는 도 3a의 메모리 장치의 문제점을 설명하기 위한 도면이다.
도 3b를 참조하면 감지 증폭기(SA1)의 노드(NO1)에는 정비트라인(BL)이 연결되고, 노드(NO2)에는 부비트라인(BLB)이 연결될 수 있다. 감지 증폭기(SA2)의 노드(NO1)에는 비트라인이 연결되지 않고, 노드(NO2)에는 부비트라인(BLB)이 연결될 수 있다. 감지 증폭기(SA2')의 노드(NO1)에는 정비트라인(BL)이 연결되고, 노드(NO2)에는 비트라인이 연결되지 않을 수 있다.
정/부비트라인(BL, BLB)에는 메모리 셀이 연결되고, 워드라인(WL)이 액티브되면 메모리 셀의 셀 캐패시터가 정/부비트라인(BL, BLB)과 전기적으로 연결되므로 노드(NO1, NO2)의 로딩 캐패시턴스의 크기는 비트라인의 연결 여부 및 기생 캐패시턴스에 따라 달라질 수 있다.
따라서 감지 증폭기(SA1)의 경우 노드(NO1)와 노드(NO2)의 로딩 캐패시턴스는 같지만(CNO1 ＝ CNO2), 감지 증폭기(SA2)의 경우 노드(NO1)의 로딩 캐패시턴스가 노드(NO2)의 로딩 캐패시턴스보다 작고(CNO1 ＜ CNO2), 감지 증폭기(SA2')의 경우 노드(NO1)의 로딩 캐패시턴스가 노드(NO2)의 로딩 캐패시턴스보다 크다(CNO1 ＞ CNO2). 이러한 노드들(NO1, NO2)의 로딩 캐패시턴스의 차이는 감지 증폭기(SA2, SA2')를 노이즈에 취약하게 만든다는 문제점이 있다.
도 4는 도 3a의 메모리 장치의 문제점을 해결하기 위한 메모리 장치의 구성도이다.
도 4를 참조하면, 메모리 장치는 다수의 셀 블록(MT, MT_D, MT_D'), 셀 블록들 사이에 배치된 하나 이상의 감지 증폭기(SA)를 포함할 수 있다. 다수의 셀 블록(MT, MT_D, MT_D')은 각각 워드라인(WL), 비트라인쌍(BL, BLB) 및 메모리 셀(도 4에 미도시 됨)을 포함할 수 있다.
감지 증폭기들(SA)은 연결된 비트라인(BL, BLB)의 데이터를 감지 및 증폭할 수 있다. 메모리 장치는 최외각에 감지 증폭기 대신에 더미 셀 블록(MT_D, MT_D')을 배치함으로써 도 3a의 메모리 장치의 문제점을 해결할 수 있다. 여기서 더미 셀 블록(MT_D, MT_D')은 정/부비트라인(BL, BLB) 중 한 종류의 비트라인만 감지 증폭기(SA)에 연결된 셀 블록을 나타낼 수 있다.
셀 블록들(MT, MT_D, MT_D') 중 가장 위쪽에 배치된 더미 셀 블록(MT_D)은 정비트라인(BL)만 감지 증폭기(SA)와 연결되고, 가장 아래쪽에 배치된 더미 셀 블록(MT_D')은 부비트라인(BLB)만 감지 증폭기(SA)와 연결될 수 있다. 더미 셀 블록(MT_D, MT_D')의 비트라인 중 감지 증폭기와 연결되지 않은 비트라인들(BL_D, BLB_D)은 사용되지 않는다.
도 4의 메모리 장치의 경우 모든 감지 증폭기(SA)가 정/부비트라인(BL, BLB)에 연결되어 있다. 그러나 더미 셀 블록(MT_D, MT_D')의 비트라인 및 메모리 셀들 중 절반을 사용하지 않으므로 회로의 면적 면에서 비효율적이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 5를 참조하면, 메모리 장치는 다수의 셀 블록(510_1 - 510_N, N은 자연수), 셀 블록 사이에 배치된 증폭부(520_1 - 520_N-1), 최외각에 배치된 최외각 증폭부(530_1, 530_2)들을 포함할 수 있다. 다수의 셀 블록(510_1 - 510_N)은 각각 워드라인(WL), 비트라인쌍(BL, BLB) 및 메모리 셀(MC)을 포함할 수 있다. 다수의 셀 블록(510_1 - 510_N)은 오픈 비트라인 구조를 가질 수 있다.
다수의 셀 블록(510_1 - 510_N)은 차례로 배치되고, 증폭부(520_1 - 520_N-1)는 셀 블록 사이에 배치되고, 최외각 증폭부(530_1 - 530_2)는 최외각 셀 블록(510_1 - 510_N)의 외각에 배치될 수 있다. 각각의 증폭부(520_1 - 520_N-1)는 하나 이상의 비트라인 감지 증폭기(SA_1 - SA_N-1)를 포함하고, 각각의 최외각 증폭부(530_1 - 530_2)는 하나 이상의 최외각 비트라인 감지 증폭기(ESA, ESA')를 포함할 수 있다. 도 5에서는 각 증폭부가 4개의 비트라인 감지 증폭기를 포함하는 경우에 대해 도시하였지만, 증폭부가 포함하는 비트라인 감지 증폭기의 개수는 설계에 따라 달라질 수 있다.
제K(K는 1≤K≤N-1인 자연수)비트라인 감지 증폭기(SA_K)는 제K셀 블록(510_K) 및 제K+1셀 블록(510_K+1) 사이에 배치되고, 제1최외각 비트라인 감지 증폭기(ESA)는 제1셀 블록(510_1)을 기준으로 제1비트라인 감지 증폭기(SA_1)의 반대쪽에 배치되고, 제2최외각 비트라인 감지 증폭기(ESA')는 제N셀 블록(510_N)을 기준으로 제N-1비트라인 감지 증폭기(SA_N-1)의 반대쪽에 배치될 수 있다.
제K비트라인 감지 증폭기(SA_K)는 제K셀 블록(510_K)의 정비트라인(BL) 및 제K+1셀 블록(510_K+1)의 부비트라인(BLB)과 연결되고, 연결된 비트라인쌍(BL, BLB)의 전위차를 증폭할 수 있다.
제1최외각 비트라인 감지 증폭기(ESA)는 제1셀 블록(510_1)의 부비트라인(BLB)과 연결되고, 제1노드(NO1) 및 제1셀 블록(510_1)의 부비트라인(BLB)의 전위차를 증폭하되, 제1노드(NO1)를 구동하는 구동력과 제1셀 블록(510_1)의 부비트라인(BLB)를 구동하는 구동력이 서로 다를 수 있다.
제2최외각 비트라인 감지 증폭기(ESA')는 제N셀 블록(510_N)의 정비트라인(BL)과 연결되고, 제2노드(NO2) 및 제N셀 블록(510_N)의 정비트라인(BL)의 전위차를 증폭하되, 제2노드(NO2)를 구동하는 구동력과 제N셀 블록(510_N)의 정비트라인(BL)를 구동하는 구동력이 서로 다를 수 있다.
증폭부(520_1 - 520_N-1, 530_1, 530_2)는 비트라인의 데이터를 감지 및 증폭하지 않는 프리차지 구간에서 비트라인쌍(BL, BLB)의 전압을 일정하게 유지하는 이퀄라이징부(EQ)를 더 포함할 수 있다. 이퀄라이징부(EQ)는 프리차지 구간에서 비트라인쌍(BL, BLB)의 전압이 동일하게 프리차지 전압(VELP)으로 유지되도록 할 수 있다. 여기서 BLEQ는 비트라인의 데이터를 감지 및 증폭하는 구간에서 비활성화되고, 프리차지 구간에서 활성화되는 신호일 수 있다.
이하 비트라인 감지 증폭기에 대한 자세한 설명은 도 6 내지 8 및 그 설명에서 후술한다.
메모리 장치는 최외각 비트라인 감지 증폭기(ESA, ESA')의 구동력을 비대칭으로 하여, 최외각 비트라인 감지 증폭기(ESA, ESA')가 로딩 캐패시턴스 차이로 인해 노이즈에 취약하다는 문제점을 해결할 수 있다. 또한 위와 같은 문제점을 더미 셀 블록을 이용하지 않고 해결하기 때문에 메모리 장치의 면적을 줄일 수 있다.
도 6은 비트라인 감지 증폭기(SA_K)와 이퀄라이징부(EQ)를 나타낸 도면이다.
도 6을 참조하면, 비트라인 감지 증폭기(SA_K)는 인버터(610, 620)를 포함할 수 있다. 도 6의 B는 A를 트랜지스터 레벨까지 도시한 것이다.
A를 참조하면, 인버터(610)는 정비트라인(BL)에 입력단이 연결되고, 부비트라인(BLB)에 출력단이 연결될 수 있다. 인버터(620)는 부비트라인(BLB)에 입력단이 연결되고, 정비트라인(BL)에 출력단이 연결될 수 있다. 인버터(610, 620)들은 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)이 인가되면 활성화되고, 비트라인의 데이터를 감지 및 증폭하는 동작을 수행할 수 있다.
비트라인 감지 증폭기(SA_K)에서 인버터들(610, 620)의 구동력은 서로 같을 수 있다. 비트라인 감지 증폭기(SA_K)의 경우 내부노드들(NO1, NO2)에 모두 비트라인(BL, BLB)이 연결되어 있어 내부노드들(NO1, NO2)의 로딩 캐패시턴스가 동일할 수 있다. B를 참조하면, 인버터(610, 620)들은 각각 엔모스 트랜지스터(N1, N2) 밑 피모스 트랜지스터(P1, P2)를 포함할 수 있다.
도 7은 일 실시예에 따른 최외각 비트라인 감지 증폭기(ESA, ESA')와 이퀄라이징부(EQ)를 나타낸 도면이다.
도 7을 참조하면, 최외각 비트라인 감지 증폭기(ESA)는 인버터(710, 720)를 포함할 수 있다. 최외각 비트라인 감지 증폭기(ESA')는 인버터(710', 720')를 포함할 수 있다. 도 7의 B는 A를 트랜지스터 레벨까지 도시한 것이다. B에서는 이퀄라이징부(EQ)의 도시를 생락하였다.
A를 참조하면, 최외각 비트라인 감지 증폭기(ESA)의 인버터(710)는 제1노드(N01)에 입력단이 연결되고, 셀 블록(510_1)의 부비트라인(BLB)에 출력단이 연결될 수 있다. 또한 인버터(720)는 셀 블록(510_1)의 부비트라인(BLB)에 입력단이 연결되고, 제1노드(NO1)에 출력단이 연결될 수 있다. 인버터(710, 720)들은 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)이 인가되면 활성화되고, 비트라인의 데이터를 감지 및 증폭하는 동작을 수행할 수 있다.
제1실시예에서 인버터(710)의 구동력이 인버터(720)의 구동력보다 강할 수 있다. 인버터의 구동력이 강하다는 것은 전하가 보다 빠르게 충전 또는 방전되도록 한다는 것을 나타낼 수 있다. 즉 인버터(710)는 인버터(720)보다 빠르게 전하가 충전 또는 방전되도록 할 수 있다.
최외각 비트라인 감지 증폭기(ESA)의 경우 제1노드(NO1)의 로딩 캐패시턴스보다 비트라인이 연결된 노드(NO2)의 로딩 캐패시턴스가 크다. 여기서 인버터(710)의 구동력을 인버터(720)보다 강하게 만들면, 제1노드(NO1)에 전하가 충전 또는 방전되는 속도보다 노드(NO2)에 전하가 충전 또는 방전되는 속도가 빨라지므로 로딩 캐패시턴스의 차이를 상쇄할 수 있다.
제2실시예에서 인버터(720)의 구동력이 인버터(710)의 구동력보다 강할 수 있다. 이 경우 구동력이 강한 인버터(720)를 이용하여 로딩 캐패시턴스가 작은 제1노드(NO1)를 구동함으로써 제1노드(NO1)의 전압이 신속하게 변경되도록 할 수 있다.
B를 참조하면, 인버터(710, 720)들은 각각 엔모스 트랜지스터(N1, N2) 밑 피모스 트랜지스터(P1, P2)를 포함할 수 있다. 여기서 제1실시예의 경우 인버터(710)에 포함된 트랜지스터들(N1, P1)의 사이즈를 인버터(720)에 포함된 트랜지스터들(N2, P2)의 사이즈보다 크게 설계함으로써 인버터(710)의 구동력이 인버터(720)의 구동력보다 강해지도록 할 수 있다. 제2실시예의 경우 인버터(720)에 포함된 트랜지스터들(N2, P2)의 사이즈를 인버터(710)에 포함된 트랜지스터들(N1, P1)의 사이즈보다 크게 설계함으로써 인버터(720)의 구동력이 인버터(710)의 구동력보다 강해지도록 할 수 있다.
A를 참조하면, 최외각 비트라인 감지 증폭기(ESA')의 인버터(720')는 제2노드(N02)에 입력단이 연결되고, 셀 블록(510_N)의 정비트라인(BL)에 출력단이 연결될 수 있다. 또한 인버터(710')는 셀 블록(510_N)의 정비트라인(BL)에 입력단이 연결되고, 제2노드(NO2)에 출력단이 연결될 수 있다. 인버터(710', 720')들은 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)이 인가되면 활성화되고, 비트라인의 데이터를 감지 및 증폭하는 동작을 수행할 수 있다.
B를 참조하면, 인버터(710')는 트랜지스터(P1', N1')를 포함하고 인버터(720')는 트랜지스터(P2', N2')를 포함할 수 있다. 상술한 제1실시예에서 트랜지스터(P2', N2')의 사이즈는 트랜지스터(P1', N1')의 사이즈보다 크게 설계되고, 상술한 제2실시예에서 트랜지스터(P1', N1')의 사이즈는 트랜지스터(P2', N2')의 사이즈보다 크게 설계될 수 있다.
도 8a은 일 실시예에 따른 최외각 비트라인 감지 증폭기(ESA, ESA')와 이퀄라이징부(EQ)를 나타낸 도면이다.
도 8a을 참조하면, 최외각 비트라인 감지 증폭기(ESA)는 인버터들(810, 820, 830)을 포함할 수 있다. 최외각 비트라인 감지 증폭기(ESA')는 인버터들(810', 820', 830')을 포함할 수 있다. 도 8의 B는 A를 트랜지스터 레벨까지 도시한 것이다. B에서는 이퀄라이징부(EQ)의 도시를 생락하였다.
A를 참조하면, 최외각 비트라인 감지 증폭기(ESA)의 인버터(810, 820)는 제1노드(N01)에 입력단이 연결되고, 셀 블록(510_1)의 부비트라인(BLB)에 출력단이 연결될 수 있다. 인버터(830)는 셀 블록(510_1)의 부비트라인(BLB)의 입력단이 연결되고, 제1노드(NO1)에 출력단이 연결될 수 있다. 인버터(810, 820, 830)들은 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)이 인가되면 활성화되고, 비트라인의 데이터를 감지 및 증폭하는 동작을 수행할 수 있다.
2개의 인버터(810, 820)가 셀 블록(510_1)의 부비트라인(BLB)을 구동하고, 1개의 인버터(830)가 제1기준노드(NO1)를 구동하기 때문에 부비트라인(BLB)을 구동하는 구동력이 제1노드(NO1)를 구동하는 구동력보다 강할 수 있다. 따라서 도 7의 설명에서 상술한 바와 같이, 제1노드(NO1)와 비트라인(BLB)이 연결된 노드(NO2)의 로딩 캐패시턴스의 차이를 상쇄할 수 있다.
B를 참조하면, 인버터(810, 820, 830)들은 각각 엔모스 트랜지스터(N1, N2, N3) 밑 피모스 트랜지스터(P1, P2, P3)를 포함할 수 있다. 여기서 추가된 인버터(820)에 포함된 트랜지스터(N2, P2)의 게이트에 존재하는 캐패시턴스는 제1노드(NO1)의 로딩 캐패시턴스를 증가시키는 효과를 발생시킬 수 있다. 노드들(NO1, NO2) 중 로딩 캐패시턴스가 상대적으로 작은 노드(NO1)에 트랜지스터의 게이트 캐패시턴스가 더해짐으로써 로딩 캐패시턴스 차이를 상쇄시킬 수 있다.
A를 참조하면, 최외각 비트라인 감지 증폭기(ESA')의 인버터(810', 820')는 제2노드(N02)에 입력단이 연결되고, 셀 블록(510_N)의 정비트라인(BL)에 출력단이 연결될 수 있다. 인버터(830')는 셀 블록(510_N)의 정비트라인(BL)의 입력단이 연결되고, 제2노드(NO2)에 출력단이 연결될 수 있다.
B를 참조하면, 인버터(810', 820', 830')들은 각각 엔모스 트랜지스터(N1', N2', N3') 밑 피모스 트랜지스터(P1', P2', P3')를 포함할 수 있다. 여기서 추가된 인버터(820')에 포함된 트랜지스터(N2', P2')의 게이트에 존재하는 캐패시턴스는 제2노드(NO2)의 로딩 캐패시턴스를 증가시키는 효과를 발생시킬 수 있다.
도 8b는 일 실시예에 따른 최외각 비트라인 감지 증폭기(ESA, ESA')와 이퀄라이징부(EQ)를 나타낸 도면이다.
도 8b를 참조하면, 최외각 비트라인 감지 증폭기(ESA)는 인버터들(810, 820, 830)을 포함할 수 있다. 최외각 비트라인 감지 증폭기(ESA')는 인버터들(810', 820', 830')을 포함할 수 있다. 도 8의 B는 A를 트랜지스터 레벨까지 도시한 것이다. B에서는 이퀄라이징부(EQ)의 도시를 생락하였다.
A를 참조하면, 최외각 비트라인 감지 증폭기(ESA)의 인버터(810)는 제1노드(N01)에 입력단이 연결되고, 셀 블록(510_1)의 부비트라인(BLB)에 출력단이 연결될 수 있다. 인버터들(820, 830)은 셀 블록(510_1)의 부비트라인(BLB)에 입력단이 연결되고, 제1노드(NO1)에 출력단이 연결될 수 있다. 인버터(810, 820, 830)들은 풀업 전원 전압(RTO)과 풀다운 전원 전압(SB)이 인가되면 활성화되고, 비트라인의 데이터를 감지 및 증폭하는 동작을 수행할 수 있다.
1개의 인버터(810)가 셀 블록(510_1)의 부비트라인(BLB)을 구동하고, 2개의 인버터(820, 830)가 제1기준노드(NO1)를 구동하기 때문에 제1기준노드(NO1)를 구동하는 구동력이 부비트라인(BLB)을 구동하는 구동력보다 강할 수 있다. 따라서 도 7의 설명에서 상술한 바와 같이, 로딩 캐패시턴스가 작은 노드(NO1)를 강하게 구동함으로써 노드(NO1)의 전압이 신속하게 변경되도록 할 수 있다.
B를 참조하면, 인버터(810, 820, 830)들은 각각 엔모스 트랜지스터(N1, N2, N3) 및 피모스 트랜지스터(P1, P2, P3)를 포함할 수 있다.
A를 참조하면, 최외각 비트라인 감지 증폭기(ESA')의 인버터(810')는 제2노드(N02)에 입력단이 연결되고, 셀 블록(510_N)의 정비트라인(BL)에 출력단이 연결될 수 있다. 인버터들(820', 830')은 셀 블록(510_N)의 정비트라인(BL)에 입력단이 연결되고, 제2노드(NO2)에 출력단이 연결될 수 있다.
B를 참조하면, 인버터(810', 820', 830')들은 각각 엔모스 트랜지스터(N1', N2', N3') 및 피모스 트랜지스터(P1', P2', P3')를 포함할 수 있다.
메모리 장치는 비트라인이 연결된 노드(로딩 캐패시턴스가 큼)를 구동하는 구동력과 비트라인이 연결되지 않은 노드(로딩 캐패시턴스가 작음)를 구동력을 다르게 함으로써 두 노드의 로딩 캐패시턴스 차이를 보상할 수 있다.
구동력을 다르게 하기 위한 방법으로 비트라인이 연결된 노드를 구동하는 트랜지스터들의 사이즈와 비트라인이 연결되지 않은 노드를 구동하는 트랜지스터들의 사이즈를 다르게 설계할 수 있다. 또는 비트라인이 연결된 노드를 구동하는 인버터의 개수와 비트라인이 연결되지 않은 노드를 구동하는 인버터의 개수를 다르게 설계할 수 있다.
이때 추가된 인버터에 포함된 트랜지스터가 비트라인이 연결되지 않은 노드의 로딩 캐패시턴스를 증가시킴으로써 두 노드의 로딩 캐패시턴스 차이를 보상할 수 있다.
메모리 장치는 더미 셀 어레이를 포함하지 않으므로 메모리 장치의 면적을 줄이면서 비트라인 감지 증폭기의 내부의 두 노드의 로딩 캐패시턴스 차이를 보상할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (22)

  1. 제1 내지 제N셀 블록;
    하나 이상의 제1 내지 제N-1비트라인 감지 증폭기 - 제K(K는 1≤K≤N-1인 자연수)비트라인 감지 증폭기는 제K셀 블록의 비트라인 및 제K+1셀 블록의 비트라인의 전위차를 증폭함 - ;
    제1노드 및 상기 제1셀 블록의 비트라인의 전위차를 증폭하되, 상기 제1노드를 구동하는 구동력과 상기 제1셀 블록의 비트라인을 구동하는 구동력이 서로 다른 하나 이상의 제1최외각 비트라인 감지 증폭기; 및
    제2노드 및 상기 제2셀 블록의 비트라인의 전위차를 증폭하되, 상기 제2노드를 구동하는 구동력과 상기 제N셀 블록의 비트라인을 구동하는 구동력이 서로 다른 하나 이상의 제2최외각 비트라인 감지 증폭기
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 내지 제N셀 블록은
    오픈 비트라인 구조를 가지는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 내지 제N셀 블록은 차례로 배치되고,
    상기 제K비트라인 감지 증폭기는 상기 제K셀 블록 및 상기 제K+1셀 블록 사이에 배치되고,
    상기 제1최외각 비트라인 감지 증폭기는 상기 제1셀 블록을 기준으로 상기 제1비트라인 감지 증폭기의 반대쪽에 배치되고,
    상기 제2최외각 비트라인 감지 증폭기는 상기 제N셀 블록을 기준으로 상기 제N-1비트라인 감지 증폭기의 반대쪽에 배치되는 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드 및 상기 제1셀 블록의 비트라인의 전위차에 응답하여 상기 제1 노드 및 상기 제1셀 블록의 비트라인을 구동하되, 상기 제1노드를 구동하는 구동력보다 상기 제1셀 블록의 비트라인을 구동하는 구동력이 더 강하고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드 및 상기 제N셀 블록의 비트라인의 전위차에 응답하여 상기 제2 노드 및 상기 제N셀 블록의 비트라인을 구동하되, 상기 제2노드를 구동하는 구동력보다 상기 제N셀 블록의 비트라인을 구동하는 구동력이 더 강한 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드에 입력단이 연결되고, 상기 제1셀 블록의 비트라인에 출력단이 연결된 둘 이상의 제1인버터; 및
    상기 제1셀 블록의 비트라인에 입력단이 연결되고, 상기 제1노드에 출력단이 연결된 하나 이상의 제2인버터를 포함하고, 상기 제1인버터의 개수는 상기 제2인버터의 개수보다 많고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드에 입력단이 연결되고, 상기 제N셀 블록의 비트라인에 출력단이 연결된 둘 이상의 제3인버터; 및
    상기 제N셀 블록의 비트라인에 입력단이 연결되고, 상기 제2노드에 출력단이 연결된 하나 이상의 제4인버터를 포함하고, 상기 제3인버터의 개수는 상기 제4인버터의 개수보다 많은 메모리 장치.
  6. 제 4항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드에 입력단이 연결되고, 상기 제1셀 블록의 비트라인에 출력단이 연결된 제1인버터; 및
    상기 제1셀 블록의 비트라인에 입력단이 연결되고, 상기 제1노드에 출력단이 연결된 제2인버터를 포함하고, 상기 제1인버터의 구동력은 상기 제2인버터의 구동력보다 강하고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드에 입력단이 연결되고, 상기 제N셀 블록의 비트라인에 출력단이 연결된 제3인버터; 및
    상기 제N셀 블록의 비트라인에 입력단이 연결되고, 상기 제2노드에 출력단이 연결된 제4인버터를 포함하고, 상기 제3인버터의 구동력은 상기 제4인버터의 구동력보다 강한 메모리 장치.
  7. 제 1항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드 및 상기 제1셀 블록의 비트라인의 전위차에 응답하여 상기 제1 노드 및 상기 제1셀 블록의 비트라인을 구동하되, 상기 제1셀 블록의 비트라인을 구동하는 구동력보다 상기 제1노드를 구동하는 구동력이 더 강하고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드 및 상기 제N셀 블록의 비트라인의 전위차에 응답하여 상기 제2 노드 및 상기 제N셀 블록의 비트라인을 구동하되, 상기 제N셀 블록의 비트라인을 구동하는 구동력보다 상기 제2노드를 구동하는 구동력이 더 강한 메모리 장치.
  8. 제 7항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드에 입력단이 연결되고, 상기 제1셀 블록의 비트라인에 출력단이 연결된 하나 이상의 제1인버터; 및
    상기 제1셀 블록의 비트라인에 입력단이 연결되고, 상기 제1노드에 출력단이 연결된 둘 이상의 제2인버터를 포함하고, 상기 제2인버터의 개수는 상기 제1인버터의 개수보다 많고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드에 입력단이 연결되고, 상기 제N셀 블록의 비트라인에 출력단이 연결된 하나 이상의 제3인버터; 및
    상기 제N셀 블록의 비트라인에 입력단이 연결되고, 상기 제2노드에 출력단이 연결된 둘 이상의 제4인버터를 포함하고, 상기 제4인버터의 개수는 상기 제3인버터의 개수보다 많은 메모리 장치.
  9. 제 7항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드에 입력단이 연결되고, 상기 제1셀 블록의 비트라인에 출력단이 연결된 제1인버터; 및
    상기 제1셀 블록의 비트라인에 입력단이 연결되고, 상기 제1노드에 출력단이 연결된 제2인버터를 포함하고, 상기 제2인버터의 구동력은 상기 제1인버터의 구동력보다 강하고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드에 입력단이 연결되고, 상기 제N셀 블록의 비트라인에 출력단이 연결된 제3인버터; 및
    상기 제N셀 블록의 비트라인에 입력단이 연결되고, 상기 제2노드에 출력단이 연결된 제4인버터를 포함하고, 상기 제4인버터의 구동력은 상기 제3인버터의 구동력보다 강한 메모리 장치.
  10. 제 5항에 있어서,
    상기 제1 및 제3인버터 각각은
    엔모스 트랜지스터; 및
    피모스 트랜지스터를 포함하는 메모리 장치.
  11. 제1 내지 제N셀 블록;
    하나 이상의 제1 내지 제N-1비트라인 감지 증폭기 - 제K(K는 1≤K≤N-1인 자연수)비트라인 감지 증폭기는 제K셀 블록의 비트라인 및 제K+1셀 블록의 비트라인의 전위차를 증폭함 - ;
    제1노드 및 상기 제1셀 블록의 비트라인의 전위차를 증폭하되, 상기 제1노드 및 상기 제1셀 블록의 비트라인 사이에 연결된 셋 이상의 인버터를 포함하는 하나 이상의 제1최외각 비트라인 감지 증폭기; 및
    제2노드 및 상기 제2셀 블록의 비트라인의 전위차를 증폭하되, 상기 제2노드 또는 상기 제N셀 블록의 비트라인 사이에 연결된 셋 이상의 인버터를 포함하는 하나 이상의 제2최외각 비트라인 감지 증폭기
    를 포함하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 내지 제N셀 블록은
    오픈 비트라인 구조를 가지는 메모리 장치.
  13. 제 11항에 있어서,
    상기 제1 내지 제N셀 블록은 차례로 배치되고,
    상기 제K비트라인 감지 증폭기는 상기 제K셀 블록 및 상기 제K+1셀 블록 사이에 배치되고,
    상기 제1최외각 비트라인 감지 증폭기는 상기 제1셀 블록을 기준으로 상기 제1비트라인 감지 증폭기의 반대쪽에 배치되고, 상기 제2최외각 비트라인 감지 증폭기는 상기 제N셀 블록을 기준으로 상기 제N비트라인 감지 증폭기의 반대쪽에 배치되는 메모리 장치.
  14. 제 11항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드에 입력단이 연결되고, 상기 제1셀 블록의 비트라인에 출력단이 연결된 둘 이상의 제1인버터; 및
    상기 제1셀 블록의 비트라인에 입력단이 연결되고, 상기 제1노드에 출력단이 연결된 하나 이상의 제2인버터를 포함하고, 상기 제1인버터의 개수는 상기 제2인버터의 개수보다 많고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드에 입력단이 연결되고, 상기 제N셀 블록의 비트라인에 출력단이 연결된 둘 이상의 제3인버터; 및
    상기 제N셀 블록의 비트라인에 입력단이 연결되고, 상기 제2노드에 출력단이 연결된 하나 이상의 제4인버터를 포함하고, 상기 제3인버터의 개수는 상기 제4인버터의 개수보다 많은 메모리 장치.
  15. 제 11항에 있어서,
    상기 제1최외각 비트라인 감지 증폭기는
    상기 제1노드에 입력단이 연결되고, 상기 제1셀 블록의 비트라인에 출력단이 연결된 하나 이상의 제1인버터; 및
    상기 제1셀 블록의 비트라인에 입력단이 연결되고, 상기 제1노드에 출력단이 연결된 둘 이상의 제2인버터를 포함하고, 상기 제2인버터의 개수는 상기 제1인버터의 개수보다 많고,
    상기 제2최외각 비트라인 감지 증폭기는
    상기 제2노드에 입력단이 연결되고, 상기 제N셀 블록의 비트라인에 출력단이 연결된 하나 이상의 제3인버터; 및
    상기 제N셀 블록의 비트라인에 입력단이 연결되고, 상기 제2노드에 출력단이 연결된 둘 이상의 제4인버터를 포함하고, 상기 제4인버터의 개수는 상기 제3인버터의 개수보다 많은 메모리 장치.
  16. 제 14항에 있어서,
    상기 제1 및 제3인버터 각각은
    엔모스 트랜지스터; 및
    피모스 트랜지스터를 포함하는 메모리 장치.
  17. 다수의 셀 블록을 포함하는 메모리 뱅크;
    다수의 셀 블록 중 인접한 2개의 셀 블록 사이에 배치되고, 인접한 2개의 셀 블록의 비트라인의 전위차를 증폭하는 하나 이상의 비트라인 감지 증폭기; 및
    상기 메모리 뱅크의 최외각에 배치되고, 기준노드와 상기 다수의 셀 블록 중 최외각 셀 블록의 비트라인을 전위차를 증폭하되, 상기 기준노드를 구동하는 구동력과 상기 비트라인의 구동하는 구동력이 서로 다른 하나 이상의 최외각 비트라인 감지 증폭기
    를 포함하는 메모리 장치.
  18. 제 17항에 있어서,
    상기 다수의 셀 블록은
    오픈 비트라인 구조를 가지는 메모리 장치.
  19. 제 17항에 있어서,
    상기 최외각 비트라인 감지 증폭기는
    상기 기준노드와 상기 최외각 셀 블록의 비트라인의 전위차에 응답하여 상기 기준노드와 상기 최외각 셀 블록의 비트라인을 구동하되, 상기 기준노드를 구동하는 구동력보다 상기 최외각 셀 블록의 비트라인을 구동하는 구동력이 더 강한 메모리 장치.
  20. 제 17항에 있어서,
    상기 최외각 비트라인 감지 증폭기는
    상기 기준노드와 상기 최외각 셀 블록의 비트라인의 전위차에 응답하여 상기 기준노드와 상기 최외각 셀 블록의 비트라인을 구동하되, 상기 최외각 셀 블록의 비트라인을 구동하는 구동력보다 상기 기준노드를 구동하는 구동력이 더 강한 메모리 장치.
  21. 제 17항에 있어서,
    상기 최외각 비트라인 감지 증폭기는
    상기 기준노드에 입력단이 연결되고, 상기 최외각 셀 블록의 비트라인에 출력단이 연결된 둘 이상의 제1인버터; 및
    상기 최외각 셀 블록의 비트라인에 입력단이 연결되고, 상기 기준노드에 출력단이 연결된 하나 이상의 제2인버터를 포함하되, 상기 제1인버터의 개수는 상기 제2인버터의 개수보다 많은 메모리 장치.
  22. 제 17항에 있어서,
    상기 최외각 비트라인 감지 증폭기는
    상기 기준노드에 입력단이 연결되고, 상기 최외각 셀 블록의 비트라인에 출력단이 연결된 둘 이상의 제1인버터; 및
    상기 최외각 셀 블록의 비트라인에 입력단이 연결되고, 상기 기준노드에 출력단이 연결된 하나 이상의 제2인버터를 포함하되, 상기 제2인버터의 개수는 상기 제1인버터의 개수보다 많은 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160069147A (ko) * 2014-12-08 2016-06-16 에스케이하이닉스 주식회사 데이터 감지 증폭기 및 이를 포함하는 메모리 장치
US11984153B2 (en) 2022-06-30 2024-05-14 Winbond Electronics Corp. Memory device
CN115148245B (zh) * 2022-09-05 2022-12-27 浙江力积存储科技有限公司 一种半导体器件及其工作方法、存储器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060031392A (ko) 2004-10-08 2006-04-12 주식회사 하이닉스반도체 반도체 메모리 장치의 언리미티드 센스앰프 딜레이 테스트장치
US7177216B2 (en) * 2004-11-19 2007-02-13 Infineon Technologies Ag Twin-cell bit line sensing configuration
KR100824798B1 (ko) * 2005-11-08 2008-04-24 삼성전자주식회사 에지 서브 어레이에 전체 데이터 패턴을 기입할 수 있는 오픈 비트 라인 구조를 가지는 메모리 코어, 이를 구비한 반도체 메모리 장치, 및 에지 서브 어레이 테스트 방법
US7913215B2 (en) * 2006-07-26 2011-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory macro with irregular edge cells
KR100752669B1 (ko) * 2006-08-22 2007-08-29 삼성전자주식회사 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 비트라인 센스 앰프
US20080074914A1 (en) * 2006-09-21 2008-03-27 Memocom Corp. Memory devices with sense amplifiers
KR100871673B1 (ko) * 2006-12-22 2008-12-05 삼성전자주식회사 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법
TW201142869A (en) * 2010-02-09 2011-12-01 Samsung Electronics Co Ltd Memory device from which dummy edge memory block is removed
KR20120095226A (ko) 2011-02-18 2012-08-28 삼성전자주식회사 메모리 코어 및 이를 포함하는 반도체 메모리 장치
JP2014010845A (ja) * 2012-06-27 2014-01-20 Ps4 Luxco S A R L 半導体装置
KR20140002184A (ko) * 2012-06-28 2014-01-08 에스케이하이닉스 주식회사 반도체 메모리 장치
CN103117080B (zh) * 2013-02-01 2017-08-08 上海华虹宏力半导体制造有限公司 读出电路
KR102076602B1 (ko) * 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치

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