JP2014010845A - 半導体装置 - Google Patents

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Abstract

【課題】オープンビット線構造を有するメモリセルアレイを備えた半導体装置において、チップ面積の増大を防止しつつアクセス速度を向上させる。
【解決手段】オープンビット線構造を有する複数のメモリマットＭＡＴ０〜ＭＡＴ３２がＹ方向に配列されている。メモリマットＭＡＴ０，ＭＡＴ３２は端マットであり、メモリマットＭＡＴ１６は２つの端マットが合成されてなる共有マットである。そして、マットアドレスが第１の値である場合にはメモリマットＭＡＴ０，ＭＡＴ１６の両方が選択され、マットアドレスが第２の値である場合にはメモリマットＭＡＴ１６，ＭＡＴ３２の両方が選択される。本発明においては、２つの端マットが１つのメモリマットに纏められることから、チップ面積の増大を防止しつつ、アクセス速度を向上させることが可能となる。
【選択図】図２

Description

本発明は半導体装置に関し、特に、オープンビット線構造を有するメモリセルアレイを備えた半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）など多くの半導体メモリデバイスにおいては、一対のビット線間に生じている電位差をセンスアンプによって増幅することにより、メモリセルからデータが読み出される。一対のビット線を同じメモリマットに割り当てる方式はフォールデットビット線方式と呼ばれ、一対のビット線を異なるメモリマットに割り当てる方式はオープンビット線方式と呼ばれる。オープンビット線構造を有する半導体メモリデバイスの例としては、特許文献１，２に記載された半導体メモリデバイスが知られている。
特許文献２に記載された半導体メモリデバイスでは、メモリバンクのＸ方向側にロウデコーダを配置し、Ｙ方向側にカラムデコーダ及びメインアンプを配置している。このようなレイアウトの場合、メインアンプに接続されるメインＩ／Ｏ線の最大長さは、メモリバンクのＹ方向における長さとほぼ同じ長さとなるため、アクセス速度の高速化が難しいという問題があった。このような問題を解決するためには、メモリバンクをＹ方向に２分割し、分割したメモリバンク間にカラムデコーダ及びメインアンプを配置すればよい。このようなレイアウトによれば、メインＩ／Ｏ線の最大長さは、メモリバンクのＹ方向における長さのほぼ１／２に短縮されるため、アクセス速度を向上させることが可能となる。
特開２００２−１５５７８号公報 特開２０１１−３４６４５号公報
しかしながら、オープンビット線方式を有する半導体メモリデバイスは、その構造上、Ｙ方向における端部に位置するメモリマット（端マット）の記憶容量が他のメモリマットの半分となる。したがって、メモリバンクをＹ方向に２分割すると、端マットが２倍に増えるため、チップ面積が増大するという別の問題が発生する。このため、チップ面積の増大を防止しつつ、アクセス速度を向上させることが可能な半導体メモリデバイスが望まれている。このような要望は、ＤＲＡＭなどの半導体メモリデバイスのみならず、オープンビット線構造を有するメモリセルアレイを備えた半導体装置全般に対して求められている。
本発明の一側面による半導体装置は、第１の方向に配列され、それぞれ対応するマットアドレスによって選択される複数のメモリマットと、前記第１の方向に隣接する２つのメモリマット間にそれぞれ配置された複数のセンスアンプ領域と、を備え、前記複数のメモリマットのそれぞれは、前記第１の方向に延在する複数のビット線と、前記第１の方向と交差する第２の方向に延在する複数のワード線と、前記複数のビット線と前記複数のワード線の交点に配置された複数のメモリセルとを含み、前記複数のセンスアンプ領域のそれぞれは複数のセンスアンプを含み、前記複数のセンスアンプのそれぞれは、前記隣接する２つのメモリマットのうち前記第１の方向における一方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかと、前記第１の方向における他方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかに接続され、前記複数のメモリマットは、前記第１の方向における一方の端部に配置された第１のメモリマットと、前記第１の方向における他方の端部に配置された第２のメモリマットと、前記第１及び第２のメモリマット間に位置する第３のメモリマットとを含み、前記マットアドレスが第１の値である場合には前記第１及び第３のメモリマットの両方が選択され、前記マットアドレスが前記第１の値とは異なる第２の値である場合には前記第２及び第３のメモリマットの両方が選択されることを特徴とする。
本発明の他の側面による半導体装置は、第１の方向に配列され、前記第１の方向における一方の端部に配置された第１のメモリマットと、前記第１の方向における他方の端部に配置された第２のメモリマットと、前記第１及び第２のメモリマット間に位置する第３のメモリマットとを含む複数のメモリマットと、前記第１の方向に隣接する２つのメモリマット間にそれぞれ配置された複数のセンスアンプ領域と、前記複数のメモリマットを前記第１の方向に挟むように配置された第１及び第２のメインアンプと、前記複数のメモリマット上に設けられ、前記第１の方向に延在する複数の第１及び第２のメイン入出力配線と、を備え、前記複数のメモリマットのそれぞれは、前記第１の方向に延在する複数のビット線と、前記第１の方向と交差する第２の方向に延在する複数のワード線と、前記複数のビット線と前記複数のワード線の交点に配置された複数のメモリセルとを含み、前記複数のセンスアンプ領域のそれぞれは複数のセンスアンプを含み、前記複数のセンスアンプのそれぞれは、前記２つのメモリマットのうち前記第１の方向における一方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかと、前記第１の方向における他方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかに接続され、前記複数の第１のメイン入出力配線は、前記第１及び第３のメモリマット間に配置された複数のセンスアンプと前記第１のメインアンプとを接続し、前記複数の第２のメイン入出力配線は、前記第２及び第３のメモリマット間に配置された複数のセンスアンプと前記第２のメインアンプとを接続することを特徴とする。
本発明によれば、２つの端マットが１つのメモリマットに纏められることから、チップ面積の増大を防止しつつ、アクセス速度を向上させることが可能となる。
本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。 メモリセルアレイ領域ＡＲＹの構造を説明するための模式図である。 本発明者らが発明に至る過程で考えたプロトタイプによるメモリセルアレイ領域ＡＲＹの構造を説明するための模式図である。 端マットＭＡＴ１６ａとＭＡＴ１６ｂがどのように合成されるのか説明するための模式図である。 メモリセルアレイ領域ＡＲＹの一部を拡大してより詳細に示す略平面図である。 メモリセルアレイ領域ＡＲＹの一部をさらに拡大して示す略平面図である。 センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。 ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとメイン入出力配線対ＭＩＯＴ，ＭＩＯＢとの関係の一例を模式的に示す平面図である。 メインアンプＡＭＰとメイン入出力配線ＭＩＯとの接続関係を説明するための模式図である。 カラムデコーダＹＤＥＣとカラム選択線ＹＳＬとの接続関係を説明するための模式図である。 メモリマットＭＡＴ１が選択された場合に活性化されるセンスアンプ領域を示す模式図である。 メモリマットＭＡＴ０，ＭＡＴ１６が選択された場合に活性化されるセンスアンプ領域を示す模式図である。 コモンソース配線ＰＣＳ，ＮＣＳの電位を制御するセンスアンプ駆動回路の回路図である。 センスアンプ駆動回路の動作を説明するための波形図であり、（ａ）はオーバードライブ能力が不足する場合、（ｂ）はオーバードライブ能力が過剰となる場合を示している。 オーバードライブ電位ＶＯＤ，ＶＯＤＥの使用場所を説明するための模式図である。 オーバードライブ電位ＶＯＤ，ＶＯＤＥを生成する電源回路１５０，１５１のブロック図である。 オーバードライブ電位ＶＯＤＥを使用したセンスアンプ駆動回路の回路図である。 オーバードライブ能力を調整する他の方法を説明するための回路図である。 図１８に示す回路の動作波形図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置のレイアウトを示す略平面図である。本実施形態は本発明をＤＲＡＭに適用した一例であるが、本発明の適用対象がＤＲＡＭに限定されるものではない。
図１に示す半導体装置は、８つのメモリバンクＢＫ０〜ＢＫ７が形成されたメモリ領域ＭＡと、メモリ領域ＭＡのＹ方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。
周辺回路領域には半導体チップの周縁部に沿って配置されたパッドエリアＰＡＤを含む第１周辺回路領域ＰＳＩＤＥと、第１周辺回路領域ＰＳＩＤＥとは反対側の半導体チップの周縁部に沿って配置されたパッドエリアＰＡＤを含む第２周辺回路領域ＦＳＩＤＥとが含まれている。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データＩＯピンの数が多い場合（例えば３２ピン）には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。但し、本発明による半導体装置がこのようなレイアウトを有していることは必須でない。したがって、半導体チップの中央にパッドエリアを設けても構わない。
第１周辺回路領域ＰＳＩＤＥには、パッドエリアＰＡＤに設けられたアドレスピンを介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。第２周辺回路領域ＦＳＩＤＥには、パッドエリアＰＡＤに設けられたデータＩＯピンにリードデータを出力するための出力バッファや、当該データＩＯピンを介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。
メモリ領域ＭＡは、第１周辺回路領域ＰＳＩＤＥと第２周辺回路領域ＦＳＩＤＥとの間に配置されている。メモリ領域ＭＡに形成されたメモリバンクＢＫ０〜ＢＫ７のうち、半分のメモリバンクＢＫ０〜ＢＫ３はチップのＸ方向における左半分においてＹ方向に沿って順番に配列されており、残り半分のメモリバンクＢＫ４〜ＢＫ７はチップのＸ方向における右半分においてＹ方向に沿って順番に配列されている。
メモリ領域ＭＡ内に設けられたメモリバンクＢＫ０〜ＢＫ７の各々は、２つのメモリセルアレイ領域ＡＲＹと、メモリセルアレイ領域ＡＲＹのＸ方向片側に隣接して設けられたロウデコーダＸＤＥＣ又はリピータ回路ＸＲＥＰと、メモリセルアレイ領域ＡＲＹのＹ方向両側に隣接して設けられたカラムデコーダＹＤＥＣ及びメインアンプＡＭＰとを備えている。特に限定されるものではないが、同じメモリバンクに属する２つのメモリセルアレイ領域ＡＲＹは、カラムアドレスに含まれるアドレスビットＹ１によって選択される。
ロウデコーダＸＤＥＣは、メモリセルアレイ領域ＡＲＹに含まれる複数のサブワード線をロウアドレスに基づいて選択する回路であり、リピータ回路ＸＲＥＰはロウデコーダＸＤＥＣの出力信号を中継する回路である。また、カラムデコーダＹＤＥＣは、メモリセルアレイ領域ＡＲＹに含まれる複数のセンスアンプをカラムアドレスに基づいて選択する回路であり、選択されたセンスアンプは、後述するメイン入出力配線（ＭＩＯ）を介してメインアンプＡＭＰに接続される。
図２は、メモリセルアレイ領域ＡＲＹの構造を説明するための模式図である。
図２に示すように、メモリセルアレイ領域ＡＲＹはマトリクス状に配置された複数のメモリマットＭＡＴを含む。メモリマットＭＡＴとは、後述するサブワード線及びビット線が延在する範囲である。Ｙ方向に配列された複数のメモリマットＭＡＴは、ロウアドレスの一部であるマットアドレスＸ９〜Ｘ１３によって選択され、Ｘ方向に配列された複数のメモリマットＭＡＴは、カラムアドレスの一部であるアドレスビットＹ０，Ｙ１１によって選択される。
ここで、Ｙ方向に配列されたメモリマットＭＡＴ０〜ＭＡＴ３２のアドレス割り付けについて説明する。図２に示すように、メモリマットＭＡＴ０〜ＭＡＴ３２はマットアドレスＸ９〜Ｘ１３に基づいて、いずれか１つ又は２つが選択される。２つのメモリマットが選択されるのは、マットアドレスに含まれるアドレスビットＸ９，Ｘ１１〜Ｘ１３の論理レベルが全て１（ハイレベル）である場合に限られる。この場合、マットアドレスに含まれるアドレスビットＸ１０が０（ローレベル）であればメモリマットＭＡＴ０とＭＡＴ１６の両方が選択され、アドレスビットＸ１０が１（ハイレベル）であればメモリマットＭＡＴ１６とＭＡＴ３２の両方が選択される。
Ｙ方向における端部に位置するメモリマットＭＡＴ０，ＭＡＴ３２はいわゆる端マットであり、他のメモリマットＭＡＴ１〜ＭＡＴ３１と比べて半分のビット線しか有していない。したがって、Ｙ方向には３３個のメモリマットが配列されているが、容量値としては３２マット分に相当する。さらに、中央のメモリマットＭＡＴ１６は、２つの端マットが合成されてなる共有メモリマットである。つまり、メモリマットＭＡＴ０と同時に選択されるべき端マットと、メモリマットＭＡＴ３２と同時に選択されるべき端マットとが合成され、１つのメモリマットを構成している。図２においては、端マットであるメモリマットＭＡＴ０，ＭＡＴ３２と、共有メモリマットＭＡＴ１６を網掛け表示している。
ここで、図３に示すように、メモリマットＭＡＴ０と同時に選択されるべき仮想的な端マットをＭＡＴ１６ａとし、メモリマットＭＡＴ３２と同時に選択されるべき仮想的な端マットをＭＡＴ１６ｂとした場合、これら２つの端マットＭＡＴ１６ａとＭＡＴ１６ｂが合成され、図２に示す１つの共有メモリマットＭＡＴ１６が構成されている。このため、図３に示すようにメモリマットＭＡＴ１６ａとメモリマットＭＡＴ１６ｂを分離した場合のようにこれらを個別に選択することはできず、常に同時に選択されることになる。
図４は、端マットＭＡＴ１６ａとＭＡＴ１６ｂがどのように合成されるのか説明するための模式図である。図４に示すように、端マットＭＡＴ１６ａ，ＭＡＴ１６ｂは、いずれもＹ方向における片側にのみセンスアンプ領域ＳＡＡが設けられているため、両側にのみセンスアンプ領域ＳＡＡが設けられた通常のメモリマット（例えばＭＡＴ１５）と比べると、半分のビット線ＢＬしか設けられていない。このような端マットＭＡＴ１６ａ，ＭＡＴ１６ｂを合成すれば、図４に示すように、２つの端マットＭＡＴ１６ａ，ＭＡＴ１６ｂを１つの通常のメモリマットと同じ構成とすることができる。但し、合成する前のように、端マットＭＡＴ１６ａに割り当てるサブワード線ＷＬａと、端マットＭＡＴ１６ｂに割り当てるサブワード線ＷＬｂとを別個に設けることはできない。したがって、メモリマットＭＡＴ１６に割り当てられた各サブワード線ＷＬは、全てのビット線ＢＬと交差することになる。尚、端マットであるメモリマットＭＡＴ０，ＭＡＴ３２は、図４に示す端マットＭＡＴ１６ａ，ＭＡＴ１６ｂと同様の構成を有している。
このように、メモリマットＭＡＴ１６は他の通常のメモリマットと同じ構成を有しているが、その半分のビット線ＢＬについてはメモリマットＭＡＴ０に含まれるビット線ＢＬと同時に選択されるべきビット線であり、残りの半分のビット線ＢＬについてはメモリマットＭＡＴ３２に含まれるビット線ＢＬと同時に選択されるべきビット線である。この点において、他の通常のメモリマットとは相違している。
図５は、メモリセルアレイ領域ＡＲＹの一部を拡大してより詳細に示す略平面図である。
図５に示すように、Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、サブワードドライバ領域ＳＷが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。また、Ｙ方向に延在するサブワードドライバ領域ＳＷの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する領域には、サブワードクロス領域ＳＸが設けられている。サブワードクロス領域ＳＸには後述するメイン入出力配線を駆動するサブアンプなどが配置される。
図６は、メモリセルアレイ領域ＡＲＹの一部をさらに拡大して示す略平面図である。
図６に示すように、メモリセルアレイ領域ＡＲＹ内には、Ｘ方向に延びるローカル入出力配線対ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメイン入出力配線対ＭＩＯＴ，ＭＩＯＢが設けられている。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢ及びメイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたデータ入出力配線である。
ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータ及びメモリセルＭＣに書き込むべきライトデータを、メモリセルアレイ領域ＡＲＹ内で伝達するために用いられる。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータ及びライトデータを伝送するディファレンシャル型のデータ入出力配線である。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＸ上においてＸ方向にレイアウトされている。
メイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ領域ＡＲＹからメインアンプＡＭＰに伝達するとともに、ライトデータをメインアンプＡＭＰからメモリセルアレイ領域ＡＲＹに伝達するために用いられる。メイン入出力配線対ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータ及びライトデータを伝送するディファレンシャル型のデータ入出力配線である。メイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、メモリセルアレイ領域ＡＲＹ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメイン入出力配線対ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプ領域に設けられたメインアンプＡＭＰに接続されている。
メモリマットＭＡＴ内には、Ｘ方向に延在するサブワード線ＳＷＬとＹ方向に延在するビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばプリチャージ配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはｎチャネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。
サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。
また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸＢが接続されている。一つのサブワードドライバＳＷＤ上には例えば８本のワードドライバ選択線ＦＸＢが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸＢによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。
センスアンプ領域ＳＡＡには、多数のセンスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷが設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。本実施形態による半導体装置はいわゆるオープンビット線構造を有しており、したがって同じセンスアンプＳＡに接続されたビット線対ＢＬＴ，ＢＬＢは、それぞれ異なるメモリマットＭＡＴ（つまりＹ方向に隣り合う２つのメモリマット）に配置される。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。センスアンプＳＡによって増幅されたリードデータは、まずローカル入出力配線対ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメイン入出力配線対ＭＩＯＴ，ＭＩＯＢに伝達される。
カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択線ＹＳＬがハイレベルに活性化することで両者を接続する。カラム選択線ＹＳＬの一端はカラムデコーダＹＤＥＣに接続されており、カラムデコーダＹＤＥＣはカラムアドレスに基づいていずれかのカラム選択線ＹＳＬを活性化させる。
サブワードクロス領域ＳＸには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＸごとに複数個設けられており、対応するメイン入出力配線対ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカル入出力配線対ＬＩＯＴ，ＬＩＯＢに接続されており、各サブアンプＳＵＢの出力端は、対応するメイン入出力配線対ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカル入出力配線対ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。尚、サブアンプＳＵＢの代わりに、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢとローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとをＮチャンネル型ＭＯＳトランジスタによって接続する、いわゆるパスゲートを用いても構わない。
上述の通り、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メイン入出力配線対ＭＩＯＴ，ＭＩＯＢの一端はメインアンプ領域に設けられたメインアンプＡＭＰに接続されている。これにより、センスアンプＳＡを用いて読み出されたデータは、ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメイン入出力配線対ＭＩＯＴ，ＭＩＯＢを介してメインアンプＡＭＰに送られる。メインアンプＡＭＰは、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅する。
図７は、センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。
図７に示すように、センスアンプＳＡは、ｐチャンネル型ＭＯＳトランジスタ１１１，１１２とｎチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。トランジスタ１１１，１１３は、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、トランジスタ１１２，１１４も、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。信号ノードｃはビット線ＢＬＴに接続され、信号ノードｄはビット線ＢＬＢに接続されている。
このようなフリップフロップ構造により、高位側のコモンソース配線ＰＣＳ及び低位側のコモンソース配線ＮＣＳに所定の活性電位が供給されている状態において、ビット線対ＢＬＴ，ＢＬＢに電位差が生じると、ビット線対の一方には高位側のコモンソース配線ＰＣＳの電位が供給され、ビット線対の他方には低位側のコモンソース配線ＮＣＳの電位が供給されることになる。高位側のコモンソース配線ＰＣＳの活性電位はアレイ電位ＶＡＲＹであり、低位側のコモンソース配線ＮＣＳの活性電位は接地電位ＶＳＳである。
センス動作を行う前の時点においては、ビット線対ＢＬＴ，ＢＬＢは、予めイコライズ回路ＥＱによってプリチャージ電位ＶＢＬＰにイコライズされている。その後イコライズを停止してから、一方のビット線ＢＬＴ又はＢＬＢに接続されたメモリセルＭＣに対応するサブワード線ＷＬが選択されて当該一方のビット線ＢＬＴ又はＢＬＢのみに電荷が解放されると、両ビット線ＢＬＴ，ＢＬＢ間に電位差が生じる。その後、コモンソース配線ＰＣＳ，ＮＣＳに活性電位を供給すると、ビット線対ＢＬＴ，ＢＬＢの電位差が増幅される。
イコライズ回路ＥＱは、３つのｎチャンネル型ＭＯＳトランジスタ１２１〜１２３からなる。トランジスタ１２１はビット線対ＢＬＴ，ＢＬＢ間に接続されており、トランジスタ１２２はビット線ＢＬＴとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されており、トランジスタ１２３はビット線ＢＬＢとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されている。そして、これらトランジスタ１２１〜１２３のゲート電極には、いずれもビット線イコライズ信号ＢＬＥＱが供給される。かかる構成により、ビット線イコライズ信号ＢＬＥＱがハイレベルに活性化すると、ビット線対ＢＬＴ，ＢＬＢはプリチャージ電位ＶＢＬＰにプリチャージされる。
図８は、ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとメイン入出力配線対ＭＩＯＴ，ＭＩＯＢとの関係の一例を模式的に示す平面図である。
図８に示す例では、センスアンプ領域ＳＡＡ内に４対のローカル入出力配線ＬＩＯＴ，ＬＩＯＢが設けられている。したがって、合計８本のローカル入出力配線ＬＩＯＴ，ＬＩＯＢがセンスアンプ領域ＳＡＡ内に設けられているが、図８では一対のローカル入出力配線ＬＩＯＴ，ＬＩＯＢを１本の実線で示している。本例においては、各ローカル入出力配線のＸ方向における長さがメモリマットＭＡＴの長さの約２倍である。このことは、各ローカル入出力配線ＬＩＯＴ，ＬＩＯＢの割り当てが２マット単位であることを意味する。これら４対のローカル入出力配線ＬＩＯＴ，ＬＩＯＢのうち、１対は一方の端部に位置するサブワードクロス領域ＳＸに配置された１台のサブアンプＳＵＢを介して対応するメイン入出力配線ＭＩＯＴ，ＭＩＯＢに接続され、別の１対は他方の端部に位置するサブワードクロス領域ＳＸに配置された１台のサブアンプＳＵＢを介して対応するメイン入出力配線ＭＩＯＴ，ＭＩＯＢに接続され、残りの２対は中央に位置するサブワードクロス領域ＳＸに配置された２台のサブアンプＳＵＢを介してそれぞれ対応するメイン入出力配線ＭＩＯＴ，ＭＩＯＢに接続される。
さらに、本実施形態においてはオープンビット線方式が採用されているため、各メモリマットＭＡＴからみてＹ方向における両側のセンスアンプ領域ＳＡＡに配置されたセンスアンプＳＡが同時に選択される。このため、選択された１つのメモリマットＭＡＴからは、合計８対（＝１６本）のローカル入出力配線ＬＩＯＴ，ＬＩＯＢと、合計８対（＝１６本）のメイン入出力配線ＭＩＯＴ，ＭＩＯＢを介してデータが読み出される。つまり、２マット当たり、８対（＝１６本）のメイン入出力配線ＭＩＯＴ，ＭＩＯＢが割り当てられる。
図９は、メインアンプＡＭＰとメイン入出力配線ＭＩＯとの接続関係を説明するための模式図である。
図９に示すように、本実施形態では１つのメモリセルアレイ領域ＡＲＹに対して２つのメインアンプＡＭＰが割り当てられている。一方のメインアンプＡＭＰはメモリセルアレイ領域ＡＲＹのＹ方向における一方の端部に配置され、他方のメインアンプＡＭＰはメモリセルアレイ領域ＡＲＹのＹ方向における他方の端部に配置されている。つまり、メモリセルアレイ領域ＡＲＹが２つのメインアンプＡＭＰによって挟まれた構成を有している。そして、一方のメインアンプＡＭＰは、メイン入出力配線ＭＩＯを介してメモリマットＭＡＴ０〜ＭＡＴ１６間に配置されたセンスアンプ領域ＳＡＡ０〜ＳＡＡ１５に接続され、他方のメインアンプＡＭＰは、メイン入出力配線ＭＩＯを介してメモリマットＭＡＴ１６〜ＭＡＴ３２間に配置されたセンスアンプ領域ＳＡＡ１６〜ＳＡＡ３１に接続される。尚、図９においては、一対のメイン入出力配線ＭＩＯを１本の実線で示している。
各メイン入出力配線ＭＩＯは、メモリマットＭＡＴ０〜ＭＡＴ１５上又はメモリマットＭＡＴ１７〜ＭＡＴ３２上をＹ方向に延在するようにレイアウトされている。メモリマットＭＡＴ１６上にはメイン入出力配線ＭＩＯは設けられない。そして、各メイン入出力配線ＭＩＯは、センスアンプ領域ＳＡＡに対して１つおきに接続される。つまり、あるメイン入出力配線ＭＩＯは偶数番目のセンスアンプ領域ＳＡＡに接続され、別のメイン入出力配線ＭＩＯは奇数番目のセンスアンプ領域ＳＡＡに接続される。
図１０は、カラムデコーダＹＤＥＣとカラム選択線ＹＳＬとの接続関係を説明するための模式図である。
図１０に示すように、本実施形態では１つのメモリセルアレイ領域ＡＲＹに対して２つのカラムデコーダＹＤＥＣが割り当てられている。一方のカラムデコーダＹＤＥＣはメモリセルアレイ領域ＡＲＹのＹ方向における一方の端部に配置され、他方のカラムデコーダＹＤＥＣはメモリセルアレイ領域ＡＲＹのＹ方向における他方の端部に配置されている。つまり、メモリセルアレイ領域ＡＲＹが２つのカラムデコーダＹＤＥＣによって挟まれた構成を有している。そして、一方のカラムデコーダＹＤＥＣは、カラム選択線ＹＳＬを介してメモリマットＭＡＴ０〜ＭＡＴ１６間に配置されたセンスアンプ領域ＳＡＡ０〜ＳＡＡ１５に接続され、他方のカラムデコーダＹＤＥＣは、カラム選択線ＹＳＬを介してメモリマットＭＡＴ１６〜ＭＡＴ３２間に配置されたセンスアンプ領域ＳＡＡ１６〜ＳＡＡ３１に接続される。
各カラム選択線ＹＳＬは、メモリマットＭＡＴ０〜ＭＡＴ１５上又はメモリマットＭＡＴ１７〜ＭＡＴ３２上をＹ方向に延在するようにレイアウトされている。メモリマットＭＡＴ１６上にはカラム選択線ＹＳＬは設けられない。そして、各カラム選択線ＹＳＬは、メイン入出力配線ＭＩＯとは異なり、各センスアンプ領域に接続される。
次に、選択されるメモリマットと活性化されるセンスアンプ領域との関係について説明する。
図１１はメモリマットＭＡＴ１が選択された場合に活性化されるセンスアンプ領域を示す模式図であり、図１２はメモリマットＭＡＴ０，ＭＡＴ１６が選択された場合に活性化されるセンスアンプ領域を示す模式図である。図１１及び図１２において、選択されたメモリマットは網掛け表示してあり、活性化されるセンスアンプ領域にはハッチングを付してある。
図１１に示すように、端マットではないメモリマットＭＡＴ１が選択された場合、そのＹ方向における両側に隣接する２つのセンスアンプ領域ＳＡＡ０，ＳＡＡ１が活性化される。センスアンプ領域ＳＡＡ０に含まれるセンスアンプＳＡは、メモリマットＭＡＴ０，ＭＡＴ１に配置されたビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、センスアンプ領域ＳＡＡ１含まれるセンスアンプＳＡは、メモリマットＭＡＴ１，ＭＡＴ２に配置されたビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅する。センスアンプ領域ＳＡＡ０，ＳＡＡ１は、それぞれメモリマットＭＡＴ１に含まれる半分のビット線に接続されていることから、合計でメモリマットＭＡＴ１に含まれる全てのビット線からデータが読み出されることになる。端マットではない他のメモリマットＭＡＴ２〜ＭＡＴ１５，ＭＡＴ１７〜ＭＡＴ３１が選択された場合も同様の動作が行われる。
これに対し、図１２に示すように、端マットであるメモリマットＭＡＴ０が選択された場合、そのＹ方向における片側に隣接する１つのセンスアンプ領域ＳＡＡ０と、メモリマットＭＡＴ１６のＹ方向における両側に隣接する２つのセンスアンプ領域ＳＡＡ１５，ＳＡＡ１６の合計３つのセンスアンプ領域が活性化される。センスアンプ領域ＳＡＡ０に含まれるセンスアンプＳＡは、メモリマットＭＡＴ０，ＭＡＴ１に配置されたビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、センスアンプ領域ＳＡＡ１５に含まれるセンスアンプＳＡは、メモリマットＭＡＴ１５，ＭＡＴ１６に配置されたビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、センスアンプ領域ＳＡＡ１６に含まれるセンスアンプＳＡは、メモリマットＭＡＴ１６，ＭＡＴ１７に配置されたビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅する。
但し、メモリマットＭＡＴ０が選択された場合、アクセス先のデータはセンスアンプ領域ＳＡＡ０，ＳＡＡ１５に含まれるセンスアンプＳＡの出力信号であり、センスアンプ領域ＳＡＡ１６に含まれるセンスアンプＳＡの出力信号は選択されない。ここで、センスアンプ領域ＳＡＡ０，ＳＡＡ１５は、それぞれ１マットに含まれる半分のビット線に接続されていることから、合計で、１マットに含まれる全てのビット線からデータが読み出されることになり、データ量は端マットではないメモリマットが選択された場合と同じとなる。ここで、センスアンプ領域ＳＡＡ１６を活性化させているのは、センスアンプ領域ＳＡＡ１５を活性化させる場合、センスアンプ領域ＳＡＡ１６も同時に活性化させなければ、メモリマットＭＡＴ１６に含まれる半分のデータが破壊されるため、これを防ぐ必要があるからである。
尚、もう一つの端マットであるメモリマットＭＡＴ３２が選択された場合の動作も同様であり、センスアンプ領域ＳＡＡ１５，ＳＡＡ１６，ＳＡＡ３１の合計３つのセンスアンプ領域が活性化される。但し、アクセス先のデータはセンスアンプ領域ＳＡＡ１６，ＳＡＡ３１に含まれるセンスアンプＳＡの出力信号であり、センスアンプ領域ＳＡＡ１５に含まれるセンスアンプＳＡの出力信号は選択されない。
以上説明した動作により、端マットが選択された場合及び端マットではないメモリマットが選択された場合のいずれであっても、１マット分のビット線にアクセスすることができる。そして、本実施形態では、半分のビット線しか設けられていない端マットが２つであることから、メモリバンクをＹ方向に２分割した場合（図３参照）のように、チップ面積が増大することがない。しかも、メイン入出力配線ＭＩＯやカラム選択線ＹＳＬの長さは、メモリバンクをＹ方向に２分割した場合と同様、メモリバンクのＹ方向における長さのほぼ１／２に制限されるため、アクセス速度を向上させることが可能となる。したがって、本実施形態によれば、チップ面積の増大を防止しつつアクセス速度を向上させることが可能となる。
但し、本実施形態では、端マットが選択された場合と、端マットではないメモリマットが選択された場合とで、活性化されるセンスアンプ領域の数が異なるため、これに起因してセンス特性に差が生じる可能性がある。以下、この問題及びその対策について説明する。
図１３は、コモンソース配線ＰＣＳ，ＮＣＳの電位を制御するセンスアンプ駆動回路の回路図である。
図１３に示すように、高位側のコモンソース配線ＰＣＳには、ｎチャンネル型ＭＯＳトランジスタ１３１，１３２が接続されている。トランジスタ１３１のソースにはオーバードライブ電位ＶＯＤが供給され、ゲート電極にはタイミング信号ＦＳＡＰ１が供給される。また、トランジスタ１３２のソースにはアレイ電位ＶＡＲＹが供給され、ゲート電極にはタイミング信号ＦＳＡＰ２が供給される。これにより、タイミング信号ＦＳＡＰ１がハイレベルに活性化するとコモンソース配線ＰＣＳがオーバードライブ電位ＶＯＤに駆動され、タイミング信号ＦＳＡＰ２がハイレベルに活性化するとコモンソース配線ＰＣＳがアレイ電位ＶＡＲＹに駆動されることになる。
一方、低位側のコモンソース配線ＮＣＳには、ｎチャンネル型ＭＯＳトランジスタ１３３が接続されている。トランジスタ１３３のソースには接地電位ＶＳＳが供給され、ゲート電極にはタイミング信号ＦＳＡＮが供給される。これにより、タイミング信号ＦＳＡＮがハイレベルに活性化するとコモンソース配線ＮＣＳが接地電位ＶＳＳに駆動されることになる。
さらに、コモンソース配線ＰＣＳ，ＮＣＳ間には、コモンソースプリチャージ回路ＣＳＰＣが接続されている。コモンソースプリチャージ回路ＣＳＰＣは、図７に示したイコライズ回路ＥＱと同様の回路構成を有しており、３つのｎチャンネル型ＭＯＳトランジスタ１４１〜１４３からなる。トランジスタ１４１はコモンソース配線ＰＣＳ，ＮＣＳ間に接続されており、トランジスタ１４２はコモンソース配線ＰＣＳとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されており、トランジスタ１４３はコモンソース配線ＮＣＳとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されている。そして、これらトランジスタ１４１〜１４３のゲート電極には、いずれもコモンソースイコライズ信号ＣＳＥＱが供給される。かかる構成により、コモンソースイコライズ信号ＣＳＥＱがハイレベルに活性化すると、コモンソース配線ＰＣＳ，ＮＣＳはプリチャージ電位ＶＢＬＰにプリチャージされる。
かかる回路構成において、端マットではないメモリマットが選択された場合に合わせてオーバードライブ能力を設計すると、端マットが選択された場合にオーバードライブ能力が不足するおそれがある。逆に、端マットが選択された場合に合わせてオーバードライブ能力を設計すると、端マットではないメモリマットが選択された場合にオーバードライブ能力が過剰となるおそれがある。図１４はこれを説明するための波形図であり、（ａ）はオーバードライブ能力が不足する場合、（ｂ）はオーバードライブ能力が過剰となる場合を示している。
まず、図１４（ａ）に示すように、端マットではないメモリマットが選択された場合に合わせてオーバードライブ能力を設計すると、端マットではないメモリマットが選択された場合には、実線で示すように所望のオーバードライブ特性を得ることができる。しかしながら、端マットが選択された場合にはオーバードライブ能力が不足する結果、オーバードライブ電位ＶＯＤのドロップが大きくなり、ハイレベルに駆動すべきビット線ＢＬＴの電位がＶＡＲＹに到達するのが遅れてしまう。尚、タイミング信号ＦＳＡＰ１はタイミング信号ＦＳＡＮの立ち上がりを契機として所定の期間ハイレベルとなる信号であり、タイミング信号ＦＳＡＰ２はタイミング信号ＦＳＡＰ１の立ち下がりに応答してハイレベルとなる信号である。
逆に、図１４（ｂ）に示すように、端マットが選択された場合に合わせてオーバードライブ能力を設計すると、端マットが選択された場合には、実線で示すように所望のオーバードライブ特性を得ることができる。しかしながら、端マットではないメモリマットが選択された場合にはオーバードライブ能力が過剰となる結果、ハイレベルに駆動すべきビット線ＢＬＴの電位が一時的にＶＡＲＹを超えてしまう。ビット線ＢＬＴの電位が一時的にＶＡＲＹを超えても、タイミング信号ＦＳＡＰ２の活性化によりビット線ＢＬＴの電位がＶＡＲＹに戻されるため、実動作に大きな悪影響はないが、かかるオーバードライブ能力を得るために電源回路を大型化する必要があり、消費電流が増大してしまう。
このような問題は、図１５に示すように、端マットに隣接するセンスアンプ領域ＳＡＡ０，ＳＡＡ３１に対しては別のオーバードライブ電位ＶＯＤＥを供給することにより解決することができる。オーバードライブ電位ＶＯＤＥのレベルはオーバードライブ電位ＶＯＤと同じであるが、図１６に示すように異なる電源回路によって生成される。オーバードライブ電位ＶＯＤＥを生成する電源回路１５１の電力供給能力は、オーバードライブ電位ＶＯＤを生成する電源回路１５０の電力供給能力の半分に設計される。これら電源回路１５０，１５１に供給される電源電位ＶＤＤ，ＶＳＳは、いずれも外部から供給される外部電源電位である。
図１７は、センスアンプ領域ＳＡＡ０，ＳＡＡ３１に割り当てられたコモンソース配線ＰＣＳ，ＮＣＳの電位を制御するセンスアンプ駆動回路の回路図である。図１７に示すように、センスアンプ領域ＳＡＡ０，ＳＡＡ３１に対しては、オーバードライブ電位ＶＯＤの代わりにオーバードライブ電位ＶＯＤＥが用いられる。他のセンスアンプ領域ＳＡＡ１〜ＳＡＡ３０に対しては、図１３に示したセンスアンプ駆動回路を用いてコモンソース配線ＰＣＳ，ＮＣＳが駆動される。
これにより、端マットではないメモリマットが選択された場合には、基本的に、電源回路１５０のみからオーバードライブ電位ＶＯＤが供給される一方、端マットが選択された場合には、電源回路１５０からオーバードライブ電位ＶＯＤが供給されるとともに、電源回路１５１からオーバードライブ電位ＶＯＤＥが供給される。そして、電源回路１５１の電力供給能力は電源回路１５０の半分であることから、端マットが選択された場合には、端マットではないメモリマットが選択された場合と比べてオーバードライブ能力が１．５倍となる。端マットが選択された場合、活性化されるセンスアンプ領域の数は、端マットではないメモリマットが選択された場合の１．５倍であることから、本実施形態によればいずれのメモリマットが選択された場合も同じオーバードライブ特性を得ることが可能となる。
尚、本例では、端マットに隣接するメモリマット（ＭＡＴ１又はＭＡＴ３１）が選択された場合にもオーバードライブ能力が１．５倍に増強されてしまうが、上述の通り、過剰なオーバードライブ能力が実動作に悪影響を与えることはない。
図１８は、オーバードライブ能力を調整する他の方法を説明するための回路図である。
図１８に示す回路は、タイミング信号ＦＳＡＰ１を生成する回路であり、選択されたメモリマットに応じて切り替えられるスイッチ回路１６３を備えている。スイッチ回路１６３は、端マットではないメモリマットが選択された場合にはディレイ回路１６１の出力信号を選択し、端マットが選択された場合にはディレイ回路１６２の出力信号を選択する。図１８に示すように、ディレイ回路１６１，１６２は直列接続されており、タイミング信号ＦＳＡＮが入力される。タイミング信号ＦＳＡＮ及びスイッチ回路１６３の出力信号は、ゲート回路１６４に供給され、その出力信号がタイミング信号ＦＳＡＰ１として用いられる。
かかる構成により、動作波形図である図１９に示すように、端マットではないメモリマットが選択された場合にはタイミング信号ＦＳＡＰ１のパルス幅は相対的に短くなり（破線）、端マットが選択された場合にはタイミング信号ＦＳＡＰ１のパルス幅は相対的に長くなる（実線）。これにより、選択されたメモリマットに応じてオーバードライブ能力が最適化されることから、所望のオーバードライブ特性を得ることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１１１〜１１４，１２１〜１２３，１３１〜１３３，１４１〜１４３ トランジスタ
１５０，１５１ 電源回路
１６１，１６２ ディレイ回路
１６３ スイッチ回路
１６４ ゲート回路
ＡＭＰ メインアンプ
ＡＲＹ メモリセルアレイ領域
ＢＫ０〜ＢＫ７ メモリバンク
ＢＬＴ，ＢＬＢ ビット線対
ＣＳＥＱ コモンソースイコライズ信号
ＥＱ イコライズ回路
ＦＳＩＤＥ，ＰＳＩＤＥ 周辺回路領域
ＬＩＯＴ，ＬＩＯＢ ローカル入出力配線
ＭＡ メモリ領域
ＭＡＴ メモリマット
ＭＩＯＴ，ＭＩＯＢ メイン入出力配線
ＮＣＳ，ＰＣＳ コモンソース配線
ＰＡＤ パッドエリア
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＵＢ サブアンプ
ＳＷ サブワードドライバ領域
ＳＷＤ サブワードドライバ
ＳＷＬ サブワード線
ＳＸ サブワードクロス領域
ＸＤＥＣ ロウデコーダ
ＸＲＥＰ リピータ回路
ＹＤＥＣ カラムデコーダ
ＹＳＬ カラム選択線
ＹＳＷ カラムスイッチ

Claims (20)

  1. 第１の方向に配列され、それぞれ対応するマットアドレスによって選択される複数のメモリマットと、
    前記第１の方向に隣接する２つのメモリマット間にそれぞれ配置された複数のセンスアンプ領域と、を備え、
    前記複数のメモリマットのそれぞれは、前記第１の方向に延在する複数のビット線と、前記第１の方向と交差する第２の方向に延在する複数のワード線と、前記複数のビット線と前記複数のワード線の交点に配置された複数のメモリセルとを含み、
    前記複数のセンスアンプ領域のそれぞれは複数のセンスアンプを含み、
    前記複数のセンスアンプのそれぞれは、前記隣接する２つのメモリマットのうち前記第１の方向における一方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかと、前記第１の方向における他方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかに接続され、
    前記複数のメモリマットは、前記第１の方向における一方の端部に配置された第１のメモリマットと、前記第１の方向における他方の端部に配置された第２のメモリマットと、前記第１及び第２のメモリマット間に位置する第３のメモリマットとを含み、
    前記マットアドレスが第１の値である場合には前記第１及び第３のメモリマットの両方が選択され、前記マットアドレスが前記第１の値とは異なる第２の値である場合には前記第２及び第３のメモリマットの両方が選択されることを特徴とする半導体装置。
  2. 前記複数のセンスアンプ領域は、前記第１のメモリマットに隣接して設けられた第１のセンスアンプ領域と、前記第２のメモリマットに隣接して設けられた第２のセンスアンプ領域と、前記第３のメモリマットを挟むように隣接して設けられた第３及び第４のセンスアンプ領域とを含み、
    前記マットアドレスが前記第１の値である場合には第１、第３及び第４のセンスアンプ領域が活性化され、前記マットアドレスが前記第２の値である場合には第２乃至第４のセンスアンプ領域が活性化されることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数のメモリマットは、前記第３のメモリマットに隣接して設けられ、前記マットアドレスが前記第１及び第２の値とは異なる第３の値である場合に選択される第４のメモリマットをさらに含み、
    前記複数のセンスアンプ領域は第５のセンスアンプ領域をさらに含み、
    前記第４のメモリマットは、前記第３及び第５のセンスアンプ領域間に配置され、
    前記マットアドレスが前記第３の値である場合には第３及び第５のセンスアンプ領域が活性化されることを特徴とする請求項２に記載の半導体装置。
  4. 活性化された前記センスアンプ領域に動作電位を供給するセンスアンプ駆動回路をさらに備え、
    前記センスアンプ駆動回路は、前記マットアドレスが前記第１又は第２の値である場合には前記動作電位の供給能力を相対的に高くし、前記マットアドレスが前記第３の値である場合には前記動作電位の供給能力を相対的に低くすることを特徴とする請求項３に記載の半導体装置。
  5. 前記複数のセンスアンプは、第１及び第２の駆動配線間に現れる電位差によって動作し、
    前記センスアンプ駆動回路は、前記第１の駆動配線に第１の動作電位を供給する第１のドライブ回路と、前記第２の駆動配線に前記第１の動作電位よりも高い第２の動作電位を供給する第２のドライブ回路と、前記第２の駆動配線に前記第２の動作電位よりも高い第３の動作電位を供給するオーバードライブ回路とを含み、
    前記マットアドレスが前記第１又は第２の値である場合には第１及び第２の電源回路の両方を介して前記オーバードライブ回路に前記第３の動作電位を供給し、前記マットアドレスが前記第３の値である場合には前記第１及び第２の電源回路のいずれか一方を介して前記オーバードライブ回路に前記第３の動作電位を供給することを特徴とする請求項４に記載の半導体装置。
  6. 前記複数のセンスアンプは、第１及び第２の駆動配線間に現れる電位差によって動作し、
    前記センスアンプ駆動回路は、前記第１の駆動配線に第１の動作電位を供給する第１のドライブ回路と、前記第２の駆動配線に前記第１の動作電位よりも高い第２の動作電位を供給する第２のドライブ回路と、前記第２の駆動配線に前記第２の動作電位よりも高い第３の動作電位を供給するオーバードライブ回路とを含み、
    前記センスアンプ駆動回路は、前記マットアドレスが前記第１又は第２の値である場合には前記オーバードライブ回路を第１の時間だけ活性化させた後、前記第２のドライブ回路を活性化させ、前記マットアドレスが前記第３の値である場合には前記オーバードライブ回路を前記第１の時間よりも短い第２の時間だけ活性化させた後、前記第２のドライブ回路を活性化させることを特徴とする請求項３に記載の半導体装置。
  7. 複数のデータ入出力配線と、
    前記データ入出力配線と前記複数のセンスアンプとの間にそれぞれ接続された複数のカラムスイッチと、
    前記カラムスイッチを制御する第１及び第２のカラムデコーダと、をさらに備え、
    前記第１のカラムデコーダは、前記第１のメモリマットと前記第３のメモリマットとの間に配置された複数のセンスアンプに対応する複数のカラムスイッチを制御し、
    前記第２のカラムデコーダは、前記第２のメモリマットと前記第３のメモリマットとの間に配置された複数のセンスアンプに対応する複数のカラムスイッチを制御することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記複数のメモリマットは、前記第１及び第２のカラムデコーダ間に配置されることを特徴とする請求項７に記載の半導体装置。
  9. 第１及び第２のメインアンプをさらに備え、
    前記複数のデータ入出力配線は、前記第２の方向に延在し、前記複数のカラムスイッチを介して前記複数のセンスアンプに接続された複数のローカル入出力配線と、前記第１の方向に延在し、前記第１及び第２のメインアンプの一方と前記複数のローカル入出力配線とを接続する複数のメイン入出力配線とを含み、
    前記第１のメインアンプは、前記複数のメイン入出力配線のうち、前記第１のメモリマットと前記第３のメモリマットとの間に配置された前記ローカル入出力配線に接続されたメイン入出力配線に接続され、
    前記第２のメインアンプは、前記複数のメイン入出力配線のうち、前記第２のメモリマットと前記第３のメモリマットとの間に配置された前記ローカル入出力配線に接続されたメイン入出力配線に接続されることを特徴とする請求項８に記載の半導体装置。
  10. 前記複数のメモリマットは、前記第１及び第２のメインアンプ間に配置されることを特徴とする請求項９に記載の半導体装置。
  11. 第１の方向に配列され、前記第１の方向における一方の端部に配置された第１のメモリマットと、前記第１の方向における他方の端部に配置された第２のメモリマットと、前記第１及び第２のメモリマット間に位置する第３のメモリマットとを含む複数のメモリマットと、
    前記第１の方向に隣接する２つのメモリマット間にそれぞれ配置された複数のセンスアンプ領域と、
    前記複数のメモリマットを前記第１の方向に挟むように配置された第１及び第２のメインアンプと、
    前記複数のメモリマット上に設けられ、前記第１の方向に延在する複数の第１及び第２のメイン入出力配線と、を備え、
    前記複数のメモリマットのそれぞれは、前記第１の方向に延在する複数のビット線と、前記第１の方向と交差する第２の方向に延在する複数のワード線と、前記複数のビット線と前記複数のワード線の交点に配置された複数のメモリセルとを含み、
    前記複数のセンスアンプ領域のそれぞれは複数のセンスアンプを含み、
    前記複数のセンスアンプのそれぞれは、前記２つのメモリマットのうち前記第１の方向における一方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかと、前記第１の方向における他方側に隣接するメモリマットに含まれる前記複数のビット線のいずれかに接続され、
    前記複数の第１のメイン入出力配線は、前記第１及び第３のメモリマット間に配置された複数のセンスアンプと前記第１のメインアンプとを接続し、
    前記複数の第２のメイン入出力配線は、前記第２及び第３のメモリマット間に配置された複数のセンスアンプと前記第２のメインアンプとを接続することを特徴とする半導体装置。
  12. 前記第３のメモリマット上には前記複数の第１及び第２のメイン入出力配線のいずれも配置されていないことを特徴とする請求項１１に記載の半導体装置。
  13. マットアドレスが第１の値である場合には前記第１及び第３のメモリマットの両方が選択され、前記マットアドレスが前記第１の値とは異なる第２の値である場合には前記第２及び第３のメモリマットの両方が選択されることを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 第１の方向及び前記第１の方向と交差する第２の方向にマトリクス状に配置された複数のメモリアレイと、
    前記メモリアレイの一辺に沿って配置された複数のロウデコーダと、
    前記複数のメモリアレイのそれぞれに対応して設けられ、前記一辺とは対向しない一辺に沿って配置された複数の第１のカラムデコーダと、
    前記複数のメモリアレイのそれぞれに対応して設けられ、前記対向しない一辺と対向する辺に沿って配置された複数の第２のカラムデコーダとを備え、
    前記複数のメモリアレイのそれぞれは、前記複数の第１のカラムデコーダのうち対応する第１のカラムデコーダと前記複数の第２のカラムデコーダのうち対応する第２のカラムデコーダとによって挟まれていることを特徴とする半導体装置。
  15. 前記複数のメモリアレイのそれぞれは、前記第１の方向及び前記第２の方向にマトリクス状に配置された複数のメモリマットによって構成されることを特徴とする請求項１４記載の半導体装置。
  16. 前記複数のメモリアレイのそれぞれの上には、前記複数の第１のカラムデコーダのうち対応する第１のカラムデコーダから前記第１の方向に延在形成された第１のカラム選択線と、前記複数の第２のカラムデコーダのうち対応する第２のカラムデコーダから前記第１の方向とは逆の方向に延在形成された第２のカラム選択線とを備えることを特徴とする請求項１４記載の半導体装置。
  17. 前記複数のメモリマットのうち、前記第１のカラムデコーダに対向する複数のメモリマット及び前記第２のカラムデコーダに対向する複数のメモリマットは、それぞれ第１及び第２の端マットを構成することを特徴とする請求項１５記載の半導体装置。
  18. 前記ロウデコーダは、前記第１の端マットを選択するアドレスが指定されたとき、前記第１の端マットを選択すると共に前記第２の端マット以外の特定のメモリマットを選択し、前記第２の端マットを選択するアドレスが指定されたとき、前記第２の端マットを選択すると共に前記特定のメモリマットを選択することを特徴とする請求項１７記載の半導体装置。
  19. 前記複数のメモリマットは、前記第１及び第２のカラム選択線のいずれか一方がその上を通過するメモリマットと、前記第１のカラム選択線及び前記第２のカラム選択線のいずれもその上を通過しないメモリマットと、を備えることを特徴とする請求項１５記載の半導体装置。
  20. 前記複数のメモリマットのそれぞれは、前記第１の方向に延在する複数のビット線と、前記第２の方向に延在する複数のワード線と、前記複数のビット線と前記複数のワード線の交点に配置された複数のメモリセルとを備え、前記複数のワード線は前記ロウデコーダにより駆動されるメインワード線に接続されたサブワードドライバによって駆動されると共に、前記ビット線は前記第１及び第２のカラムデコーダによってそれぞれ駆動される第１及び第２のカラム選択線によってメイン入出力配線に選択的に接続されることを特徴とする請求項１５記載の半導体装置。
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