JP2015158960A - 半導体装置 - Google Patents
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Abstract
【課題】カラムデコーダとメインアンプの動作タイミングマージンを拡大する。
【解決手段】カラムアドレスYADDを受けてプリデコード信号CF3T,CF3T0を出力するカラムプリデコーダ13と、プリデコード信号CF3Tを遅延させたプリデコード信号CF3T1を出力する遅延回路と、プリデコード信号CF3T0,CF3T1に対応してそれぞれカラム選択線ACYST0,ACYST1をドライブするデコード回路60,61とを備える。カラムプリデコーダ13、遅延回路及びデコード回路61は領域Aの一辺側に配置され、デコード回路60は領域Aの他の一辺側に配置される。本発明によれば、デコード回路60,61のドライブタイミングに差が設けられていることから、メインアンプMAMPとデコード回路60,61との間におけるタイミングマージンを拡大できる。
【選択図】図3
【解決手段】カラムアドレスYADDを受けてプリデコード信号CF3T,CF3T0を出力するカラムプリデコーダ13と、プリデコード信号CF3Tを遅延させたプリデコード信号CF3T1を出力する遅延回路と、プリデコード信号CF3T0,CF3T1に対応してそれぞれカラム選択線ACYST0,ACYST1をドライブするデコード回路60,61とを備える。カラムプリデコーダ13、遅延回路及びデコード回路61は領域Aの一辺側に配置され、デコード回路60は領域Aの他の一辺側に配置される。本発明によれば、デコード回路60,61のドライブタイミングに差が設けられていることから、メインアンプMAMPとデコード回路60,61との間におけるタイミングマージンを拡大できる。
【選択図】図3
Description
本発明は半導体装置に関し、特に、カラムアドレスに基づいてドライブされる複数のカラム選択線を備える半導体装置に関する。
DRAM(Dynamic Random Access Memory)などの半導体装置においては、メモリセルアレイが複数のメモリマットに分割されていることがある。この場合、一方向に配列された複数のメモリマットに対して、共通のデータ配線及び共通のカラム選択線を割り当てると、配線の負荷容量によってアクセス速度が低下することがあった。このような問題を解決する方法として、特許文献1には、データ配線及びカラム選択線を2分割し、一方のデータ配線及びカラム選択線を半分のメモリマットに割り当て、他方のデータ配線及びカラム選択線を残り半分のメモリマットに割り当てる方法が提案されている。
しかしながら、データ配線を分割すると、データ配線上のリードデータを増幅するメインアンプの台数が2倍に増えてしまう。これを防止するためには、データ配線については分割せず、カラム選択線だけを分割する構成が考えられる。ところが、カラム選択線だけを分割すると、一方のカラム選択線をドライブするタイミングと他方のカラム選択線をドライブするタイミングの差に起因して、カラム選択線をドライブするカラムデコーダの動作タイミングとメインアンプの動作タイミングとの間のマージンが不足するという問題が生じてしまう。
本発明による半導体装置は、対応するロウアドレス及びカラムアドレスに応じて其々選択される複数のメモリセルを備えるメモリセルアレイと、前記カラムアドレスを受け、第1プリデコード信号を出力するプリデコード回路と、前記第1プリデコード信号を遅延させた第2プリデコード信号を出力する遅延回路と、前記第1プリデコード信号に対応して複数のカラム選択線の一部をドライブする第1デコード回路と、前記第2プリデコード信号に対応して前記複数のカラム選択線の一部をドライブする第2デコード回路と、を備え、前記プリデコード回路、前記遅延回路及び前記第2デコード回路は前記メモリセルアレイの一辺側に配置され、前記第1デコード回路は前記メモリセルアレイの前記一辺側と対向する他の一辺側に配置されることを特徴とする。
本発明によれば、第1デコード回路と第2のデコード回路のドライブタイミングに差が設けられていることから、メインアンプと第1及び第2デコード回路との間におけるタイミングマージンを十分に確保することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図1は、本発明の実施形態による半導体装置10の全体構成を示すブロック図である。
本実施形態による半導体装置10は単一の半導体チップに集積されたDDR4(Double Data Rate 4)型のDRAMであり、外部基板2に実装されている。外部基板2は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗RZQが設けられている。リファレンス抵抗RZQは、半導体装置10のキャリブレーション端子ZQに接続されており、そのインピーダンスはキャリブレーション回路30の基準インピーダンスとして用いられる。本実施形態においてはリファレンス抵抗RZQに接地電位VSSが供給されている。
図1に示すように、半導体装置10はメモリセルアレイ11を有している。メモリセルアレイ11は、複数のワード線WLと複数のビット線BLT,BLBを備え、これらの交点にメモリセルMCが配置された構成を有している。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLT,BLBの選択はカラムデコーダ14によって行われる。
対を成すビット線BLT,BLBは、メモリセルアレイ11内に設けられたセンスアンプSAに接続されている。センスアンプSAは、ビット線BLT,BLB間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルIO線LIOT/LIOBに供給する。ローカルIO線LIOT/LIOBに供給されたリードデータは、トランスファ回路TGを介して、相補のメインIO線MIOT/MIOBに転送される。そして、メインIO線MIOT/MIOB上のリードデータは、メインアンプMAMPによってシングルエンド形式の信号に変換され、リードライトバスRWBSを介してデータ入出力回路39に供給される。
また、半導体装置10には外部端子としてアドレス端子21、コマンド端子22、クロック端子23、電源端子24,25、データ入出力端子DQ0〜DQ7及びキャリブレーション端子ZQが設けられている。
アドレス端子21は、外部からアドレス信号ADDが入力される端子である。アドレス端子21に入力されたアドレス信号ADDは、アドレス入力回路31を介してアドレス制御回路32に供給される。アドレス制御回路32に供給されたアドレス信号ADDのうち、ロウアドレスXADDについてはロウデコーダ12に供給され、カラムアドレスYADDについてはカラムプリデコーダ13及びデータ入出力回路39に供給される。
特に限定されるものではないが、本実施形態では、ロウアドレスXADDが15ビット構成(XADD0〜XADD14)であり、カラムアドレスYADDが10ビット構成(YADD0〜YADD9)である。10ビットのカラムアドレスYADDのうち、上位7ビットであるYADD3〜YADD9についてはカラムプリデコーダ13に供給され、下位3ビットであるYADD0〜YADD2についてはデータ入出力回路39に供給される。カラムプリデコーダ13は、カラムアドレスYADDの上位ビットをプリデコードするとともに、ロウデコーダ12から出力される制御信号X14T,CMAT,EMATを受け、これらに基づき生成したプリデコード信号によってカラムデコーダ14を制御する。
コマンド端子22は、外部からコマンド信号COMが入力される端子である。コマンド端子22に入力されたコマンド信号COMは、コマンド入力回路33を介してコマンドデコード回路34に供給される。また、コマンド信号COMのうち、クロックイネーブル信号CKEについては、内部クロック発生回路36にも供給される。コマンドデコード回路34は、コマンド信号COMをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ACT、リード信号READ、ライト信号WRITE、キャリブレーション信号ZQCなどがある。
アクティブ信号ACTは、コマンド信号COMがロウアクセス(アクティブコマンド)を示している場合に活性化される信号である。アクティブ信号ACTが活性化すると、アドレス制御回路32にラッチされたロウアドレスXADD0〜XADD14がロウデコーダ12に供給される。これにより、当該ロウアドレスXADD0〜XADD14により指定されるワード線WLが選択される。
リード信号READ及びライト信号WRITEは、コマンド信号COMがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号READ又はライト信号WRITEが活性化すると、アドレス制御回路32にラッチされたカラムアドレスYADD3〜YADD9がカラムプリデコーダ13に供給される。これにより、当該カラムアドレスYADDにより指定されるビット線BLT又はBLBがカラムデコーダ14によって選択される。一方、カラムアドレスYADD0〜YADD2についてはデータ入出力回路39に供給され、これによってリードデータ又はライトデータのバースト順序が指定される。
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらにそれぞれ同期してロウアドレスXADD及びカラムアドレスYADDを入力すれば、これらロウアドレスXADD及びカラムアドレスYADDによって指定されるメモリセルMCからリードデータが読み出される。リードデータは、メインアンプMAMP及びデータ入出力回路39を介して、データ入出力端子DQ0〜DQ7から外部にバースト出力される。
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらにそれぞれ同期してロウアドレスXADD及びカラムアドレスYADDを入力し、その後、データ入出力端子DQ0〜DQ7にライトデータをバースト入力すれば、ライトデータはデータ入出力回路39及びメインアンプMAMPを介してメモリセルアレイ11に供給され、ロウアドレスXADD及びカラムアドレスYADDによって指定されるメモリセルMCに書き込まれる。
キャリブレーション信号ZQCは、コマンド信号COMがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ZQCが活性化すると、キャリブレーション回路30はキャリブレーション動作を実行し、これによってインピーダンスコードZQCODEを生成する。
ここで、半導体装置10に設けられた外部端子の説明に戻ると、クロック端子23には外部クロック信号CK,/CKが入力される。外部クロック信号CKと外部クロック信号/CKは互いに相補の信号であり、いずれもクロック入力回路35に供給される。クロック入力回路35は、外部クロック信号CK,/CKを受けて内部クロック信号PCLKを生成する。内部クロック信号PCLKは、クロックイネーブル信号CKEによって活性化される内部クロック発生回路36に供給され、これによって位相制御された内部クロック信号LCLKが生成される。特に限定されるものではないが、内部クロック発生回路36としてはDLL回路を用いることができる。内部クロック信号LCLKはデータ入出力回路39に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
また、内部クロック発生回路36は、内部クロック信号CYCLKの生成も行う。内部クロック信号CYCLKは、カラムアクセス時に活性化する信号であり、カラムプリデコーダ13に供給される。
さらに、内部クロック信号PCLKは、タイミングジェネレータ37にも供給され、これによって各種内部クロック信号ICLKが生成される。タイミングジェネレータ37によって生成される各種内部クロック信号ICLKは、アドレス制御回路32などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
電源端子24は、電源電位VDD,VSSが供給される端子である。電源端子24に供給される電源電位VDD,VSSは内部電源発生回路38に供給される。内部電源発生回路38は、電源電位VDD,VSSに基づいて各種の内部電位VPP,VARY,VBLP,VPERIや、リファレンス電位ZQVREFを発生させる。内部電位VPPは主にロウデコーダ12において使用される電位であり、内部電位VARYはメモリセルアレイ11内のセンスアンプSAにおいて使用される電位であり、内部電位VBLPはローカルIO線LIOT/LIOBのイコライズ電位であり、内部電位VPERIは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ZQVREFは、キャリブレーション回路30にて使用される基準電位である。
電源端子25は、電源電位VDDQ,VSSQが供給される端子である。電源端子25に供給される電源電位VDDQ,VSSQはデータ入出力回路39に供給される。電源電位VDDQ,VSSQは、電源端子24に供給される電源電位VDD,VSSとそれぞれ同電位であるが、データ入出力回路39によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路39については専用の電源電位VDDQ,VSSQを用いている。
キャリブレーション端子ZQは、キャリブレーション回路30に接続されている。キャリブレーション回路30は、キャリブレーション信号ZQCによって活性化されると、リファレンス抵抗RZQのインピーダンス及びリファレンス電位ZQVREFを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードZQCODEはデータ入出力回路39に供給され、これによって、データ入出力回路39に含まれる出力ユニットのインピーダンスが指定される。
図2は、メモリセルアレイ11のアドレス割り付けを説明するための図である。
図2に示すように、メモリセルアレイ11にはX方向に49個、Y方向に8個のメモリマットMATがマトリクス状に配置されている。メモリマットMATとは、ワード線WL及びビット線BLT又はBLBが延在する範囲である。ここで、X方向に並ぶ49個のメモリマットMATは、ロウアドレスXADDによって選択される。また、Y方向に並ぶ8個のメモリマットMATは、8個のデータ入出力端子DQ0〜DQ7にそれぞれ割り当てられる。
また、X方向の端部に位置するメモリマットMAT0,MAT48は、いずれも他のメモリマットの半分の記憶容量しか有しておらず、これら2つのメモリマットMAT0,MAT48を合わせて1つのメモリマットと見なされる。これは、本実施形態ではメモリセルアレイ11がオープンビット線構造を有しているからである。そして、X方向に並ぶ49個のメモリマットMATのうち、3つのメモリマットMATが1つのグループGを構成している。上述の通り、端部に位置するメモリマットMAT0,MAT48は、1つのメモリマットと見なされるため、メモリマットMAT0〜MAT48は全部で16個のグループGにグループ分けされることになる。
そして、いずれのグループGを選択するかは、図2に示すとおり、ロウアドレスXADDの上位ビットXADD11〜XADD14によって指定される。さらに、選択されたグループGに含まれるいずれのワード線WLを選択するかは、ロウアドレスXADDの下位ビットXADD0〜XADD10によって指定される。一方、ビット線BLT,BLBについては、カラムアドレスYADDの上位ビットYADD3〜YADD9によって選択される。
図3は、図2に示した領域Aをより詳細に示す回路図であり、本発明の第1の実施形態によるカラムデコーダ14とメモリセルアレイ11との接続関係を示している。領域Aとは、X方向に並ぶ49個のメモリマットMAT0〜MAT48を含む領域である。
図3に示すように、X方向に並ぶ49個のメモリマットMAT0〜MAT48には、それぞれY方向における両側にサブワードドライバSWDが割り当てられる。サブワードドライバSWDは、ロウアドレスXADDに基づいて所定のワード線WLを選択する回路である。
また、X方向に隣接するメモリマットMAT間には、センスアンプSAがそれぞれ配置される。本実施形態においては、メモリセルアレイ11がオープンビット線構造を有しているため、同じのセンスアンプSAに接続された一対のビット線BLT,BLBがそれぞれ異なるメモリマットMATに割り当てられる。
センスアンプSAとローカルIO線LIOT/LIOBは、カラムスイッチYSを介して接続されている。カラムスイッチYSの動作はカラム選択信号ACYST0又はACYST1によって制御される。カラム選択信号ACYST0,ACYST1は、それぞれカラムデコーダ14−0,14−1によって生成される。カラムデコーダ14−0,14−1は、いずれもカラムプリデコーダ13によって制御され、それぞれメモリセルアレイ11の一辺側及び他辺側に配置されている。換言すれば、メモリセルアレイ11がカラムデコーダ14−0,14−1に挟まれている。
尚、本明細書においては、カラム選択信号ACYST0,ACYST1を伝送する配線、つまり、カラム選択線についてもカラム選択信号ACYST0,ACYST1と同じ符号を付すことがある。カラム選択線ACYST0,ACYST1は、メモリセルアレイ11上においてY方向に延在する。
カラムデコーダ14−0の動作は、カラムプリデコーダ13によって生成されるプリデコード信号CF3T0,CF69T0に基づいて制御される。また、カラムデコーダ14−1の動作は、カラムプリデコーダ13によって生成されるプリデコード信号CF3T1,CF69T1に基づいて制御される。図3に示すように、カラムプリデコーダ13は、メモリセルアレイ11の一辺側に配置されているため、プリデコード信号CF3T1,CF69T1を伝送するための配線の配線長は短い。これに対し、プリデコード信号CF3T0,CF69T0を伝送するためのプリデコード配線は、メモリセルアレイ11の上部をY方向に横断するように設けられるため、その配線長は長い。したがって、カラムプリデコーダ13がプリデコード信号CF3T1,CF69T1をドライブした後、これらがカラムデコーダ14−1に到達する時間よりも、カラムプリデコーダ13がプリデコード信号CF3T0,CF69T0をドライブした後、これらがカラムデコーダ14−0に到達する時間の方が長くなる。
本実施形態においては、選択されたメモリマットMATから1回のカラムアクセスで8ビットのデータが入出力される。このうち、4ビットのデータは4対のローカルIO線LIO0〜3T/LIO0〜3Bに割り当てられ、残り4ビットのデータは別の4対のローカルIO線LIO4〜7T/LIO4〜7Bに割り当てられる。これら8ビットのデータは、同じデータ入出力端子DQからバースト出力又はバースト入力されるデータである。
これらローカルIO線LIO0〜7T/LIO0〜7Bは、トランスファ回路TGを介して、8対のメインIO線MIO0〜7T/MIO0〜7Bに接続される。メインIO線MIO0〜7T/MIO0〜7Bは、メモリセルアレイ11上においてY方向に延在する配線であり、メインアンプMAMPに接続される。メインアンプMAMPは、メモリセルアレイ11の一辺側、つまり、カラムデコーダ14−1が配置された側に設けられている。
メインアンプMAMPは、メインIO線MIO0〜7T/MIO0〜7Bを介して読み出されたディファレンシャル形式のリードデータをシングルエンド形式に変換し、8本のリードライトバスRWBS0〜RWBS7に転送する。また、ライト動作時においては、8本のリードライトバスRWBS0〜RWBS7を介して供給されたライトデータをディファレンシャル形式に変換し、メインIO線MIO0〜7T/MIO0〜7Bに転送する。
図4は、センスアンプSA、カラムスイッチYS及びトランスファ回路TGの回路図である。
図4に示すように、センスアンプSAは一対のデータ入出力ノードを有するフリップフロップ回路であり、一方のデータ入出力ノードはビット線BLTに接続され、他方のデータ入出力ノードはビット線BLBに接続されている。また、センスアンプSAの一方のデータ入出力ノードは、カラムスイッチYSTを介してローカルIO線LIOTに接続され、センスアンプSAの他方のデータ入出力ノードは、カラムスイッチYSBを介してローカルIO線LIOBに接続される。カラムスイッチYST,YSBはNチャンネル型のMOSトランジスタからなり、そのゲート電極には対応するカラム選択信号ACYSTが供給される。したがって、対応するカラム選択信号ACYSTがハイレベルに活性化すると、一対のビット線BLT,BLBが一対のローカルIO線LIOT/LIOBに接続されることになる。カラム選択信号ACYSTとは、上述したカラム選択信号ACYST0,ACYST1のいずれかである。
また、ローカルIO線LIOT/LIOBには、イコライズ回路LIOEQが接続されている。イコライズ回路LIOEQは、3つのPチャンネル型のMOSトランジスタからなり、イコライズ信号ABLEBQがローレベルに活性化すると、一対のローカルIO線LIOT/LIOBがプリチャージ電位VBLPにイコライズされる。
さらに、ローカルIO線LIOT/LIOBは、トランスファ回路TGを介してメインIO線MIOT/MIOBに接続される。トランスファ回路TGは、Nチャンネル型のMOSトランジスタからなるトランスファスイッチTGT,TGBからなり、そのゲート電極にはトランスファ信号ALIOTが共通に供給される。したがって、対応するトランスファ信号ALIOTがハイレベルに活性化すると、一対のローカルIO線LIOT/LIOBが一対のメインIO線MIOT/MIOBに接続されることになる。
図5は、メインアンプMAMPの回路図である。
図5に示すように、メインアンプMAMPは、ライトアンプWAMP及びリードアンプRAMPを含んでいる。ライトアンプWAMPはメインIO線MIOT/MIOBに直接接続されている。一方、リードアンプRAMPは、ゲートスイッチSWを介してメインIO線MIOT/MIOBに接続されたリード配線DMIOT/DMIOBに接続されている。
ライトアンプWAMPは、メインIO線MIOT/MIOBをVPERIレベル(ハイレベル)に駆動するドライバPT,PBと、メインIO線MIOT/MIOBをVSSレベル(ローレベル)に駆動するドライバNT,NBを備え、ライトイネーブル信号DWAETによって活性化される。ライトイネーブル信号DWAETは、ライトコマンドに応答して所定のタイミングで活性化する信号である。ライトイネーブル信号DWAETが活性化すると、ライトデータDWBSTの論理レベルに基づき、ドライバPT,PBの一方及びドライバNT,NBの一方がオンする。これにより、メインIO線MIOT/MIOBの一方がVPERIレベル(ハイレベル)に駆動され、他方がVSSレベル(ローレベル)に駆動される。
リードアンプRAMPはフリップフロップ構成を有しており、リードイネーブル信号DRAEBがローレベルである期間に活性化される。リードイネーブル信号DRAEBは、リードコマンドに応答して所定のタイミングで活性化する信号である。リードアンプRAMPが活性化すると、ゲートスイッチSWを介してリード配線DMIOT/DMIOBに現れる電位差に基づき、リードライトバスRWBSを駆動する。ゲートスイッチSWはPチャンネル型のMOSトランジスタからなり、そのゲート電極にはトランスファ信号DRATGBが供給される。
また、メインアンプMAMPは、メインIO線MIOT/MIOBをイコライズするイコライズ回路MIOEQと、リード配線DMIOT/DMIOBをイコライズするイコライズ回路DMIOEQを備えている。イコライズ回路MIOEQは3つのPチャンネル型のMOSトランジスタからなり、イコライズ信号MIOEQBがローレベルに活性化すると、一対のメインIO線MIOT/MIOBがVPERIレベルにイコライズされる。イコライズ回路DMIOEQも3つのPチャンネル型のMOSトランジスタからなり、トランスファ信号DRATGB及びリードイネーブル信号DRAEBの両方がハイレベルになると、リード配線DMIOT/DMIOBがVPERIレベルにイコライズされる。
図6は、第1の実施形態において使用するカラムプリデコーダ13の回路図である。
図6に示すように、カラムプリデコーダ13には、それぞれカラムアドレスYADDの一部をデコードするデコーダ回路41,42が含まれている。デコーダ回路41は、カラムアドレスYADDのビットYADD3〜YADD5からなる3ビットをデコードすることにより、8ビットのプリデコード信号CF3Tのいずれか1ビットを活性化させる。図6においては、8ビットのプリデコード信号CF3TをCF3T<7:0>と表記している。また、デコーダ回路42は、カラムアドレスYADDのビットYADD6〜YADD9からなる4ビットをデコードすることにより、16ビットのプリデコード信号CF69Tのいずれか1ビットを活性化させる。図6においては、16ビットのプリデコード信号CF69TをCF69T<15:0>と表記している。
プリデコード信号CF3Tは、NANDゲート回路50,51に共通に入力される。NANDゲート回路50には、さらに内部クロック信号CYCLK及び制御信号X14TTが入力され、これらがすべてハイレベルとなった場合に、NANDゲート回路50の出力信号はローレベルに活性化する。NANDゲート回路50の出力信号は、遅延回路52及びインバータ回路53を介し、プリデコード信号CF3T1として出力される。図6においては、8ビットのプリデコード信号CF3T1をCF3T1<7:0>と表記している。図3に示したとおり、プリデコード信号CF3T1はカラムデコーダ14−1に供給される。
NANDゲート回路51には、プリデコード信号CF3Tの他に、内部クロック信号CYCLK及び制御信号X14BTが入力され、これらがすべてハイレベルとなった場合に、NANDゲート回路51の出力信号はローレベルに活性化する。NANDゲート回路51の出力信号は、遅延回路を介することなくインバータ回路54に供給され、プリデコード信号CF3T0として出力される。図6においては、8ビットのプリデコード信号CF3T0をCF3T0<7:0>と表記している。図3に示したとおり、プリデコード信号CF3T0はカラムデコーダ14−0に供給される。
プリデコード信号CF69Tは、NANDゲート回路55,56に共通に入力される。NANDゲート回路55には、さらに制御信号X14TTが入力され、これらがハイレベルとなった場合に、NANDゲート回路55の出力信号はローレベルに活性化する。NANDゲート回路55の出力信号は、遅延回路57及びインバータ回路58を介し、プリデコード信号CF69T1として出力される。図6においては、16ビットのプリデコード信号CF69T1をCF69T1<15:0>と表記している。図3に示したとおり、プリデコード信号CF69T1はカラムデコーダ14−1に供給される。
NANDゲート回路56には、プリデコード信号CF69Tの他に、制御信号X14BTが入力され、これらがハイレベルとなった場合に、NANDゲート回路56の出力信号はローレベルに活性化する。NANDゲート回路56の出力信号は、遅延回路を介することなくインバータ回路59に供給され、プリデコード信号CF69T0として出力される。図6においては、16ビットのプリデコード信号CF69T0をCF69T0<15:0>と表記している。図3に示したとおり、プリデコード信号CF69T0はカラムデコーダ14−0に供給される。
ここで、制御信号X14TT,X14BTは、ロウデコーダ12から出力される制御信号X14T,CMAT,EMATに基づき、論理回路40によって生成される。制御信号X14Tは、ロウアドレスXADDの最上位ビットXADD14の論理レベルに対応する。また、制御信号CMATは、ロウアドレスXADDの値が中央のメモリマットMAT24を指定する場合にハイレベルとなる信号であり、制御信号EMATは、ロウアドレスXADDの値が端部に位置するメモリマットMAT0,MAT48を指定する場合にハイレベルとなる信号である。制御信号CMAT,EMATは、図7に示す論理回路によって生成される。図7に示すように、制御信号X14T,CMAT,EMATは、ロウアドレスXADDの上位ビットXADD10〜XADD14を用いて生成することができる。
論理回路40は、制御信号X14Tがハイレベルであれば、つまり、ロウアドレスXADDの最上位ビットがXADD14=1であれば、原則として、制御信号X14TT,X14BTをそれぞれハイレベル、ローレベルとする。この場合、デコーダ回路41から出力されるプリデコード信号CF3Tは、遅延回路52を経由し、プリデコード信号CF3T1として出力される。同様に、デコーダ回路42から出力されるプリデコード信号CF69Tは、遅延回路57を経由し、プリデコード信号CF69T1として出力される。図3に示すように、プリデコード信号CF3T1,CF69T1は、カラムデコーダ14−1に含まれるデコード回路61に入力され、これによって複数のカラム選択線ACYST1の一部がドライブされる。したがって、制御信号X14Tがハイレベルである場合は、原則としてカラム選択信号ACYST1が活性化することになる。
逆に、制御信号X14Tがローレベルであれば、つまり、ロウアドレスXADDの最上位ビットがXADD14=0であれば、原則として、制御信号X14TT,X14BTがそれぞれローレベル、ハイレベルとなる。この場合、デコーダ回路41から出力されるプリデコード信号CF3Tは、遅延回路を経由することなく、プリデコード信号CF3T0として出力される。同様に、デコーダ回路42から出力されるプリデコード信号CF69Tは、遅延回路を経由することなく、プリデコード信号CF69T0として出力される。図3に示すように、プリデコード信号CF3T0,CF69T0は、カラムデコーダ14−0に含まれるデコード回路60に入力され、これによって複数のカラム選択線ACYST0の一部がドライブされる。したがって、制御信号X14Tがローレベルである場合は、原則としてカラム選択信号ACYST0が活性化することになる。
但し、例外として、制御信号CMAT又はEMATがハイレベルである場合、つまり、中央のメモリマットMAT24又は端部のメモリマットMAT0,MAT48が指定されている場合には、制御信号X14TT,X14BTの両方がハイレベルとなる。このため、デコーダ回路41から出力されるプリデコード信号CF3Tは、プリデコード信号CF3T0,CF3T1として出力され、デコーダ回路42から出力されるプリデコード信号CF69ITは、プリデコード信号CF69T0,CF69T1として出力される。したがって、中央のメモリマットMAT24又は端部のメモリマットMAT0,MAT48が指定されている場合には、カラム選択信号ACYST0,ACYST1の両方が活性化することになる。
このように、カラムプリデコーダ13には遅延回路52,57が含まれているため、カラムプリデコーダ13からプリデコード信号CF3T1,CF69T1が出力されるタイミングは、カラムプリデコーダ13からプリデコード信号CF3T0,CF69T0が出力されるタイミングよりも遅くなる。しかしながら、図3に示すように、カラムデコーダ14−1はカラムプリデコーダ13に隣接して配置されている一方、カラムデコーダ14−0はカラムプリデコーダ13から離れて配置されているため、これらプリデコード信号がそれぞれカラムデコーダ14−0,14−1に到達するタイミングをほぼ一致させることができる。換言すれば、これらプリデコード信号がカラムデコーダ14−0,14−1に到達するタイミングがほぼ一致するよう、遅延回路52,57の遅延時間が設計される。
次に、本実施形態による半導体装置の動作について説明する。
図8は、第1の実施形態による半導体装置の動作を説明するためのタイミング図である。
図8に示す例では、ライトコマンドの発行に応答して時刻t11,t12,t13,t14に内部クロック信号CYCLKが活性化し、リードコマンドの発行に応答して時刻t21,t22,t23,t24に内部クロック信号CYCLKが活性化する場合を示している。また、時刻t11以前においては、アクティブコマンドに応答して時刻t1にトランスファ信号ALIOTが活性化している。
尚、図8に示す波形B0は、ロウアドレスXADDの最上位ビットXADD14がローレベル(XADD14=0)である場合の動作を示し、波形B1は、ロウアドレスXADDの最上位ビットXADD14がハイレベル(XADD14=1)である場合の動作を示している。したがって、中央のメモリマットMAT24又は端部のメモリマットMAT0,MAT48が指定されている場合には、波形B0で示す動作と波形B1で示す動作の両方が行われることになる。
図8に示すように、内部クロック信号CYCLKが活性化すると、これに応答して各種プリデコード信号であるプリデコード信号CF3T1,CF69T1,CF3T0,CF69T0が生成される。図8に示すように、本実施形態では、プリデコード信号CF3T1,CF69T1が生成されるタイミングは、プリデコード信号CF3T0,CF69T0が生成されるタイミングよりも遅くなるように調整され、その結果、プリデコード信号CF3T1及びCF69T1がカラムデコーダ14−1に到達するタイミングとプリデコード信号CF3T0及びCF69T0がカラムデコーダ14−0に到達するタイミングがほぼ一致していることがわかる。これは、上述の通り、これらのタイミングがほぼ一致するよう、遅延回路52,57の遅延時間が設計されているからである。
プリデコード信号CF3T1,CF69T1が活性化すると、所定のカラム選択信号ACYST1が活性化し、これに対応するカラムスイッチYSがオンする。同様に、プリデコード信号CF3T0,CF69T0が活性化すると、所定のカラム選択信号ACYST0が活性化し、これに対応するカラムスイッチYSがオンする。
したがって、ライト動作においては、メインIO線MIOT/MIOBからローカルIO線LIOT/LIOBに転送されたライトデータは、カラム選択信号ACYST0,ACYST1がハイレベルである期間においてビット線BLT又はBLBに供給される。そして、本実施形態では、カラム選択信号ACYST0が活性化するタイミングとカラム選択信号ACYST1が活性化するタイミングにほとんど差が生じないことから、カラム選択信号ACYST0,ACYST1がハイレベルに活性化する期間と、ローカルIO線LIOT/LIOBにライトデータが現れている期間の重複時間TW0,TW1を十分に確保することができる。これにより、どのメモリマットMATにライトデータを書き込む場合であっても、正しくライト動作を行うことが可能となる。
また、リード動作時においても、カラム選択信号ACYST0,ACYST1がハイレベルに活性化する期間と、イコライズ信号MIOEQBが非活性化される期間の重複時間TR0,TR1を十分に確保することができる。これにより、どのメモリマットMATからリードデータを読み出す場合であっても、正しくリード動作を行うことが可能となる。
尚、本実施形態では、メインIO線MIOT/MIOBがカラム選択線ACYST0,ACYST1のように分割されておらず、いずれのメモリマットMATもメモリセルアレイ11の一辺側に配置されたメインアンプMAMPに接続された構成を有しているため、メモリマットMATの位置によってリードデータ及びライトデータの到達タイミングが多少相違する。
しかしながら、カラム選択線ACYST0,ACYST1は、必要な本数が約数千本と非常に多いことから、図9に示すように、高い配線密度を確保できる下層の配線層L1に形成する必要があるのに対し、メインIO線MIOT/MIOBは例えば128本で足りることから、上層の配線層L3を用いることができる。これらの間に位置する配線層L2には、例えばメインワード線MWLなどが形成される。
図9に示すように、下層の配線層ほど高い配線密度を確保できる反面、配線の断面積が小さいことから、配線抵抗が高くなる。これに対し、上層の配線層L3は、配線の断面積が大きいことから配線抵抗が低く、これにより高速な信号伝送が可能となる。しかも、図9に示すように、各メインIO線MIOT/MIOBの両側に電源配線(VSS配線やVPERI配線など)を配置することによってシールドを行えば、クロストークによる信号量の減少も抑制される。
このような理由により、メインIO線MIOT/MIOBを介した信号の伝送は、カラム選択線ACYSTを介した信号の伝送よりも十分高速に行うことができる。そして、本実施形態においては、カラム選択線ACYSTを2分割することによって高速化を図っていることから、上記の速度差が緩和され、高速なリード動作及びライト動作を正しく実行することが可能となる。
図10は、一例としての半導体装置におけるカラムデコーダ14とメモリセルアレイ11との接続関係を示す図である。
図10に示す例では、メインアンプMAMPだけでなく、カラムデコーダ14についてもメモリセルアレイ11のX方向における一辺側に集中配置されている。これに伴い、カラム選択線ACYSTも分割されておらず、すべてのメモリマットMATに対して同じカラム選択線ACYSTが割り当てられている。
図10に示した半導体装置においては、すべてのメモリマットMATに対して同じカラム選択線ACYSTが割り当てられていることから、カラム選択信号ACYSTが到達するタイミングは、カラムデコーダ14に近いメモリマットMAT、つまり、ロウアドレスXADD14=1である場合に選択されるメモリマットと、カラムデコーダ14から遠いメモリマットMAT、つまり、ロウアドレスXADD14=0である場合に選択されるメモリマットとで、大きな時間差が生じる。
図11は、図10に示した半導体装置の動作を説明するためのタイミング図である。
図11に示す例では、波形B0で示すように、カラムデコーダ14から遠いメモリマットMAT(XADD14=0)において動作タイミングが適切となるよう、タイミング調整されている。この場合、波形B1で示すように、カラムデコーダ14に近いメモリマットMATにおいては、動作タイミングが不適切となってしまう。
つまり、ライト動作時においては、カラムデコーダ14から遠いメモリマットMATでは、カラム選択信号ACYSTがハイレベルに活性化する期間と、ローカルIO線LIOT/LIOBにライトデータが現れている期間の重複時間TW0を十分に確保することができるのに対し、カラムデコーダ14に近いメモリマットMATにおいては、カラム選択信号ACYSTがハイレベルに活性化する期間と、ローカルIO線LIOT/LIOBにライトデータが現れている期間の重複時間TW1が不足する。このため、符号Cで示すように、ライトデータによってビット線BLT又はBLBを反転させることができず、書き込みエラーとなってしまう。
また、リード動作時においても、カラムデコーダ14から遠いメモリマットMATでは、カラム選択信号ACYSTがハイレベルに活性化する期間と、イコライズ信号MIOEQBが非活性化される期間の重複時間TR1を十分に確保することができるのに対し、カラムデコーダ14に近いメモリマットMATにおいては、カラム選択信号ACYSTがハイレベルに活性化する期間と、イコライズ回路MIOEQが非活性化される期間の重複時間TR2が不足する。このため、符号Dで示すように、リードデータをローカルIO線LIOT/LIOB及びメインIO線MIOT/MIOBに正しく転送することができず、読み出しエラーとなってしまう(符号E)。
これに対し、上述した第1の実施形態による半導体装置によれば、このような問題が解消され、リード動作及びライト動作ともに正しく実行することが可能となる。しかも、カラム選択線ACYST0,ACYST1の長さが半分となることから、カラム選択線ACYST0,ACYST1の充放電に伴う消費電流を削減することもできる。
次に、本発明の第2の実施形態について説明する。
図12は、本発明の第2の実施形態によるカラムデコーダ14とメモリセルアレイ11との接続関係を示す図である。
図12に示すように、本実施形態においては、カラム選択線ACYST0,ACYST1が短絡されている点において、図3に示した第1の実施形態と相違している。つまり、各カラム選択線は、いずれも一端がカラムデコーダ14−0の出力ノードに接続され、他端がカラムデコーダ14−1の出力ノードに接続されている。その他の点については、図3に示した第1の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図13は、第2の実施形態において使用するカラムプリデコーダ13の回路図である。
図13に示すカラムプリデコーダ13は、論理回路40が削除されている点において、図6に示したカラムプリデコーダ13と相違している。これに伴い、NANDゲート回路50,51は2入力となり、NANDゲート回路55,56の代わりにインバータ回路70が用いられている。その他の点については、図6に示したカラムプリデコーダ13と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においては、いずれのメモリマットMATが選択された場合であっても、カラム選択信号ACYST0,ACYST1の両方が活性化する。そして、これらの活性化タイミングは遅延回路52,57によって調整され、メモリセルアレイ11のX方向における略中央部においてタイミングがほぼ一致するよう設計される。
このように、本実施形態においてはメモリセルアレイ11のX方向における両側から同じカラム選択線ACYSTが駆動されることから、第1の実施形態によりさらに高速なアクセスが可能となる。また、第1の実施形態と同様、カラムデコーダ14−0に供給するカラム選択信号ACYST0の出力タイミングと、カラムデコーダ14−1に供給するカラム選択信号ACYST1の出力タイミングに差を設けていることから、アクセス対象となるメモリマットMATの位置にかかわらず、リード動作及びライト動作ともに正しく実行することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
2 外部基板
10 半導体装置
11 メモリセルアレイ
12 ロウデコーダ
13 カラムプリデコーダ
14 カラムデコーダ
21 アドレス端子
22 コマンド端子
23 クロック端子
24,25 電源端子
30 キャリブレーション回路
31 アドレス入力回路
32 アドレス制御回路
33 コマンド入力回路
34 コマンドデコード回路
35 クロック入力回路
36 内部クロック発生回路
37 タイミングジェネレータ
38 内部電源発生回路
39 データ入出力回路
40 論理回路
41,42 デコーダ回路
50,51,55,56 NANDゲート回路
52,57 遅延回路
53,53,58,59,70 インバータ回路
60,61 デコード回路
ACYST,ACYST0,ACYST1 カラム選択線
BLT,BLB ビット線
DMIOEQ イコライズ回路
DMIOT/DMIOB リード配線
DQ0〜DQ7 データ入出力端子
L1〜L3 配線層
LIOT/LIOB ローカルIO線
LIOEQ イコライズ回路
MAMP メインアンプ
MAT0〜MAT48 メモリマット
MC メモリセル
MIOT/MIOB メインIO線
MIOEQ イコライズ回路
MWL メインワード線
NT,NB,PT,PB ドライバ
RAMP リードアンプ
RWBS リードライトバス
RZQ リファレンス抵抗
SA センスアンプ
SW ゲートスイッチ
SWD サブワードドライバ
TG トランスファ回路
TGT,TGB トランスファスイッチ
WAMP ライトアンプ
WL ワード線
YS,YSB,YST カラムスイッチ
ZQ キャリブレーション端子
10 半導体装置
11 メモリセルアレイ
12 ロウデコーダ
13 カラムプリデコーダ
14 カラムデコーダ
21 アドレス端子
22 コマンド端子
23 クロック端子
24,25 電源端子
30 キャリブレーション回路
31 アドレス入力回路
32 アドレス制御回路
33 コマンド入力回路
34 コマンドデコード回路
35 クロック入力回路
36 内部クロック発生回路
37 タイミングジェネレータ
38 内部電源発生回路
39 データ入出力回路
40 論理回路
41,42 デコーダ回路
50,51,55,56 NANDゲート回路
52,57 遅延回路
53,53,58,59,70 インバータ回路
60,61 デコード回路
ACYST,ACYST0,ACYST1 カラム選択線
BLT,BLB ビット線
DMIOEQ イコライズ回路
DMIOT/DMIOB リード配線
DQ0〜DQ7 データ入出力端子
L1〜L3 配線層
LIOT/LIOB ローカルIO線
LIOEQ イコライズ回路
MAMP メインアンプ
MAT0〜MAT48 メモリマット
MC メモリセル
MIOT/MIOB メインIO線
MIOEQ イコライズ回路
MWL メインワード線
NT,NB,PT,PB ドライバ
RAMP リードアンプ
RWBS リードライトバス
RZQ リファレンス抵抗
SA センスアンプ
SW ゲートスイッチ
SWD サブワードドライバ
TG トランスファ回路
TGT,TGB トランスファスイッチ
WAMP ライトアンプ
WL ワード線
YS,YSB,YST カラムスイッチ
ZQ キャリブレーション端子
Claims (13)
- 対応するロウアドレス及びカラムアドレスに応じて其々選択される複数のメモリセルを備えるメモリセルアレイと、
前記カラムアドレスを受け、第1プリデコード信号を出力するプリデコード回路と、
前記第1プリデコード信号を遅延させた第2プリデコード信号を出力する遅延回路と、
前記第1プリデコード信号に対応して複数のカラム選択線の一部をドライブする第1デコード回路と、
前記第2プリデコード信号に対応して前記複数のカラム選択線の一部をドライブする第2デコード回路と、を備え、
前記プリデコード回路、前記遅延回路及び前記第2デコード回路は前記メモリセルアレイの一辺側に配置され、前記第1デコード回路は前記メモリセルアレイの前記一辺側と対向する他の一辺側に配置されることを特徴とする半導体装置。 - 複数のデータ配線を介して前記メモリセルアレイに接続されたメインアンプと、
前記複数のカラム選択線によって制御され、前記メモリセルアレイと前記複数のデータ配線との接続を制御する複数のカラムスイッチと、をさらに備え、
前記メインアンプは、前記メモリセルアレイの前記一辺側及び前記他の一辺側のいずれか一方に配置されることを特徴とする請求項1に記載の半導体装置。 - 前記複数のカラム選択線及び前記複数のデータ配線は、いずれも前記メモリセルアレイ上に形成されており、
前記複数のデータ配線は、前記複数のカラム選択線が形成された配線層よりも上層の配線層に形成されていることを特徴とする請求項2に記載の半導体装置。 - 前記複数のデータ配線は、前記選択されたメモリセルから読み出されたデータをディファレンシャル形式で伝送し、
前記複数のカラム選択線は、前記第1及び第2のデコード回路から出力されるカラム選択信号をシングルエンド形式で伝送する、ことを特徴とする請求項3に記載の半導体装置。 - 前記第1プリデコード信号を前記プリデコード回路から前記第1デコード回路に伝送するプリデコード配線が前記メモリセルアレイ上に形成されていることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記複数のカラム選択線は、前記第2デコード回路によってドライブされることなく前記第1デコード回路によってドライブされる複数の第1カラム選択線と、前記第1デコード回路によってドライブされることなく前記第2デコード回路によってドライブされる複数の第2カラム選択線とを含むことを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記メモリセルアレイは、前記ロウアドレスによって選択される複数のメモリマットに分割されており、
前記複数のメモリマットは、前記複数の第1カラム選択線に割り当てられた複数の第1メモリマットと、前記複数の第2カラム選択線に割り当てられた複数の第2メモリマットと、前記複数の第1カラム選択線及び前記複数の第2カラム選択線の両方に割り当てられた第3メモリマットとを含むことを特徴とする請求項6に記載の半導体装置。 - 前記第3メモリマットは、前記複数の第1メモリマットと前記複数の第2メモリマットとの間に配置されていることを特徴とする請求項7に記載の半導体装置。
- 前記ロウアドレスを受けて前記複数のメモリマットを選択するロウデコーダをさらに備え、
前記ロウデコーダは、前記ロウアドレスが第1の値を示している場合には前記複数の第1メモリマットのいずれかを選択し、前記ロウアドレスが第2の値を示している場合には前記複数の第2メモリマットのいずれかを選択し、前記ロウアドレスが第3の値を示している場合には前記第3メモリマットを選択することを特徴とする請求項8に記載の半導体装置。 - 前記第1デコード回路は、前記ロウアドレスが前記第1又は第3の値を示している場合に活性化され、
前記第2デコード回路は、前記ロウアドレスが前記第2又は第3の値を示している場合に活性化される、ことを特徴とする請求項9に記載の半導体装置。 - 前記第1デコード回路は、前記ロウアドレスが前記第2の値であって、前記複数のメモリマットの両端部に位置するメモリマット指定する値である場合にも活性化されることを特徴とする請求項10に記載の半導体装置。
- 前記複数のカラム選択線は、いずれも前記第1及び第2デコード回路の両方によってドライブされることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記複数のカラム選択線は、いずれも一端が前記第1デコード回路の出力ノードに接続され、他端が前記第2デコード回路の出力ノードに接続されることを特徴とする請求項12に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014034428A JP2015158960A (ja) | 2014-02-25 | 2014-02-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014034428A JP2015158960A (ja) | 2014-02-25 | 2014-02-25 | 半導体装置 |
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JP2014034428A Pending JP2015158960A (ja) | 2014-02-25 | 2014-02-25 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109949841A (zh) * | 2017-12-21 | 2019-06-28 | 爱思开海力士有限公司 | 半导体装置 |
CN110168645A (zh) * | 2017-01-06 | 2019-08-23 | 美光科技公司 | 用于具有双共同数据i/o线的存储器装置的设备及方法 |
-
2014
- 2014-02-25 JP JP2014034428A patent/JP2015158960A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN110168645A (zh) * | 2017-01-06 | 2019-08-23 | 美光科技公司 | 用于具有双共同数据i/o线的存储器装置的设备及方法 |
CN109949841A (zh) * | 2017-12-21 | 2019-06-28 | 爱思开海力士有限公司 | 半导体装置 |
CN109949841B (zh) * | 2017-12-21 | 2023-02-03 | 爱思开海力士有限公司 | 半导体装置 |
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