JP2016062625A - 半導体装置 - Google Patents

Abstract

【課題】ワード線ドライバを構成するトランジスタの劣化を抑制する。【解決手段】ワード線ドライバ回路は、第１電源線ＶＰＰと第１ワード線ＭＷＬ８０との間にソース・ドレイン経路を有する第１トランジスタＰ０４と、第１ワード線ＭＷＬ８０と第１回路ノードＡ０３との間にソース・ドレイン経路を有する第２トランジスタＮ０４と、第１電源線ＶＰＰと第２回路ノードとの間にソース・ドレイン経路を有する第３トランジスタ５５と、第２回路ノードと第１回路ノードＡ０３との間にソース・ドレイン経路を有する第４トランジスタ５６と、第１回路ノードＡ０３と第２電源線ＶＳＳとの間にソース・ドレイン経路を有する第５トランジスタ５４を含む。配線ＲＦ３にハイレベルが供給される場合であっても、第１回路ノードＡ０３がＶＰＰ−Ｖｔにプリチャージされ、第２トランジスタＮ０４のホットキャリア劣化が回避される。【選択図】図６

Description

本発明は、半導体装置に関する。特に、ワード線を駆動するワードドライバを備える半導体装置に関する。

半導体メモリであるＤＲＡＭ（Dynamic Random Access Memory）は、複数のワード線と複数のビット線の交点に配置されたメモリセルを有する。半導体メモリは、所望のメモリセルにアクセスする際、アドレス情報に基づいてワード線及びビット線を選択する。半導体メモリは、ワードドライバを有する。ワードドライバは、入力されるアドレス情報に基づいて、ワード線を選択し、駆動する。

特許文献１は、ワード線がメインワード線及びサブワード線に分けられた階層構造を開示する。

特開２０１３−１１４７００号公報

上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

半導体メモリのメモリセルアレイは、一般的に、複数のメモリアレイを備える。各メモリアレイは、複数のメモリマットに分割されている。例えば、１つのメモリアレイに１６Ｋ（１６×１０２４）本のワード線ＷＬが含まれ、且つ、各メモリアレイが２４個のメモリマットを有する場合を考える。この場合、各メモリアレイは、６８８本のワード線ＷＬによりアクセスされる第１メモリマットを１６個と、６７２本のワード線ＷＬによりアクセスされる第２メモリマットを８個と、を有する構成となる。

特許文献１の図９は、４本分のメインワード線を駆動するドライバ回路を開示する。当該メインワードドライバは、４本のメインワード線ＭＷＬのうち１本のメインワード線ＭＷＬを選択し、駆動する。また、特許文献１の図９に開示されたメインワードドライバは、レイアウトサイズを縮小するために、１個のレベルシフタ１１８を、４個のドライバ（特許文献１の参照符号１１６＿０〜１１６＿３）にて共有する構成を有している。

６８８本のワード線において、８本のサブワード線ＳＷＬに１本のメインワード線ＭＷＬが割り当てられた場合に、当該メインワードドライバが、１本のワード線を選択し、駆動する場合を考える。この場合、８６本のメインワード線ＭＷＬを、特許文献１が開示する４本が一単位のメインワードドライバを用いて駆動しようとすると、８６は４の倍数ではないので、４本のメインワード線ＭＷＬを駆動するメインワードドライバと３本のメインワード線ＭＷＬを駆動するメインワードドライバが混在することになる。具体的には、４本のメインワード線ＭＷＬを駆動するメインワードドライバの２０個と、３本のメインワード線ＭＷＬを駆動するメインワードドライバの２個が混在する。

しかし、４本のメインワード線ＭＷＬを駆動するメインワードドライバと、３本のメインワード線ＭＷＬを駆動するメインワードドライバが混在する場合であっても、メモリセルへのアクセス制御が共通化されているため、３本のメインワードドライバに対し、本来存在しない４本目のメインワード線ＭＷＬを選択するような制御がなされる可能性がある。本来存在しないメインワード線ＭＷＬを選択する制御がなされると、現実に存在するメインワード線ＭＷＬを選択するためのトランジスタに不必要な再充電が発生し、当該トランジスタの劣化が進む可能性がある。

本発明の第１の視点によれば、第１ワード線を含む複数のワード線をドライブするドライバ回路を備え、前記ドライバ回路は、第１電源線と前記第１ワード線との間にソード・ドレイン経路を有する第１導電型の第１トランジスタと、前記第１ワード線と第１回路ノードとの間にソード・ドレイン経路を有する第２導電型の第２トランジスタと、前記第１電源線と第２回路ノードとの間にソード・ドレイン経路を有する前記第１導電型の第３トランジスタと、前記第２回路ノードと前記第１回路ノードとの間にソード・ドレイン経路を有する前記第２導電型の第４トランジスタと、前記第１回路ノードと第２電源線との間にソード・ドレイン経路を有する第５トランジスタを含み、前記第２回路ノードは、前記複数のワード線のいずれにも接続されないように構成する、半導体装置が提供される。

本発明の一視点によれば、ワード線を選択するためのドライバを構成するトランジスタの劣化を抑制することに寄与する半導体装置が、提供される。

第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。 メモリセルアレイの構成を説明するための図である。 第１メインワードドライバ群の構成の一例を示す図である。 第２メインワードドライバ群の構成の一例を示す図である。 第１メインワードドライバの回路構成の一例を示す図である。 第２メインワードドライバの回路構成の一例を示す図である。 第２メインワードドライバの動作の一例を示す波形図である。 第２メインワードドライバ４２の動作の一例を示す波形図である。 プロトタイプに係る第２メインワードドライバの回路構成の一例示す図である。 プロトタイプに係る第２メインワードドライバの動作の一例を示す波形図である。 サブワードドライバ回路の構成の一例を示す図である。 第２の実施形態に係る第１メインワードドライバ４１の回路構成の一例を示す図である。 第２の実施形態に係る第２メインワードドライバ４２の回路構成の一例を示す図である。

本願開示の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態における半導体装置は、第１ワード線を含む複数のワード線をドライブするドライバ回路（例えば、図６の第２メインワードドライバ４２）を備える。ドライバ回路は、第１電源線と第１ワード線との間にソード・ドレイン経路を有する第１導電型の第１トランジスタ（例えば、図６のＰチャネル型ＭＯＳトランジスタＰ０４）と、第１ワード線と第１回路ノードとの間にソード・ドレイン経路を有する第２導電型の第２トランジスタ（例えば、図６のＮチャネル型ＭＯＳトランジスタＮ０４）と、第１電源線と第２回路ノードとの間にソード・ドレイン経路を有する第１導電型の第３トランジスタ（例えば、図６のＰチャネル型ＭＯＳトランジスタ５５）と、第２回路ノードと第１回路ノードとの間にソード・ドレイン経路を有する第２導電型の第４トランジスタ（例えば、図６のＮチャネル型ＭＯＳトランジスタ５６）と、第１回路ノードと第２電源線との間にソード・ドレイン経路を有する第５トランジスタ（例えば、図６のＮチャネル型ＭＯＳトランジスタ５４）を含む。第２回路ノードは、複数のワード線のいずれにも接続されないように構成する。

上記一実施形態によれば、第１トランジスタと第２トランジスタを含んで第１ワード線を駆動するドライバ（例えば、図６のドライバ５３ａ）が構成される。ドライバ回路が複数のドライバを含んで構成され、本来存在しないはずの第２ワード線（例えば、図６にて不図示のメインワード線ＭＷＬ８３）が選択されるように制御されたとしても（図６に示す配線ＲＦ３にハイレベルが供給されたとしても）、第１回路ノードは、第３トランジスタと第４トランジスタにより、所定の電圧にプリチャージされる。その結果、第３トランジスタに再充電が発生することなく、第３トランジスタの劣化が防止できる。

［第１の実施形態］
第１の実施形態について、図面を用いて説明する。

なお、各実施形態の説明及び図面において、同一の構成要素には同一の符号を付し、重複する説明を省略する。

図１は、第１の実施形態に係る半導体装置１の全体構成の一例を示す図である。

図１に示される半導体装置１は、複数のメモリセルを含むメモリセルアレイを備える。半導体装置１のメモリセルアレイは、複数のメモリセルアレイ２ａ〜２ｈからなり、複数のブロック（例えば、ブロック０〜７の８ブロック構成）により構成される。メモリセルアレイ２ａ〜２ｈのそれぞれは、メモリセル、センスアンプ等を備える。なお、以降の説明において、メモリセルアレイ２ａ〜２ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ２」と表記する。また、他の構成要素においても同様の表記を行い、アルファベット、ハイフン「−」及びアンダーバー「＿」の前に表記された参照符号にて、当該構成要素を代表するものとする。

半導体装置１の構成を限定する趣旨ではないが、ブロック制御回路１５、カラムデコーダ２２、ロウデコーダ２３、メモリセルアレイ２、センスアンプ及びメインアンプ群２４は、８個のブロック０〜７に分割されて配置されているものとする。

半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、８ビットのデータ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブ信号であることを意味する。例えば、ＣＫ、／ＣＫは、互いに相補の信号である。

クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを受ける。クロック発生回路１１は、半導体装置１内部で必要とされる内部クロック信号を生成し、各部に供給する。

コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを受ける。これらのコマンド信号は、コマンドデコーダ１２に供給される。

コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。モードレジスタ１４は、半導体装置１の動作モードが設定される。

チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。チップ制御回路１３は、生成した各種制御信号を、ブロック制御回路１５、リードライトアンプ（ＲＷアンプ）１６、パラレルシリアル変換回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、ロウアドレスバッファ２０、バンクアドレスバッファ２１に供給する。

アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスと、を含む。アドレス信号ＡＤＤは、モードレジスタ１４に供給される。また、アドレス信号ＡＤＤのうち、カラムアドレスはカラムアドレスバッファ１９に、ロウアドレスはロウアドレスバッファ２０に、バンクアドレスはバンクアドレスバッファ２１に、それぞれ供給される。

カラムアドレスバッファ１９は、カラムアドレスをパラレルシリアル変換回路１７に出力する。また、カラムアドレスバッファ１９は、カラムアドレスをカラムデコーダ２２に出力する。カラムアドレスバッファ１９が出力するカラムアドレスは、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。

ロウアドレスバッファ２０は、ロウアドレスを出力する。ロウアドレスは、ロウデコーダ２３によりデコードされ、このデコードに応じて、いずれかのワード線が選択される。

バンクアドレスバッファ２１は、複数のバンクのうちのいずれかを特定するバンクアドレスを出力する。

ブロック制御回路１５は、バンクアドレスの中の予め定めたアドレスに応じてブロック０〜７を切り替える。ブロック制御回路１５は、リセット信号ＤＰとイネーブル信号ＥＮを生成し、出力する。これらの信号の詳細は後述する。

ビット線及びワード線により選択されたメモリセルにより読み出された信号電圧は、メモリセルアレイ２の内部に存在するセンスアンプ（図示せず）によりセンス増幅され、さらにメインアンプ群２４に含まれるメインアンプにより増幅された後にリードライトアンプ１６に出力される。

リードライトアンプ１６は、パラレルシリアル変換回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。パラレルシリアル変換回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

図２は、メモリセルアレイ２の構成を説明するための図である。

メモリセルアレイ２は、複数のメモリアレイ３を含む。メモリセルアレイ２は、２つのメモリアレイ３が対となって配置される構成を有する。例えば、図２を参照すると、メモリアレイ３ａ、３ｂが対となって配置される。メモリセルアレイ２は、対となる２つのメモリアレイ３により挟まれるように配置され、且つ、複数のメインワードドライバ（ＭＷＤ；Main Word Driver）を含んで構成されるメインワードドライバ列３１を有する。

各メモリアレイ３は、複数のメモリマットに分割されている。具体的には、各メモリアレイ３は、２４個のメモリマットを有する。また、各メモリアレイ３は、例えば、１６Ｋ（１６×１０２４）本のワード線ＷＬによりアクセスされる構成を有する。上述のように、各メモリアレイ３は２４個のメモリマットを含むため、各メモリアレイ３はＸ方向に２４分割される。

２４個のメモリマットの内訳は、６８８本のワード線ＷＬによりアクセスされる第１メモリマットが１６個と、６７２本のワード線ＷＬによりアクセスされる第２メモリマットが８個である。

半導体装置１は、ワード線ＷＬがメインワード線ＭＷＬとサブワード線ＳＷＬとに分割された階層構造を有する。具体的には、１本のメインワード線ＭＷＬは、８本のサブワード線ＳＷＬが割り当てられる。

半導体装置１は、６８８本のワード線ＷＬ（サブワード線ＳＷＬ）のアクセスに、８６本のメインワード線ＭＷＬを用いる。半導体装置１は、６７２本のワード線ＷＬ（サブワード線ＳＷＬ）のアクセスに、８４本のメインワード線ＭＷＬを用いる。

メインワードドライバ列３１は、第１メインワードドライバ群３２と、第２メインワードドライバ群３３と、を有する。第１メインワードドライバ群３２は、８６本のメインワード線ＭＷＬを駆動するためのメインワードドライバの集合である。第２メインワードドライバ群３３は、８４本のメインワード線ＭＷＬを駆動するためのメインワードドライバの集合である。

第１メインワードドライバ群３２は、２２個のメインワードドライバを有する。第１メインワードドライバ群３２が有するメインワードドライバの内訳は、４本のメインワード線ＭＷＬの駆動に対応するメインワードドライバを２０個と、３本のメインワード線ＭＷＬの駆動に対応するメインワードドライバを２個である。

第２メインワードドライバ群３３は、２１個のメインワードドライバを有する。第２メインワードドライバ群３３に含まれる２１個のメインワードドライバは、４本のメインワード線ＭＷＬの駆動に対応するメインワードドライバである。

ここで、メインワードドライバは、（ｉ）４本のメインワード線ＭＷＬを駆動する構成である回路と、（ｉｉ）３本のメインワード線ＭＷＬを駆動に構成である回路と、２種類ある。

図３は、第１メインワードドライバ群３２の構成の一例を示す図である。

第１メインワードドライバ群３２は、上記（ｉ）の４本駆動の回路と、上記（ｉｉ）の３本駆動の回路とが、混在して構成される。第１メインワードドライバ群３２は、２０個の第１メインワードドライバ４１−１〜４１−２０と、２個の第２メインワードドライバ４２−１、４２−２と、を有する。

第１メインワードドライバ４１は、４本のメインワード線ＭＷＬから１本を選択し、駆動する。

第２メインワードドライバ４２は、３本のメインワード線ＭＷＬから１本を選択し、駆動する。

第１メインワードドライバ４１及び第２メインワードドライバ４２は、それぞれリセット信号ＤＰとイネーブル信号ＥＮを入力する。リセット信号ＤＰは、ローアクティブ信号である。リセット信号ＤＰがローレベルに活性化されると、すべてのメインワード線ＭＷＬ０〜ＭＷＬ８５は非選択となる。

イネーブル信号ＥＮは、ローアクティブ信号である。イネーブル信号ＥＮが非活性（ハイレベル）の場合は、第１メインワードドライバ４１及び第２メインワードドライバ４２は、メインワード線ＭＷＬの選択ができない。

第１メインワードドライバ４１及び第２メインワードドライバ４２は、アドレス信号ＡＤＤの一部である７ビットのアドレスＡ３〜Ａ９のデコード結果を入力する。具体的には、ロウデコーダ２３は、アドレスＡ３〜Ａ９をデコードし、デコード結果に応じた信号を第１メインワードドライバ４１及び第２メインワードドライバ４２に供給する。アドレスＡ５〜Ａ９の５ビットは、メインワードドライバの選択に使用される。アドレスＡ３、Ａ４の２ビットは、各メインワードドライバが１本のメインワード線ＷＭＬを選択し、駆動するために使用される。

図４は、第２メインワードドライバ群３３の構成の一例を示す図である。

第２メインワードドライバ群３３は、上記（ｉ）の４本駆動の回路のみで構成される。

第２メインワードドライバ群３３は、２１個の第１メインワードドライバ４１−２１〜４１−４１を有する。図３に示す第１メインワードドライバ４１と図４に示す第１メインワードドライバ４１は相違する点が存在しないので、図４に示す第１メインワードドライバ４１の説明を省略する。なお、図３と図４において、メインワード線ＭＷＬに対し、同じ符号を付している。このことは、第１メインワードドライバ群３２と第２メインワードドライバ群３３が同じメインワード線ＷＭＬを駆動することを意味するのではない。メインワード線ＭＷＬの割り付けに関する理解を容易にするため、同じ符号を付しているに過ぎない。

図５は、第１メインワードドライバ４１の回路構成の一例を示す図である。

第１メインワードドライバ４１は、上記（ｉ）の４本駆動の回路である。第１メインワードドライバ４１は、プリデコーダ５１と、レベルシフタ５２と、ドライバ５３ａ〜５３ｄと、Ｎチャネル型ＭＯＳトランジスタ５４と、を有する。

プリデコーダ５１は、Ｐチャネル型ＭＯＳトランジスタＰ０１と、Ｎチャネル型ＭＯＳトランジスタＮ０１と、を有する。Ｐチャネル型ＭＯＳトランジスタＰ０１のソースは電源ＶＰＰに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＮ０１のソース又はドレインの一方に接続され、ゲートはリセット信号ＤＰを入力する。

Ｎチャネル型ＭＯＳトランジスタＮ０１のソース又はドレインの他方はイネーブル信号ＥＮを入力し、ゲートはアドレスＡ５〜Ａ９のデコード結果に応じた信号を入力する。例えば、図３を参照すると、ロウデコーダ２３がアドレスＡ５〜Ａ９をデコードした結果、第１メインワードドライバ４１−１を選択する必要がある場合には、ロウデコーダ２３は、第１メインワードドライバ４１−１のＮチャネル型ＭＯＳトランジスタＮ０１にハイレベルの信号を供給する。

レベルシフタ５２は、Ｐチャネル型ＭＯＳトランジスタＰ０２、Ｐ０３と、Ｎチャネル型ＭＯＳトランジスタＮ０２、Ｎ０３と、を有する。

Ｐチャネル型ＭＯＳトランジスタＰ０２のソースは電源ＶＰＰに接続され、ドレインはプリデコーダ５１の出力ノード（以下、ノードＡ０１と表記する）、Ｐチャネル型ＭＯＳトランジスタＰ０３のゲート、Ｎチャネル型ＭＯＳトランジスタＮ０３のゲートに共通接続される。

Ｐチャネル型ＭＯＳトランジスタＰ０３のソースは電源ＶＰＰに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＮ０２のドレインと接続される。

Ｎチャネル型ＭＯＳトランジスタＮ０２のソースは、電源ＶＳＳに接続されたＮチャネル型ＭＯＳトランジスタＮ０３のドレインに接続され、ゲートは電源ＶＰＰに接続される。

次に、ドライバ５３の構成について説明する。ドライバ５３ａ〜５３ｄは、その内部の接続先が異なるのみで、ドライバ５３ａ〜５３ｄの構成に相違点は存在しないため、ドライバ５３ａを代表して説明する。

ドライバ５３ａは、Ｐチャネル型ＭＯＳトランジスタＰ０４及びＰ０５と、Ｎチャネル型ＭＯＳトランジスタＮ０４と、を有する。

Ｐチャネル型ＭＯＳトランジスタＰ０４のソースは電源ＶＰＰに接続され、ドレインはメインワード線ＭＷＬ０に接続され、ゲートはレベルシフタ５２の出力ノード（以下、ノードＡ０２と表記する）に接続される。

Ｐチャネル型ＭＯＳトランジスタＰ０５のソースは電源ＶＰＰに接続され、ドレインはメインワード線ＭＷＬ０に接続され、ゲートは配線ＲＦ０に接続される。なお、配線ＲＦ０は、アドレスＡ３、Ａ４のデコード結果により選択される４本の配線のうちの１本であって、メインワード線ＭＷＬ０を選択するための配線である。

Ｎチャネル型ＭＯＳトランジスタＮ０４のゲートは配線ＲＦ０に接続され、ソース又はドレインの一方がメインワード線ＭＷＬ０に接続され、ソース又はドレインの他の一方がＮチャネル型ＭＯＳトランジスタ５４のドレインに接続される。

Ｎチャネル型ＭＯＳトランジスタ５４は、ソースが電源ＶＳＳに接続され、ゲートがノードＡ０２に接続される。

４つのドライバ５３ａ〜５３ｄは、Ｎチャネル型ＭＯＳトランジスタ５４、プリデコーダ５１及びレベルシフタ５２を共用する。

＜第１メインワードドライバ４１の動作＞
第１メインワードドライバ４１−１が、メインワード線ＭＷＬ０を選択し、駆動する場合を説明する。

リセット信号ＤＰがハイレベル、イネーブル信号ＥＮがローベルであるときに、アドレスＡ５〜Ａ９により第１メインワードドライバ４１−１が選択されると、Ｎチャネル型ＭＯＳトランジスタＮ０１はオンになる。その結果、ノードＡ０１の電位は、ローレベルになる。ノードＡ０１がローレベルとなることに応じて、Ｐチャネル型ＭＯＳトランジスタＰ０３はオンになる。その結果、ノードＡ０２は、電圧ＶＰＰとなる。

ノードＡ０２が電圧ＶＰＰとなると、Ｎチャネル型ＭＯＳトランジスタ５４がオンになる。Ｎチャネル型ＭＯＳトランジスタ５４がオンになることで、ドライバ５３ａ〜５３ｄとＮチャネル型ＭＯＳトランジスタ５４の接続ノード（以下、ノードＡ０３と表記する）は、電圧ＶＳＳになる。

配線ＲＦ０にハイレベルが供給されている状態で、ノードＡ０３が電圧ＶＳＳとなると、Ｎチャネル型ＭＯＳトランジスタＮ０４がオンし、メインワード線ＭＷＬ０はローレベルに駆動される。

なお、配線ＲＦ１〜ＲＦ３がローレベルであれば、対応するドライバ５３ｂ〜５３ｄのＮチャネル型ＭＯＳトランジスタＮ０４はオフであるので、対応するメインワード線ＭＷＬが駆動されることはない。

図６は、第２メインワードドライバ４２の回路構成の一例を示す図である。

第２メインワードドライバ４２は、上記（ｉｉ）の３本駆動の回路である。第２メインワードドライバ４２の基本的構成は、第１メインワードドライバ４１と同じである。ここでは、第２メインワードドライバ４２と第１メインワードドライバ４１の相違点を説明し、重複する内容に関しては説明を省略する。

第２メインワードドライバ４２は、３本のメインワード線ＭＷＬから１本のメインワード線ＭＷＬを選択し、駆動する回路である。第２メインワードドライバ４２は、４本目のメインワード線ＭＷＬを選択するための配線ＲＦ３を有している。

第２メインワードドライバ４２は、ドライバ５３ｄに替えて、Ｐチャネル型ＭＯＳトランジスタ５５とＮチャネル型ＭＯＳトランジスタ５６を有する。

Ｐチャネル型ＭＯＳトランジスタ５５のソースは電源ＶＰＰに接続され、ゲートはノードＡ０２に接続され、ドレインはＮチャネル型ＭＯＳトランジスタ５６のソース又はドレインの一方に接続される。

Ｎチャネル型ＭＯＳトランジスタ５６のソース又はドレインの他の一方は、Ｎチャネル型ＭＯＳトランジスタ５４のドレインに接続され、ゲートは配線ＲＦ３に接続される。

＜第２メインワードドライバ４２の動作＞
図７は、第２メインワードドライバ４２の動作の一例を示す波形図である。図７を参照しつつ、第２メインワードドライバ４２−１が、メインワード線ＭＷＬ８０を駆動し、その後再びメインワード線ＭＷＬ８０を駆動する場合の動作について説明する。

時刻Ｔ０１において、アクティブコマンドＡＣＴの発行に応じて、リセット信号ＤＰがハイレベル、イネーブル信号ＥＮがローレベルにそれぞれ制御される。第２メインワードドライバ４２−１が選択されるように、アドレスＡ５〜Ａ９が供給される。メインワード線ＭＷＬ８０が選択されるように、配線ＲＦ０にハイレベルが供給される。これらの信号等の制御によって、ノードＡ０２は電圧ＶＰＰとなる。

ノードＡ０２が電圧ＶＰＰとなることで、Ｎチャネル型ＭＯＳトランジスタ５４がオンし、ノードＡ０３の電位は電圧ＶＳＳになる。ノードＡ０３の電位が電圧ＶＳＳに設定され、配線ＲＦ０にハイレベルが供給されることで、ドライバ５３ａは、メインワード線ＭＷＬ８０をローレベルに駆動する。なお、その際、メインワード線ＭＷＬ８１及びＭＷＬ８２は、ハイインピーダンス（Ｈｉ）を維持する。

時刻Ｔ０２において、プリチャージコマンドＰＲＥの発行に応じて、リセット信号ＤＰがローレベル、イネーブル信号ＥＮがハイレベルにそれぞれ制御される。その結果、ノードＡ０２は電圧ＶＳＳとなる。ノードＡ０２が電圧ＶＳＳとなることで、Ｎチャネル型ＭＯＳトランジスタ５４はオフになる。ドライバ５３ａ〜５３ｃに含まれるＰチャネル型ＭＯＳトランジスタＰ０４のそれぞれは、オンとなり、メインワード線ＭＷＬ８０〜ＭＷＬ８２の電位は電圧ＶＰＰとなる。

時刻Ｔ０２のプリチャージコマンドＰＲＥの発行タイミングにて、配線ＲＦ０にハイレベルが供給されているので、ノードＡ０３の電位は電圧ＶＰＰ−Ｖｔ（但し、Ｖｔはトランジスタの閾値電圧）にプリチャージされる。

時刻Ｔ０３において、アクティブコマンドＡＣＴの発行に応じ、リセット信号ＤＰがハイレベル、イネーブル信号ＥＮがローレベルにそれぞれ制御される。その結果、ノードＡ０２は電圧ＶＰＰとなる。また、ノードＡ０２が電圧ＶＰＰに遷移することに応じて、Ｎチャネル型ＭＯＳトランジスタ５４はオンし、ノードＡ０３の電位はＶＰＰ−Ｖｔのレベルから電圧ＶＳＳのレベルに変化する。

時刻Ｔ０４における第２メインワードドライバ４２−１の動作は、時刻Ｔ０２時の動作と同じである。

図８は、第２メインワードドライバ４２の動作の一例を示す波形図である。

図８を参照しつつ、第２メインワードドライバ４２−１が、メインワード線ＭＷＬ８０を選択した後に、本来存在しないメインワード線ＭＷＬ８３を選択するように制御され、さらにその後、第２メインワードドライバ４２−１がメインワード線ＭＷＬ８０を選択する場合の動作を説明する。

時刻Ｔ１１において、アクティブコマンドＡＣＴの発行に応じて、リセット信号ＤＰがハイレベル、イネーブル信号ＥＮがローレベルにそれぞれ制御される。第２メインワードドライバ４２−１が選択されるように、アドレスＡ５〜Ａ９が供給される。メインワード線ＭＷＬ８３（図示せず）が選択されるように、配線ＲＦ３にハイレベルが供給される。これらの信号等の制御によって、ノードＡ０２は電圧ＶＰＰとなる。ノードＡ０２が電圧ＶＰＰとなることで、ノードＡ０３の電位は電圧ＶＳＳになる。

時刻Ｔ１２において、プリチャージコマンドＰＲＥの発行に応じて、リセット信号ＤＰがローレベル、イネーブル信号ＥＮがハイレベルにそれぞれ制御される。その結果、ノードＡ０２の電位は、電圧ＶＳＳとなる。ノードＡ０２の電位が電圧ＶＳＳとなることで、Ｎチャネル型ＭＯＳトランジスタ５４はオフになる。時刻Ｔ１２のプリチャージコマンドＰＲＥの発行タイミングにて、配線ＲＦ３にハイレベルが供給されているので、Ｐチャネル型ＭＯＳトランジスタ５５及びＮチャネル型ＭＯＳトランジスタＮ５６はオンし、ノードＡ０３の電位は電圧ＶＰＰ−Ｖｔにプリチャージされる。

時刻Ｔ１３において、リセット信号ＤＰがハイレベル、イネーブル信号ＥＮがローレベルにそれぞれ制御されることに応じて、ノードＡ０２の電位は電圧ＶＰＰとなる。また、ノードＡ０２が電圧ＶＰＰに遷移することに応じて、Ｎチャネル型ＭＯＳトランジスタ５４はオンし、ノードＡ０３の電位はＶＰＰ−Ｖｔのレベルから電圧ＶＳＳのレベルに変化する。ノードＡ０３の電位が電圧ＶＳＳに設定され、配線ＲＦ０にハイレベルが供給されることで、ドライバ５３ａは、メインワード線ＭＷＬ８０をローレベルに駆動する。

時刻Ｔ１４における第２メインワードドライバ４２−１の動作は、時刻Ｔ１２時の動作と同じである。

＜プロトタイプ＞
図９は、プロトタイプに係る第２メインワードドライバ４２ａの回路構成の一例示す図である。

図６に示す第２メインワードドライバ４２と図９に示す第２メインワードドライバ４２ａの相違点は、Ｐチャネル型ＭＯＳトランジスタ５５及びＮチャネル型ＭＯＳトランジスタ５６を有しない点である。

図１０は、プロトタイプに係る第２メインワードドライバ４２ａの動作の一例を示す波形図である。

図１０は図８に対応する波形図であって、第２メインワードドライバ４２ａが、メインワード線ＭＷＬ８０を選択した後に、本来存在しないメインワード線ＭＷＬ８３を選択するように制御され、さらにその後、第２メインワードドライバ４２ａがメインワード線ＭＷＬ８０を選択する場合の動作を示す。

時刻Ｔ２１において、ノードＡ０２の電位が電圧ＶＰＰに遷移すること応じて、ノードＡ０３の電位は電圧ＶＳＳとなる。

時刻Ｔ２２において、ノードＡ０２の電位が電圧ＶＳＳに遷移することに応じて、Ｎチャネル型ＭＯＳトランジスタ５４はオフする。その結果、ノードＡ０３の電位はフローティングとなる。

時刻Ｔ２２−１において、メインワード線ＭＷＬ８０を選択するように配線ＲＦ０にハイレベルが供給される。その際、ノードＡ０３はフローティング（又は電圧ＶＳＳ）の状態から電圧ＶＰＰ−Ｖｔに再充電される。即ち、時刻Ｔ２２−１のタイミングでは、ドライバ５３ａのＮチャネル型ＭＯＳトランジスタＮ０４のソースドレイン間に電圧ＶＰＰが印加された状態にて、ドライバ５３ａのＮチャネル型ＭＯＳトランジスタＮ０４のゲートにハイレベルが供給されることになる。このような再充電が繰り返されると、Ｎチャネル型ＭＯＳトランジスタＮ０４にＨＣ劣化現象（ホットキャリア劣化現象）が生じる可能性がある。

この点、第１の実施形態に係る第２メインワードドライバ４２では、図８の時刻Ｔ１２〜Ｔ１２−１に示すように、存在しないメインワード線ＭＷＬ８３を選択するように制御されたとしても、ノードＡ０３の電位は電圧ＶＰＰ−Ｖｔにプリチャージされるので、時刻Ｔ１２−１での再充電が生じない。従って、第１の実施形態に係る第２メインワードドライバ４２では、Ｎチャネル型ＭＯＳトランジスタＮ０４にＨＣ劣化現象が生じることもない。即ち、ワード線ＷＬを選択するためのドライバ５３を構成するトランジスタの劣化が抑制される。

図１１は、サブワードドライバ回路の構成を示す。サブワードドライバ回路は、図１１に示されるような、メインワードドライバ線、サブワード線、及びそれらに関連する回路で構成される。

図１１に示されるメインワードドライバ線ＭＷＤは、例えば、図５に示されるメインワード線ＭＷＬに対応する。例えば、メインワードドライバ線ＭＷＤ０は、図５のメインワード線ＭＷＬ０に対応する。サブワード線ＳＷＬは、図１に示されるメモリセルアレイ２ａ〜２ｈを構成するメモリセルに接続される。ＦＸＴは、外部供給アドレス信号から生成される信号で、ＦＸドライバから供給され、ワード線の階層化の際に利用されるアドレス信号である。ＦＸＢは、ＦＸＴの反転信号である。

Ｐチャネル型ＭＯＳトランジスタＰ０６とＮチャネル型ＭＯＳトランジスタＮ０５は、インバータを構成し、ＦＸＴ信号線と、ＶＫＫとの間に接続される。これらの各ゲートは、メインワード線に共通接続され、これらの各ドレインは、サブワード線に共通接続される。Ｎチャネル型ＭＯＳトランジスタＮ０６は、ＦＸＢをゲートに受け、サブワード線とＶＫＫとの間に接続される。

メインワードドライバ回路は、複数のサブワードドライバ回路に対して、１台備えられる。サブワードドライバ回路は、メモリセルに接続されるワード線１本に対して、１台備えられる。例えば、図２に示される６８８本のＷＬのそれぞれは、６８８台のサブワードドライバ回路のうちの対応する１台に接続される。図２に示される６７２本のＷＬのそれぞれは、６７２台のサブワードドライバ回路のうちの対応する１台に接続される。

＜第２の実施形態＞
図１２は、第２の実施形態に係る第１メインワードドライバ４１の回路構成の一例を示す図である。

第１メインワードドライバ４１は、上記（ｉ）の４本駆動の回路である。この図面では、４本駆動の回路が２セットあり、合計８本のメインワード線ＭＷＬを駆動する第１メインワードドライバが示される。

図５のＮチャネル型ＭＯＳトランジスタ５４に相当する個所は、アドレスＡ６〜Ａ９をデコードした結果、ハイレベルに設定される信号をゲートにて受けるＮチャネル型ＭＯＳトランジスタ５７と、アクティブコマンドＡＣＴに基づいて生成されるイネーブル信号ＥＮをゲートにて受けるＮチャネル型ＭＯＳトランジスタ５８と、が該当する。Ａ３５＜７：０＞は、アドレスＡ３〜Ａ５をデコードした信号である。アドレス信号Ａ３５＜７：０＞のそれぞれは、対応するメインワード線の駆動に利用される。例えば、Ａ３５＜０＞は、メインワード線ＭＷＬ＜０＞の駆動に利用される。Ａ６９＜７：０＞は、アドレスＡ６〜Ａ９をデコードした信号である。また、リセット信号ＤＰは、図１２に示すように、各メインワード線にそれぞれ設けられるＰチャネル型ＭＯＳトランジスタの各ゲートに入力される。これにより、当該複数のＰチャネル型ＭＯＳトランジスタは、リセット信号ＤＰにより、共通に制御される。リセット信号ＤＰは、プリチャージコマンドに応じて生成さる構成で良い。

図５のドライバ５３ａに相当する個所は、図１２の点線枠内に示すドライバ７０である。

図１３は、第２の実施形態に係る第２メインワードドライバ４２の回路構成の一例を示す図である。

第２メインワードドライバ４２は、上記（ｉｉ）の３本駆動の回路である。この図面では、３本駆動の回路が２セットあり、合計６本のメインワード線ＭＷＬを駆動する第２メインワードドライバが示される。

図６を参照すると、第２メインワードドライバ４２は、Ｐチャネル型ＭＯＳトランジスタ５５とＮチャネル型ＭＯＳトランジスタ５６からなるプルアップ回路８０を含む。この図６のプルアップ回路８０に対応する箇所は、メインワード線ＭＷＬを備えない個所であり、図１３の点線枠内に示されるプルアップ回路８１が該当する。

図６のＰチャネル型ＭＯＳトランジスタ５５及びＮチャネル型ＭＯＳトランジスタ５６に相当する個所は、プルアップ回路８１内のＰチャネル型ＭＯＳトランジスタ５９と、Ｎチャネル型ＭＯＳトランジスタ６０及び６１と、が該当する。

第２の実施形態によると、上記Ｐチャネル型ＭＯＳトランジスタ５９と、Ｎチャネル型ＭＯＳトランジスタ６０及び６１を備える事によって、上述したトランジスタの劣化現象（ホットキャリア劣化現象）が回避される。

なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１ 半導体装置
２、２ａ〜２ｈ メモリセルアレイ
３、３ａ、３ｂ メモリアレイ
１１ クロック発生回路
１２ コマンドデコーダ
１３ チップ制御回路
１４ モードレジスタ
１５ ブロック制御回路
１６ リードライトアンプ（ＲＷアンプ）
１７ パラレルシリアル変換回路
１８ データ入出力バッファ
１９ カラムアドレスバッファ
２０ ロウアドレスバッファ
２１ バンクアドレスバッファ
２２ カラムデコーダ
２３ ロウデコーダ
２４ メインアンプ群
３１ メインワードドライバ列
３２ 第１メインワードドライバ群
３３ 第２メインワードドライバ群
４１、４１−１〜４１−４１ 第１メインワードドライバ
４２、４２ａ、４２−１、４２−２ 第２メインワードドライバ
５１ プリデコーダ
５２ レベルシフタ
５３、５３ａ〜５３ｄ、７０ ドライバ
５４、５６、５７、５８、６０、６１ Ｎ０１〜Ｎ０６ Ｎチャネル型ＭＯＳトランジスタ
５５、５９、Ｐ０１〜Ｐ０６ Ｐチャネル型ＭＯＳトランジスタ
８０、８１ プルアップ回路
ＲＦ０〜ＲＦ３ 配線

Claims (9)

1. 第１ワード線を含む複数のワード線をドライブするドライバ回路を備え、
   前記ドライバ回路は、
   第１電源線と前記第１ワード線との間にソード・ドレイン経路を有する第１導電型の第１トランジスタと、
   前記第１ワード線と第１回路ノードとの間にソード・ドレイン経路を有する第２導電型の第２トランジスタと、
   前記第１電源線と第２回路ノードとの間にソード・ドレイン経路を有する前記第１導電型の第３トランジスタと、
   前記第２回路ノードと前記第１回路ノードとの間にソード・ドレイン経路を有する前記第２導電型の第４トランジスタと、
   前記第１回路ノードと第２電源線との間にソード・ドレイン経路を有する第５トランジスタを含み、
   前記第２回路ノードは、前記複数のワード線のいずれにも接続されないように構成する、半導体装置。
2. 前記第１トランジスタのゲート電極と、前記第３トランジスタのゲート電極とは、互いに接続される、請求項１に記載の半導体装置。
3. 前記第５トランジスタのゲート電極、前記第１トランジスタのゲート電極、及び前記第３トランジスタのゲート電極は、互いに接続される、請求項２に記載の半導体装置。
4. 前記第２及び第４トランジスタのゲート電極のそれぞれは、アクティブコマンドの供給に伴って供給されるアドレス情報に基づいて生成される信号が供給され、
   前記第１、第３及び第５トランジスタのゲート電極のそれぞれは、プリチャージコマンドの供給に応じて生成される信号が供給される、請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記ワード線は、メインワード線であり、前記ドライバ回路は、メインワードドライバである、請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１電源線と前記第１ワード線との間にソード・ドレイン経路を有する前記第２導電型の第６トランジスタをさらに含み、
   前記第２トランジスタと前記第６トランジスタのゲート電極が互いに接続される、請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記第２及び第６トランジスタのゲート電極は、前記アドレス情報に基づいて生成される信号であって同一の信号を伝達する第１配線に接続され、
   前記第４トランジスタのゲート電極は、前記第１配線とは異なる配線であって、前記アドレス情報に基づいて生成される信号を伝達する第２配線に接続される、請求項４乃至６のいずれか一項に記載の半導体装置。
8. 前記第１トランジスタ、前記第２トランジスタ及び前記第６トランジスタにより１組のドライバを形成し、
   前記ドライバ回路は、複数の前記ドライバからなる請求項６又は７に記載の半導体装置。
9. 前記ドライバ回路は、前記複数のドライバが前記第５トランジスタを共有する構成を有する請求項８の半導体装置。

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