CN111798897A - 用于控制半导体装置中的驱动信号的设备及方法 - Google Patents

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Abstract

本发明描述用于控制半导体装置中的驱动信号，特定来说，用于维持字驱动器信号的活动状态的设备及方法。字驱动器可包含于存储器装置中，所述存储器装置包含层次型结构化的主字线及子字线。所述子字线可由子字驱动器驱动，所述子字驱动器由主字驱动器及字驱动器激活。在例如刷新操作的操作期间，由字驱动器提供到子字驱动器的驱动信号可保持于活动状态，而由主字驱动器提供到所述子字驱动器的所述驱动信号在活动状态与不活动状态之间转变。在一些实例中，所述字驱动器可包含锁存器，其用于在刷新操作启动时锁存激活信号以维持所述驱动信号的状态。

Description

用于控制半导体装置中的驱动信号的设备及方法
技术领域
本发明涉及一种半导体存储器装置，特定来说，涉及一种用于维持字驱动器信号的活动状态的设备及方法。
背景技术
由DRAM(动态随机存取存储器)代表的半导体存储器装置包含具有安置在字线与位线之间的相交点处的存储器单元的存储器单元阵列。半导体存储器装置可包含层次型结构化的主字线及子字线。主字线是定位在上层次处的字线，且由行地址的第一部分选择。子字线是定位在下层次处的字线，且是基于对应主字线(MWL)及由行地址的第二部分选择的字驱动器线(FX)而选择。
包含于例如DRAM的半导体存储器装置中的存储器单元阵列可被划分成多个存储器垫以降低子字线及位线的布线电容。上文所描述的主字线以复数形式被指派到一个存储器垫，使得当使用行地址的第一部分选择主字线时，同时还确定要选择的存储器垫。
子字线的驱动过程由子字驱动器实行，且当子字线被驱动到活动电势时，存储器单元连接到对应位线。另一方面，在子字线被驱动到非活动电势的周期期间，存储器单元及位线保持于截止状态。在将子字线驱动到活动电势时，相对高的电压被提供到存储器垫的子字驱动器。与此对比，在将子字线驱动到非活动电势时，相对低的电压被提供到存储器垫的子字驱动器。
在刷新操作期间，在活动状态与不活动状态之间驱动主字线及字驱动器线以选择用于刷新存储器单元的子字线可消耗显著电流。减少刷新操作期间的电流汲取是合意的以降低刷新操作期间的总功耗。
发明内容
本发明的一些实施例提供一种设备，其包含：多个子字线；多个主字驱动器，其经配置以分别驱动多个主字线；字驱动器，其经配置以驱动第一线；多个驱动晶体管，其各自在源极节点或漏极节点中的一者处耦合到所述子字线中的对应一者、在栅极节点处耦合到所述多个主字线中的对应一者并共同地在所述源极节点或漏极节点中的另一者处耦合到所述第一线；及刷新控制电路，其经配置以通过按顺序改变所述多个主字线中的经激活主字线并在改变所述经激活主字线期间将所述第一线维持于活动状态而执行多次刷新。
本发明的一些实施例提供一种方法，其包含：激活刷新信号；当所述刷新信号活动时按顺序激活及取消激活多个主字线中的个别者；当所述刷新信号活动时激活第一字驱动器线并将所述第一字驱动器线维持于活动状态；及刷新耦合到所述第一字驱动器线的多个子字线中的个别者及所述多个主字线中的对应者，其中所述子字线在所述多个主字线中的所述对应者及所述第一字驱动器线活动时被刷新。
本发明的一些实施例提供一种设备，其包含：主字驱动器，其在被选择时经配置以激活主字信号；字驱动器，其在被选择时经配置以激活第一信号；及子字驱动器，其经配置以响应于所述主字信号及所述第一信号而激活子字信号。所述字驱动器在刷新操作期间经配置以将所述第一信号的电压电平维持于用于所述字驱动器保持被选择的多次刷新的预定电压。
本发明的一些实施例提供一种设备，其包含：多个存储器垫，其各自包含多个子字线；多个子字驱动器，其耦合到所述多个子字线中的相应者；多个主字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个主字驱动器中的每一者耦合到与所述多个存储器垫中的存储器垫相关联的所述多个子字驱动器；及多个字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个字驱动器中的每一者耦合到所述多个存储器垫中的每一者中的所述多个子字驱动器中的子字驱动器。所述多个字驱动器中的每一者经配置以向所述多个子字驱动器中的子字驱动器提供第一信号并响应于刷新信号转变到活动状态而锁存激活信号的状态，其中所述第一信号响应于所述激活信号的所述经锁存状态而在刷新操作的持续时间内保持活动状态。
本发明的一些实施例提供一种设备，其包含：多个存储器垫，其各自包含多个子字线；多个子字驱动器，其耦合到所述多个子字线中的相应者；多个主字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个主字驱动器中的每一者耦合到与所述多个存储器垫中的存储器垫相关联的所述多个子字驱动器；及多个字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个字驱动器中的每一者耦合到所述多个存储器垫中的每一者中的所述多个子字驱动器中的子字驱动器。所述多个字驱动器中的每一者经配置以：将第一信号及第二信号提供到所述多个子字驱动器中的子字驱动器，其中所述第一信号与第二信号互补；响应于刷新信号转变到活动状态而锁存激活信号的状态以在刷新操作的持续时间内将所述第一信号保持于活动低状态；及响应于所述激活信号而在所述刷新操作的所述持续时间内在第一活动状态到第二活动状态之间转变所述第二信号。
附图说明
图1是根据本发明的实施例的半导体装置的框图。
图2是根据本发明的实施例的半导体装置的布局的图解。
图3是根据本发明的实施例的半导体装置的存储器单元阵列的库的配置的图解。
图4是根据本发明的实施例的存储器单元阵列的库的部分的示意图。
图5是根据本发明的实施例的字驱动器的电路图。
图6是根据本发明的实施例的驱动器电路的操作期间的各种信号的时序图。
图7是根据本发明的实施例的字驱动器的电路图。
图8是根据本发明的实施例的驱动器电路的操作期间的各种信号的时序图。
具体实施方式
下文陈述特定细节以提供对本发明的各种实施例的实例的充分理解。然而，所属领域的技术人员应清楚，可无需这些特定细节来实践本文中所描述的实例。此外，本文中所描述的本发明的特定实例不应被认作将本发明的范围限制到这些特定实例。在其它例子中，尚未详细地展示众所周知的电路、控制信号、时序协议及软件操作，以便避免不必要地使本发明的实施例模糊。另外，例如“耦合(couples/coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。
半导体存储器装置可包含层次型结构化的主字线及子字线。主字线是定位在上层次处的字线，且由行地址的第一部分选择。子字线是定位在下层次处的字线，且是基于对应主字线(MWL)及由行地址的第二部分选择的字驱动器线(FX)而选择。MWL可由主字驱动器(MWD)驱动，且字驱动器线FX可由字驱动器(FXD)驱动。MWL及FX两者都必须被驱动到活动状态以选择存储器装置中的所要子字线。因此，在例如刷新操作的某些操作期间，MWL或FX中的一者可保持于活动状态以降低一些应用中的存储器装置的电流消耗。换句话说，MWL或FX的驱动信号可在刷新操作期间维持活动状态。
图1是根据本发明的实施例的半导体装置10的框图。在本发明的一些实施例中，半导体装置10可为动态随机存取存储器(DRAM)。半导体装置10包含存储器单元阵列11。存储器单元阵列11包含彼此相交的多个子字线SWL及多个位线BL，其中存储器单元MC安置在相交点处。SWL可由子字驱动器SWD驱动。为了清楚起见，在图1中仅展示了一个SWL、SWD、BL及MC。多个主字线MWL及字驱动器线FX耦合于行解码器电路12与SWD之间。主字线MWL及字驱动器线FX的选择由行解码器电路12实行，且位线BL的选择由列解码器电路13实行。感测放大器18耦合到对应位线BL并耦合到本地I/O线对LIOT/B。本地IO线对LIOT/B经由用作到读取/写入放大器及缓冲器15的开关的转移栅极TG 19耦合到主IO线对MIOT/B。
转到包含于半导体装置10中的多个外部端子的解释，所述多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24，及电力供应端子25及26。
地址端子21被供应有地址信号ADD。地址信号ADD被供应到地址端子21，并经由命令/地址输入电路31传送到地址解码器电路32。地址解码器电路32接收地址信号ADD，且将经解码行地址信号XADD供应到行解码器电路12并将经解码列地址信号YADD供应到列解码器电路13。
命令端子22被供应有命令信号COM。命令信号COM可包含一或多个单独信号。输入到命令端子21的命令信号COM经由命令/地址输入电路31被输入到命令解码器电路34。命令解码器电路34对命令信号COM解码以提供各种内部命令信号。举例来说，内部命令可包含用于选择字线的行命令信号，及用于选择位线的列命令信号，例如读取命令或写入命令。
当行激活命令被发布且行地址被及时地供应有激活命令并且列地址被及时地供应有读取命令时，读取数据从存储器单元阵列11中的由这些行地址及列地址指定的存储器单元MC被读取。更具体地说，行解码器电路12选择主字线MWL、字驱动器线FX及由XADD所指示的行地址RA指示的子字线SWL，使得相关联的存储器单元MC随后连接到位线BL。读取数据DQ经由读取/写入放大器15及输入/输出电路17从数据端子24在外部被输出。类似地，当行激活命令被发布且行地址被及时地供应有激活命令并且列地址被及时地供应有写入命令时，输入/输出电路17可在数据端子24处接收写入数据DQ。写入数据DQ经由输入/输出电路17及读取/写入放大器15被供应到存储器单元阵列11，并被写入于由行地址及列地址指定的存储器单元MC中。
装置10可包含用于实行刷新操作的刷新控制电路16。在刷新操作期间，可刷新与一或多个字线相关联的存储器单元。字线的刷新可被称为刷新，且刷新操作可包含多次刷新。刷新操作可为自动刷新操作及/或其它刷新操作。在一些实施例中，刷新命令可在外部被发布到装置10并被提供到命令解码器电路34，命令解码器电路34将所述命令提供到刷新控制电路16及行解码器电路12。在一些实施例中，刷新命令可由装置10的组件周期性地提供(例如由刷新控制电路16或命令解码器电路34在内部提供)。刷新控制电路16可将刷新地址R_ADD提供到行解码器电路12，刷新地址R_ADD可指示用于执行刷新操作的行地址。如将更详细地所描述，由刷新地址R_ADD指示的字线(例如子字线)可在刷新操作期间跨多个存储器垫及/或存储器库被刷新。
时钟端子23分别被供应有外部时钟信号CK及/CK。这些外部时钟信号CK及/CK彼此互补并被供应到时钟输入电路35。时钟输入电路35接收外部时钟信号CK及/CK并提供内部时钟信号ICLK。内部时钟信号ICLK被供应到内部时钟发生器36，且因此相控内部时钟信号LCLK基于接收到的内部时钟信号ICLK及来自命令/地址输入电路31的时钟启用信号CKE被提供。DLL电路可用作内部时钟发生器36，但并不限于此情况。相控内部时钟信号LCLK被供应到输入/输出电路17并用作用于确定读取数据DQ的输出时序的时序信号。
电力供应端子25被供应有电力供应电压VDD1、VDD2及VSS。这些电力供应电压VDD1、VDD2及VSS被供应到内部电压发生器电路39。内部电压发生器电路39提供各种内部电压VPP、VOD、VARY、VPERI、VEQ、VCCP、VDRV及VKK。
内部电势VCCP、VDRV及VKK(其可有时用作非活动电势Gnd)是将主要用于行解码器电路12中的电势。尽管稍后将给出其详细描述，但行解码器电路12将基于地址信号ADD选择的主字线MWL及子字线SWL驱动到对应于高电势(例如3.1V)的VCCP电平，使得存储器单元MC的单元晶体管接通。
内部电势VARY及VEQ是将由感测放大器18、转移栅极19及/或读取/写入放大器15使用的电势。当感测放大器18被激活时，通过将成对的位线中的一者驱动到VARY电平并将另一者驱动到VSS电平而将所读出的读取数据放大。内部电势VPERI用作用于例如命令/地址输入电路31的大多数外围电路的电力供应电势。通过将相比于外部电势VDD具有较低电势的内部电势VPERI用作这些外围电路的电力供应电势，也许有可能降低半导体装置10的功耗。
电力供应端子26被供应有电力供应电压VDDQ及VSSQ。这些电力供应电压VDDQ及VSSQ被供应到输入/输出电路17。电力供应电压VDDQ及VSSQ可分别为与被供应到电力供应端子25的电力供应电压VDD2及VSS相同的电压。然而，专用电力供应电压VDDQ及VSSQ可用于输入/输出电路17，使得由输入/输出电路17生成的电力供应噪声不会传播到装置10的其它电路块。
图2是根据本发明的实施例的半导体装置的存储器单元阵列的实例布局的图解。在本发明的一些实施例中，存储器单元阵列可包含于半导体装置10(图1)的存储器单元阵列11中。
图2中所展示的实例的存储器单元阵列200被划分成十六个库BK0到BK15。行解码器电路(例如图1的行解码器电路12；图2中未展示)可安置于邻近库之间及/或安置于外围电路区域PE中。在另一外围电路区域PE上，可安置各种外围电路及外部端子(图2中未展示)。
图3是根据本发明的实施例的存储器单元阵列的库300的实例配置的图解。在本发明的一些实施例中，图2的库BK0到BK15可各自包含图3的库300的配置。
如图3中所展示，库300包含多个存储器垫区域MAT0到3。在图3中所展示的实例中，库300具有四个存储器垫区域，但在其它实例中，库300可包含更多或更少的存储器垫区域。如由存储器垫区域MAT1中的虚线所指示，每一存储器垫区域可被划分成多个子区域SUBMAT1-0到3。虽然图3中所展示的实例包含四个子区域，但在其它实例中，存储器垫区域MAT0到3可包含更多或更少的子区域。每一子区域SUBMAT1-0到3可包含在Y方向上对准的多个存储器垫(例如64个)。为了清楚起见，图3中未展示个别存储器垫。图3中未展示以下情况：子字驱动器行SWDA可在每一存储器垫的X方向上的两个侧上，且感测放大器行SAA可在每一存储器垫的Y方向上的两个侧上。在一些实施例中，每一子区域SUBMAT1-0到3的存储器垫可被提供到对应IO(例如DQ衬垫)。
子字驱动器操作由例如图1的行解码器电路12的行解码器电路(图3中未展示)控制。当行地址RA被输入到行解码器时，行解码器通过激活由行地址RA指示的适当主字驱动器(MWD)及适当字驱动器(FXD)选择子字线。在图3中所展示的实例中，针对主字驱动器MWD展示了一个块，然而，主字驱动器MWD块可包含多个主字驱动器MWD。类似地，针对字驱动器FXD展示了两个块，但每一字驱动器FXD块可包含多个字驱动器FXD。举例来说，如果每一存储器垫区域MAT包含四个子区域且每一子区域包含64个存储器垫，那么主字驱动器MWD块可包含128个MWD，其各自经配置以激活对应主字线(MWL)。继续此实例，每一字驱动器FXD块可包含八个字驱动器FXD，其各自经配置以激活对应字驱动器线(FX)。在图3中所展示的实例中，行地址RA的位3到15对主字线MWL编码，且行地址RA的位0到2对字驱动器线FX编码。然而，可使用其它编码方案。
图4是根据本发明的实施例的库400的部分的示意图。在本发明的一些实施例中，图4中所展示的库400的部分可包含于图3的库300、图2的存储器单元阵列200及/或图1的存储器阵列11中。
子字线邻近彼此，并由不同子字驱动器行上的子字驱动器SWD0到7驱动。对应主字信号(未展示)、驱动信号FX及非活动电势VKK/Gnd(未展示)被提供到子字驱动器SWD0到7。主字信号及驱动信号FX是可由与行解码器12包含在一起的主字驱动器MWD0到N及字驱动器FXD 404基于参考图3所描述的行地址RA提供的信号。主字信号经由主字线(图4中未展示)被提供到子字驱动器SWD0到7，且驱动信号FX经由字驱动器线402被提供到子字驱动器SWD0到7。
主字线MWL可延伸经过相应存储器垫(例如图3中的SUBMAT1-0中的存储器垫)的阵列区域，以将主字信号提供到存储器垫的子字驱动器行SWD0到7以激活存储器垫的子字驱动器SWD0到7。即，当主字驱动器MWD被激活时，其可将活动主字信号提供到垫的全部子字驱动器SWD0到7。如下文将描述，驱动信号FX包含互补信号FXT及FXF。字驱动器FXD 404的每一字驱动器线402将驱动信号FX提供到每一垫中的至少一个子字驱动器SWD。在图4中所展示的实例中，字驱动器FXD 404包含偶数字驱动器406及奇数字驱动器408。偶数字驱动器406将相应驱动信号提供到每一存储器垫的偶数编号的子字驱动器SWD0、SWD2、SWD4及SWD6，且奇数字驱动器408将相应驱动信号提供到每一存储器垫的奇数编号的子字驱动器SWD1、SWD3、SWD5及SWD7。然而，在其它实例中可使用其它布置。在图4中所展示的实例中，字驱动器FXD的每一线可耦合到每一存储器垫中的对应子字驱动器SWD0到7。举例来说，FX线5可耦合到每一存储器垫的子字驱动器SWD5。
在图4中所展示的实例操作中，行地址RA已指示MWD1应被激活且与字驱动器线FX5相关联的奇数字驱动器FXD 408应被激活。如由阴影区域412所展示，与未激活的主字驱动器MWD0、MWDn相关联的子字线410保持不活动，即使是与字驱动器线FX 5相关联的子字线也如此。然而，由与经激活MWD1及FX 5相关联的子字驱动器SWD5 416驱动的子字线414被激活。因此，与MWD1相关联的所选择的存储器垫MAT的所选择的子字线SWL由对应经激活子字驱动器SWD5驱动到活动电势。在一些实例中，所选择的存储器垫MAT的其它子字驱动器SWD将相应未选择的子字线SWL驱动到非活动电势以保持不活动。未选择的存储器垫MAT(例如与MWD0及MWDn相关联的存储器垫)的子字驱动器SWD保持被取消激活，且在一些实例中，不向未选择的存储器垫MAT的子字线SWL提供电压。即，为了被激活，子字线SWL必须与耦合到经激活字驱动器FXD及经激活主字驱动器MWD的子字驱动器SWD相关联。
在刷新操作期间，到主字驱动器MWD及字驱动器FXD的激活信号可随着不同子字线SWL被刷线而在活动状态与不活动状态(例如低与高)之间切换。因此，由主字驱动器MWD及字驱动器FXD提供的信号也可在活动状态与不活动状态之间交替地驱动。在活动状态与不活动状态之间驱动MWD及FXD两者可增加电流汲取及功耗。然而，如所提及，MWD及FXD两者都需要被激活以便激活所要SWL。因此，在刷新操作期间的SWL刷新期间，MWD及FXD中的一者可保持于活动状态，而MWD及FXD中的另一者在活动状态与不活动状态之间驱动。减少在刷新期间在活动状态与不活动状态之间驱动的信号的数目可减小电流及功耗。在一些应用中，将字驱动器FXD保持于活动状态可提供较大电力节省，这是因为如先前所提及，每一字驱动器将两个互补驱动信号FXT及FXF提供到每一子字驱动器SWD。
如本文中所描述，用于在刷新操作的多次刷新期间将驱动信号FXT及FXF维持于活动状态的技术可包含将指示字驱动器FXD的行地址的位(例如图3及4中所展示的RA0到2)指派到最高有效位，并将指示主字驱动器MWD的行地址位(例如图3及4中所展示的RA3到9、10到12)指派到较低有效位。在刷新操作期间，刷新控制电路(例如图1中所展示的刷新控制电路16)可控制行地址。举例来说，刷新控制电路可针对在刷新操作期间执行的每一刷新通过行地址进行递增，以选择性地激活及取消激活主字驱动器MWD及字驱动器FXD。使用此地址方案，驱动信号FXT及FXF可保持活动，而由主字驱动器MWD提供的主字信号可响应于刷新控制电路通过地址信号的较低有效位进行递增而在活动状态与不活动状态之间转变。
图5是根据本发明的实施例的字驱动器FXD 500的电路图。在一些实施例中，FXD500可包含于图3中所展示的字驱动器FXD及/或图4中所展示的字驱动器404中。FXD500可包含于例如图1中的行解码器12的行解码器中。在一些实施例中，FXD 500可包含于例如图3中所展示的存储器阵列300的存储器阵列的外围区域中。针对上下文，还展示了与FXD500相关联的子字驱动器SWD 502。在一些实施例中，SWD 502可用于实施图4中所展示的子字驱动器SWD0到7。
在解释FXD 500的细节之前，将描述SWD 502。在图5中所展示的实施例中，SWD502包含P沟道型MOS晶体管P1，及N沟道型MOS晶体管N1及N2。晶体管P1及N1分别在节点505及507处彼此串联连接，且主字信号MWS分别被输入到其栅极电极(例如栅极节点)503及509。驱动信号FXT被供应到晶体管P1的节点501(例如漏极或源极)，且非活动电势Gnd被供应到晶体管N1的节点541(例如漏极或源极)。虽然本文中的实例将非活动电势描述为Gnd，但也可使用其它电势(例如VKK)。晶体管P1及N1的节点(例如漏极或源极)连接到子字线SWL。驱动信号FXF被供应到晶体管N2的栅极电极513，其中其节点511(例如漏极或源极)连接到子字线SWL，且非活动电势Gnd被供应到其节点515(例如漏极或源极)。如先前所描述，主字信号MWS由主字驱动器MWD提供且驱动信号FX及FXF由FXD 500提供。
主字信号MWS是在被选择时变成低电平的信号，且驱动信号FXT及FXF是在被选择时分别变成高电平(例如VCCP电平)及低电平(例如VSS电平)的信号。驱动信号FXT及FXF是互补信号。当主字信号MWS及驱动信号FXT及FXF被激活(例如MWS及FXF为低且FXT为高)时，晶体管N1及N2不被激活，但晶体管P1被激活以提供FXT信号，且对应子字线SWL被驱动到VCCP电平，其是活动电势。与此对比，当主字信号MWS处于不活动状态且驱动信号FXT及FXF中的任一者也处于失活状态时，对应子字线SWL被驱动到Gnd电平，其是非活动电势。虽然将FXD 500展示为将驱动信号FXT及FXF提供到一个子字线驱动器SWD 502，但FXD可将驱动信号提供到多个子字驱动器，例如如参考图3及4所描述。
返回到FX驱动器(例如FXD 500)，可提供各种控制信号以控制FXD 500的操作。在图5中所展示的实例中，FXD 500接收地址信号ADD、激活信号ACT及刷新信号REF。
地址信号ADD可由例如图1中所展示的地址解码器电路32的地址解码器电路或例如图1中所展示的刷新控制电路16的刷新控制电路提供。如图3及4中所指出，行地址位RA0到2可用于指示八个FX驱动器(例如FX0到7)中的一者。在一些实例中，FXD500可为八个FX驱动器中的一者。在一些实施例中，RA0到2可为行地址的最高有效位(MSB)。因此，在计数器通过顺序行地址进行转变的某些操作(例如刷新操作)期间，随着计数通过地址位RA3到9、10到12，由RA0到2指示的FX驱动器保持被选择(例如地址信号ADD保持于活动状态)。在已计数通过地址位RA3到9、10到12之后，地址位RA0到2可被递增且地址信号ADD可转变到不活动状态以取消选择当前FX驱动器，且可选择不同FX驱动器。
激活信号ACT及刷新信号REF可由例如图1中所展示的命令解码器电路34的命令解码器电路提供。激活信号ACT及刷新信号REF可被提供到锁存器504。锁存器504可经配置以在刷新操作启动时锁存激活信号ACT的状态(例如如由活动刷新信号REF所指示)，并在刷新操作期间提供经锁存激活信号的状态。刷新信号REF由反相器512反相及提供到锁存器504。锁存器504可在刷新信号REF转变到活动状态时锁存激活信号ACT的状态。经锁存激活信号LACT及地址信号ADD可被提供到电平移位器506以将信号的电压提升到VCCP。在一些实例中，ADD及LACT可在电平移位器之前处于1.2V并以3.1V从电平移位器输出。ADD及LACT可作为输入被提供到输出驱动信号FXF的NAND门508。FXF保持于不活动状态，除非ADD及LACT两者都为高。
FXD 500可包含分别在节点521及523处串联耦合的两个P沟道晶体管P2及P3，其中P3在节点527处与节点529处的N沟道晶体管N3进一步串联耦合。晶体管P2的节点517可耦合到VCCP。FXF被提供到P3的栅极525及N3的栅极531，且晶体管P3及N3的相应节点527及529耦合到提供驱动信号FXT的字驱动器线。FX驱动器500可进一步包含与晶体管N3并联耦合的N沟道晶体管N4。晶体管N3及N4的相应节点533及539可耦合到非活动电势Gnd。晶体管P2的栅极519及N4的栅极537可从反相器510接收经反相LACT信号。
FXD 500可操作使得驱动信号FXT被驱动到非活动电势Gnd到不活动状态，除非ADD及LACT两者都为高。即，低FXF信号(例如响应于活动高ADD及LACT信号)激活晶体管P3并取消激活N3，且经反相LACT信号激活晶体管P2并取消激活晶体管N4，使得FXT被驱动到VCCP。因此，如果ADD为低(例如FXD 500不再由地址RA0到2指示)，那么FXF及FXT将不活动，而不管LACT或REF的状态。
在刷新操作期间，针对存储器垫的子字线的多次刷新，激活信号ACT可在活动状态与不活动状态(例如低与高)之间切换。然而，因为锁存器504保持激活信号ACT的先前状态，所以在刷新操作的持续时间内FXF保持为低且FXT保持为高。因此，由SWD502将子字线SWL驱动到活动状态或不活动状态是基于主字线信号MWS。
图6是根据本发明的实施例的驱动器电路的刷新操作期间的各种信号的时序图600。在本发明的一些实施例中，图5的驱动器电路可根据时序图600的实例操作进行操作。将参考图5的驱动器电路描述时序图600。
大约在时间T0，刷新命令可由包含图5的驱动器电路的装置接收，所述装置是例如图1中所展示的半导体装置10。大约在时间T1，激活信号ACT可转变到指示存储器的活动操作的活动(例如高)状态。响应于刷新命令，在T2或大约在T2，刷新信号REF转变到活动(例如高)状态。到活动刷新信号REF的转变促使锁存器504锁存活动激活信号ACT并提供高逻辑电平输出。因此，LACT信号转变到高逻辑电平以激活晶体管P2且不激活晶体管N4。对于提供了高逻辑电平地址信号ADD的那些驱动器电路，高逻辑电平LACT信号还促使NAND门508提供活动驱动信号FXF(例如活动低逻辑电平)。活动FXF信号激活晶体管P3且不激活晶体管N3。经激活晶体管P2及P3将驱动信号FXT驱动到VCCP。在图6中大约在时间T2展示驱动信号FXT到VCCP的转变及FXF信号到活动电平的转变。大约在时间T3，随着刷新操作进展到刷新不同子字线，激活信号ACT转变到不活动(例如低)状态。然而，因为字驱动器FXD 500在刷新操作启动时在时间T2锁存了激活信号ACT的状态，所以FXT及FXF在刷新操作的持续时间内维持其状态。大约在时间T4，当刷新信号在刷新操作完成时转变到不活动(例如低)状态时，不活动激活信号ACT穿过锁存器且被提供为低逻辑电平LACT信号。低逻辑电平LACT信号取消激活晶体管P2并激活晶体管N4。低逻辑电平LACT信号还促使NAND门508提供不活动驱动信号FXF，其取消激活晶体管P3并激活晶体管N3。经取消激活晶体管P2及P3停止将VCCP提供到驱动信号线，且经激活晶体管N3及N4为驱动信号线提供导电路径以放电到非活动电势Gnd。在图6中在时间T4展示驱动信号线上的FXF信号及FXT信号的转变。
尽管未展示，但提供到驱动器电路(例如FXD 500)的地址信号ADD在图6中所说明的刷新操作期间保持于活动状态。如先前所提及，RA0到2可为行地址的最高有效位(MSB)。在刷新操作期间，随着计数通过地址位RA3到9、10到12，计数器通过顺序行地址进行转变，以对与不同主字线驱动器相关联的子字线执行刷新。在此时间期间，主字线信号MWS(图6中未展示)可响应于地址位RA3到9、10到12及/或激活信号ACT在活动状态与不活动状态之间的转变而在活动状态与不活动状态之间转变。与此对比，如图6中所展示，由RA0到2指示的FX驱动器在刷新操作的多次刷新期间保持被选择(例如地址信号ADD保持于活动状态)。如果地址信号ADD在刷新操作期间变得不活动(例如不同字驱动器经选择以刷新子字线)，那么FXT及FXF两者都会被驱动到其不活动状态(例如FXT会转低且FXF会转高)，即使REF及ACT为高也如此。
此外，在非刷新操作(例如读取、写入)期间，随着ACT在活动状态与不活动状态之间转变，FXT及FXF可在活动状态与不活动状态之间转变，这是因为锁存器在非刷新操作期间不会保持ACT信号的状态。
图5中所展示的字驱动器FXD 500的实施例可在刷新操作期间提供存储器装置中的电流及电力节省，这是因为FXT无需随着在刷新操作期间刷新不同子字线时激活信号ACT的每次转变而在高电势(例如VCCP)与低电势(例如Gnd、VKK)之间驱动。然而，在一些应用中，在刷新操作期间将FXT维持于高状态(例如高电势、VCCP)可促使降级到一或多个P沟道晶体管。举例来说，FXT被提供到子字驱动器中的P沟道晶体管P1。当与SWD相关联的主字驱动器未被选择时，晶体管P1的一个节点经由FXT耦合到高电势(例如3.1V)，且另一节点耦合到非活动电势Gnd。晶体管P1的节点之间的此电压差可促使P沟道晶体管降级。因此，在一些应用中，用较低电势将FXT维持于活动状态可为合意的。
图7是根据本发明的实施例的字驱动器FXD 700的电路图。在一些实施例中，FXD700可包含于图3中所展示的字驱动器FXD及/或图4中所展示的字驱动器404中。FXD700可包含于例如图1中的行解码器12的行解码器中。在一些实施例中，FXD 700可包含于例如图3中所展示的存储器阵列300的存储器阵列的外围区域中。针对上下文，还展示了与FXD700相关联的子字驱动器SWD 702。在一些实施例中，SWD 702可用于实施图4中所展示的子字驱动器SWD0到7。
可提供各种控制信号以控制FXD 700的操作。在图7中所展示的实例中，FXD 700接收地址信号ADD、激活信号ACT及刷新信号REF。地址信号ADD可由例如图1中所展示的地址解码器电路32的地址解码器电路或例如图1中所展示的刷新控制电路16的刷新控制电路提供。激活信号ACT及刷新信号REF可由例如图1中所展示的命令解码器电路34的命令解码器电路提供。激活信号ACT及刷新信号REF可被提供到锁存器704。锁存器704可经配置以在刷新操作启动时锁存激活信号ACT的状态(例如如由活动刷新信号REF所指示)，并在刷新操作期间提供经锁存激活信号的状态。刷新信号REF从反相器712反相及提供到锁存器704。锁存器704可在刷新信号REF转变到活动状态时锁存激活信号ACT的状态。经锁存激活信号LACT及地址信号ADD可被提供到电平移位器706以将信号的电压提升到VCCP。在一些实例中，ADD及LACT可在电平移位器之前处于1.2V并以3.1V从电平移位器输出。ADD及LACT可作为输入被提供到输出驱动信号FXF的NAND门708。在操作中，FXF保持不活动(例如高)，除非ADD及LACT两者都为高。
FXD 700可包含分别在节点721及723处串联耦合的两个P沟道晶体管P2及P3，其中P3分别在节点727及729处与N沟道晶体管N3进一步串联耦合。晶体管P2的节点717(例如漏极或源极)可耦合到VCCP。驱动信号FXF被提供到P3的栅极725及N3的栅极731，且晶体管P3及N3的相应节点727及729(例如漏极或源极)耦合到提供驱动信号FXT的字驱动器线。晶体管N3的节点733(例如漏极或源极)可耦合到非活动电势Gnd。FXD 700可进一步包含分别在节点735及729处与晶体管N3并联耦合并分别在节点739及741处与P沟道晶体管P4串联耦合的N沟道晶体管N4。FXD 700可包含分别在节点747及741处与晶体管P4并联耦合的N沟道晶体管N5。晶体管P4及N5两者可具有分别耦合到非活动电势Gnd的节点745及751。
P2的栅极719及N4的栅极737可从反相器710接收已由电平移位器714电平移位到VCCP的经反相激活信号ACT。注意，与图5中所展示的实施例对比，晶体管P2及N4不接收经锁存激活信号LACT。晶体管P4的栅极743接收非电平移位的刷新信号REF，且晶体管N5的栅极749从反相器718接收已由电平移位器716电平移位到VCCP的经反相刷新信号REF。
在刷新操作期间，当激活信号ACT在不同子字线被选择时转低时，FXF保持低，这是因为其接收经锁存激活信号LACT，类似于图5中所展示的字驱动器FXD 500的操作。未锁存的经反相不活动激活信号ACT取消激活晶体管P2并激活晶体管N4。在此，因为REF在刷新操作期间为高，所以晶体管N5被取消激活。在一些实施例中，REF的电压电平可低于VCCP(例如REF是1.2V，VCCP是3.1V)，因此晶体管P4活动直到节点741的电压电平从VCCP被驱动到VREF+Vtp。因此，FXT不会被带到Gnd，而是被带到等于刷新信号的电压VREF加晶体管P4的阈值电压Vtp的电压。举例来说，如果刷新信号REF在1.2V下被提供，那么FXT将被驱动到1.2V+Vtp。在刷新操作期间，FXT可在两个活动高状态之间交替，第一活动高状态处于高电势(例如VCCP)且第二活动高状态处于低电势(例如VREF+Vtp)。因此，如果VREF+Vtp小于VCCP，那么跨晶体管P1的电压差减小，这可能会降低晶体管P1的降级。
图8是根据本发明的实施例的驱动器电路的刷新操作期间的各种信号的时序图800。在本发明的一些实施例中，图7的驱动器电路可根据时序图800的实例操作进行操作。将参考图7的驱动器电路描述时序图800。
大约在时间T0，刷新命令可由包含图7的驱动器电路的装置接收，所述装置是例如图1中所展示的半导体装置10。大约在时间T1，激活信号ACT可转变到指示存储器的活动操作的活动(例如高)状态。响应于刷新命令，在T2或大约在T2，刷新信号REF转变到活动(例如高)状态。到活动刷新信号REF的转变促使锁存器704锁存活动激活信号ACT并提供高逻辑电平输出。因此，对于提供了高逻辑电平地址信号ADD的那些驱动器电路，LACT信号转变到高逻辑电平以促使NAND门708提供活动驱动信号FXF(例如活动低逻辑电平)。活动FXF信号激活晶体管P3且不激活晶体管N3。未锁存的激活信号ACT被提供到反相器710，经反相激活信号ACT激活晶体管P2且不激活晶体管N4。活动刷新信号REF不激活晶体管N5。晶体管P2及P3的激活将驱动FXT驱动到VCCP，第一活动状态。在图8中大约在时间T2展示驱动信号FXT到VCCP的转变及FXF信号到活动电平的转变。
大约在时间T3，随着刷新操作进展到刷新不同子字线，激活信号ACT转变到不活动(例如低)状态。然而，因为字驱动器FXD 700在刷新操作之前锁存了激活信号ACT的状态，所以FXF在刷新操作的持续时间内维持其状态且晶体管P3保持被激活。然而，当激活信号ACT转变到不活动状态时，晶体管P2未被激活且晶体管N4被激活，在此，晶体管P4接通直到节点741的电压电平从VCCP被驱动到VREF+Vtp。因此，FXT从VCCP汲取到等于VREF+Vtp的较低电平，第二活动状态。在图8中大约在时间T4展示驱动信号FXT到第二活动状态的转变。当激活信号ACT返回到活动状态时FXT返回到VCCP。大约在时间T5，当刷新信号REF在刷新操作完成时转变到不活动(例如低)状态时，不活动激活信号ACT不会激活晶体管P2且激活晶体管N4。不活动激活信号ACT通过锁存器704作为不活动LACT信号传递到NAND门，使得FXF转变到不活动(例如高)状态。不活动驱动信号FXF不会激活晶体管P3且激活晶体管N3。不活动刷新信号REF激活晶体管P4及N5。FXT被驱动到不活动(例如低)状态。
如本文中所描述，字驱动器(例如FX驱动器)可在刷新操作期间保持于活动状态。减少在活动状态与不活动状态之间驱动的信号的数目可减小电流及功耗。在一些实施例中，可降低活动状态的电压以减小字驱动器及/或子字驱动器的一或多个晶体管的降级。
从前述内容应了解，尽管本文中已出于说明目的而描述了本发明的特定实施例，但可在不背离本发明的精神及范围的情况下进行各种修改。因此，本发明的范围不应受本文中所描述的特定实施例中的任何者限制。

Claims (24)

1.一种设备，其包括：
多个子字线；
多个主字驱动器，其经配置以分别驱动多个主字线；
字驱动器，其经配置以驱动第一线；
多个驱动晶体管，其各自在源极节点或漏极节点中的一者处耦合到所述子字线中的对应一者、在栅极节点处耦合到所述多个主字线中的对应一者并共同地在所述源极节点或漏极节点中的另一者处耦合到所述第一线；及
刷新控制电路，其经配置以通过按顺序改变所述多个主字线中的经激活主字线并在改变所述经激活主字线期间将所述第一线维持于活动状态而执行多次刷新。
2.根据权利要求1所述的设备，其中所述多个驱动晶体管中的驱动晶体管在所述多个主字线中的所述对应一者由所述刷新控制电路激活时被激活，且所述子字线中的所述对应一者在所述第一线处于所述活动状态时被激活。
3.根据权利要求1所述的设备，其进一步包括经配置以提供激活信号的命令解码器电路，其中所述字驱动器经配置以在所述多次刷新期间响应于所述激活信号处于活动状态而将所述第一线驱动到第一活动状态并响应于所述激活信号处于不活动状态而将所述第一线驱动到第二活动状态。
4.根据权利要求3所述的设备，其中所述第一活动状态相比于所述第二活动状态具有较高电势。
5.根据权利要求1所述的设备，其中所述字驱动器包含：
反相器，其经配置以从所述刷新控制电路接收刷新信号并输出经反相刷新信号；
锁存器，其经配置以接收激活信号及所述经反相刷新信号并输出经锁存激活信号，其中所述锁存器经配置以响应于所述经反相刷新信号从非活动状态转变到活动状态而锁存所述激活信号的状态；
NAND门，其经配置以接收地址信号及所述经锁存激活信号并驱动第二线；
第一晶体管，其在源极节点或漏极节点中的一者处耦合到高电势；
第二晶体管，其与所述第一晶体管串联耦合；
第三晶体管，其与所述第二晶体管串联耦合并在第二节点处与非活动电势串联耦合；
第四晶体管，其与所述第三晶体管及所述非活动电势并联耦合；及
反相器，其经配置以接收所述经锁存激活信号并将经反相的经锁存激活信号提供到所述第一晶体管及所述第四晶体管的栅极，
其中所述第一线从所述第二晶体管与所述第三晶体管之间被驱动。
6.根据权利要求1所述的设备，其中所述字驱动器包含：
反相器，其经配置以从所述刷新控制电路接收刷新信号并输出经反相刷新信号；
锁存器，其经配置以接收激活信号及所述经反相刷新信号，其中所述锁存器经配置以输出经锁存激活信号；
NAND门，其经配置以接收地址信号及所述经锁存激活信号并驱动第二线；
第一晶体管，其在第一节点处耦合到高电势；
第二晶体管，其与所述第一晶体管串联耦合；
第三晶体管，其与所述第二晶体管及非活动电势串联耦合；
第四晶体管，其耦合到所述第二晶体管的源极或漏极中的一者；
第五晶体管，其与所述第四晶体管及所述非活动电势串联耦合；
第六晶体管，其与所述第五晶体管及所述非活动电势并联耦合；
第一反相器，其经配置以接收所述激活信号并将经反相激活信号提供到所述第一晶体管的栅极及所述第四晶体管的栅极；
第二反相器，其经配置以接收所述刷新信号并提供第二经反相刷新信号；及
第一电平移位器，其经配置以将所述第二经反相刷新信号移位到所述高电势并将经电平移位的经反相刷新信号提供到所述第六晶体管的栅极，
其中所述刷新信号被提供到所述第五晶体管的栅极，所述第二线被提供到所述第二晶体管的栅极及所述第三晶体管的栅极，且所述第一线从所述第二晶体管与所述第三晶体管之间被驱动。
7.根据权利要求6所述的设备，其进一步包括：
第二电平移位器，其经配置以将所述地址信号移位到所述高电势；
第三电平移位器，其经配置以将所述经锁存激活信号移位到所述高电势；及
第四电平移位器，其经配置以将所述激活信号移位到所述高电势。
8.一种方法，其包括：
激活刷新信号；
当所述刷新信号活动时按顺序激活及取消激活多个主字线中的个别者；
当所述刷新信号活动时激活第一字驱动器线并将所述第一字驱动器线维持于活动状态；及
刷新耦合到所述第一字驱动器线的多个子字线中的个别者及所述多个主字线中的对应者，其中所述子字线在所述多个主字线中的所述对应者及所述第一字驱动器线活动时被刷新。
9.根据权利要求8所述的方法，其进一步包括当所述刷新信号活动时激活第二字驱动器线并将所述第二字驱动器线维持于活动状态。
10.根据权利要求8所述的方法，其中所述刷新信号由刷新控制电路提供。
11.根据权利要求8所述的方法，其进一步包括：
当所述刷新信号活动时周期性地激活及取消激活激活信号；及
当所述激活信号活动时将所述第一字驱动器线转变到第一活动状态，且当所述激活信号不活动时将所述第一字驱动器线转变到第二活动状态。
12.根据权利要求11所述的方法，其中所述第一活动状态的电势高于所述第二活动状态的电势。
13.根据权利要求8所述的方法，其进一步包括：
取消激活所述刷新信号；
取消激活所述第一字驱动器线；及
取消激活所述多个主字线。
14.一种设备，其包括：
主字驱动器，其在被选择时经配置以激活主字信号；
字驱动器，其在被选择时经配置以激活第一信号；及
子字驱动器，其经配置以响应于所述主字信号及所述第一信号而激活子字信号；
其中所述字驱动器在刷新操作期间经配置以将所述第一信号的电压电平维持于用于所述字驱动器保持被选择的多次刷新的预定电压。
15.根据权利要求14所述的设备，其中所述字驱动器在非刷新操作期间经配置以在第一电压下激活所述第一信号并使所述第一信号在低于所述第一电压的第二电压下失活；且
所述预定电压大于所述第二电压。
16.根据权利要求15所述的设备，其中所述字驱动器在所述刷新操作期间经配置以在所述字驱动器保持被选择的多次刷新期间将所述第一信号维持于所述第一电压。
17.根据权利要求15所述的设备，其中所述字驱动器在所述刷新操作期间经配置以在所述字驱动器保持被选择的多次刷新期间在所述第一电压与所述预定电压之间驱动所述第一信号，其中所述预定电压低于所述第一电压。
18.根据权利要求15所述的设备，其中所述字驱动器在所述非刷新操作中被选择时经配置以响应于经激活ACT信号而激活所述第一信号并响应于经失活ACT信号而使所述第一信号失活；且
所述字驱动器在所述刷新操作期间被选择时经配置以将所述第一信号的所述电压电平维持于所述预定电压，而不管所述经失活ACT信号。
19.一种设备，其包括：
多个存储器垫，其各自包含多个子字线；
多个子字驱动器，其耦合到所述多个子字线中的相应者；
多个主字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个主字驱动器中的每一者耦合到与所述多个存储器垫中的存储器垫相关联的所述多个子字驱动器；及
多个字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个字驱动器中的每一者耦合到所述多个存储器垫中的每一者中的所述多个子字驱动器中的子字驱动器，其中所述多个字驱动器中的每一者经配置以：
向所述多个子字驱动器中的子字驱动器提供第一信号；及
响应于刷新信号转变到活动状态而锁存激活信号的状态，其中所述第一信号响应于所述激活信号的所述经锁存状态而在刷新操作的持续时间内保持活动状态。
20.根据权利要求19所述的设备，其中所述多个字驱动器中的每一者进一步经配置以将第二信号提供到所述多个子字驱动器中的所述子字驱动器，所述第二信号与所述第一信号互补，其中所述第二信号在所述刷新操作的所述持续时间内保持活动状态。
21.根据权利要求19所述的设备，其中所述多个主字驱动器中的每一者经配置以将主字信号提供到所述多个子字驱动器中的子字驱动器，其中所述主字信号在所述刷新操作期间从活动状态转变到不活动状态。
22.一种设备，其包括：
多个存储器垫，其各自包含多个子字线；
多个子字驱动器，其耦合到所述多个子字线中的相应者；
多个主字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个主字驱动器中的每一者耦合到与所述多个存储器垫中的存储器垫相关联的所述多个子字驱动器；及
多个字驱动器，其耦合到所述多个子字驱动器中的相应者，其中所述多个字驱动器中的每一者耦合到所述多个存储器垫中的每一者中的所述多个子字驱动器中的子字驱动器，其中所述多个字驱动器中的每一者经配置以：
将第一信号及第二信号提供到所述多个子字驱动器中的子字驱动器，其中所述第一信号与第二信号互补；
响应于刷新信号转变到活动状态而锁存激活信号的状态以在刷新操作的持续时间内将所述第一信号保持于活动低状态；及
响应于所述激活信号而在所述刷新操作的所述持续时间内在第一活动状态到第二活动状态之间转变所述第二信号。
23.根据权利要求22所述的设备，其中当所述激活信号转变到活动状态时所述第二信号转变到所述第一活动状态，且当所述激活信号转变到不活动状态时所述第二信号转变到所述第二活动状态。
24.根据权利要求22所述的设备，其中所述第一活动状态是高于所述第二活动状态的电势的电势。
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