KR101721115B1 - 서브 워드 라인 드라이버를 포함하는 반도체 소자 - Google Patents

서브 워드 라인 드라이버를 포함하는 반도체 소자 Download PDF

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Abstract

서브 워드 라인 드라이버를 포함하는 반도체 소자에 관해 개시한다. 상기 반도체 소자는, 메모리 셀에 동작 신호를 전달하는 제 1 서브 워드라인 및 제 2 서브 워드라인, 제 1 서브 워드라인 및 제 2 서브 워드라인에 동작 신호를 선택적으로 전달하는 메인 워드라인, 및 제 1 서브 워드라인 및 제 2 서브 워드라인 사이에 연결된 스위칭 트랜지스터를 포함하고, 스위칭 트랜지스터의 게이트는 메인 워드라인과 연결된다.

Description

서브 워드 라인 드라이버를 포함하는 반도체 소자{Semiconductor device having sub word line driver}
본 발명은 반도체 소자에 관한 것으로서, 보다 구체적으로는 서브 워드 라인 드라이버(sub word line driver)를 포함하는 반도체 소자에 관한 것이다.
일반적으로, 메모리 반도체 소자는 다수개의 워드 라인을 가지고 있으며, 상기 워드 라인은 비교적 저항이 큰 폴리실리콘(polysilicon) 또는 폴리사이드(polycide)와 같은 물질로 형성된다. 따라서, 데이터를 읽거나 저장할 때, 행 디코더로(row decoder)부터 멀리 떨어진 메모리 셀에 셀 구동 전압이 전달될 경우, 워드 라인의 커패시턴스와 저항의 곱에 비례한 지연, 즉 RC 지연이 발생하여 반도체 소자의 속도 특성이 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 상기 문제점을 해결하기 위해, 서브 워드 라인 드라이버를 사용한, 계층적 워드 라인 구조(hierarchy word line structure)의 반도체 소자를 제공하는 것이다.
본 발명의 일 태양에 의한 반도체 소자가 제공된다. 상기 반도체 소자는, 메모리 셀에 동작 신호를 전달하는 제 1 서브 워드라인 및 제 2 서브 워드라인; 상기 제 1 서브 워드라인 및 상기 제 2 서브 워드라인에 상기 동작 신호를 선택적으로 전달하는 메인 워드라인; 및 상기 제 1 서브 워드라인 및 상기 제 2 서브 워드라인 사이에 연결된 스위칭 트랜지스터를 포함하고, 상기 스위칭 트랜지스터의 게이트는 상기 메인 워드라인과 연결될 수 있다.
상기 반도체 소자의 일 예에 의하면, 상기 반도체 소자는 상기 제 1 서브 워드라인 및 그라운드 사이에 연결된 제 1 N형 트랜지스터; 및 상기 제 2 서브 워드라인 및 상기 그라운드 사이에 연결된 제 2 N형 트랜지스터를 더 포함하고, 상기 제 1 및 제 2 N형 트랜지스터의 게이트들은 상기 메인 워드라인과 연결될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 제 1 및 제 2 N형 트랜지스터와 상기 스위칭 트랜지스터는 사각형의 활성영역에서 형성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 제 1 및 제 2 N형 트랜지스터와 상기 스위칭 트랜지스터는 U 형태의 활성영역에서 형성될 수 있다.
본 발명의 다른 태양에 의한 반도체 소자가 제공된다. 상기 반도체 소자는, 일단이 제 1 선택 신호 수신부와 연결된 제 1 P형 트랜지스터; 일단이 제 2 선택 신호 수신부와 연결된 제 2 P형 트랜지스터; 일단이 그라운드와 연결되는 제 1 N형 트랜지스터 및 제 2 N형 트랜지스터; 상기 제 1 P형 트랜지스터의 타단과 상기 제 1 N형 트랜지스터의 타단 사이에 연결된 제 1 서브 워드라인; 상기 제 2 P형 트랜지스터의 타단과 상기 제 2 N형 트랜지스터의 타단 사이에 연결된 제 2 서브 워드라인; 상기 제 1 서브 워드라인과 상기 제 2 서브 워드라인 사이에 연결된 제 1 스위칭 트랜지스터; 및 상기 제 1 및 제 2 N형 트랜지스터들, 상기 제 1 및 제 2 P형 트랜지스터들, 및 상기 제 1 스위칭 트랜지스터의 게이트들과 연결된 제 1 메인 워드라인을 포함할 수 있다.
상기 반도체 소자의 일 예에 의하면, 상기 제 1 및 제 2 N형 트랜지스터들 및 상기 제 1 스위칭 트랜지스터는 사각형의 활성영역에서 형성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 제 1 및 제 2 N형 트랜지스터들 및 상기 제 1 스위칭 트랜지스터는 U 형태의 활성영역에서 형성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 반도체 소자는 상기 제 1 서브 워드 라인과 상기 그라운드 사이에 연결된 제 1 N형 억제 트랜지스터; 및 상기 제 2 서브 워드 라인과 상기 그라운드 사이에 연결된 제 2 N형 억제 트랜지스터를 더 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 반도체 소자는 일단이 제 3 선택 신호 수신부와 연결된 제 3 P형 트랜지스터; 일단이 제 4 선택 신호 수신부와 연결된 제 4 P형 트랜지스터; 일단이 그라운드와 연결되는 제 3 N형 트랜지스터 및 제 4 N형 트랜지스터; 상기 제 3 P형 트랜지스터의 타단과 상기 제 3 N형 트랜지스터의 타단 사이에 연결된 제 3 서브 워드라인; 상기 제 4 P형 트랜지스터의 타단과 상기 제 4 N형 트랜지스터의 타단 사이에 연결된 제 4 서브 워드라인; 상기 제 3 서브 워드라인과 상기 제 4 서브 워드라인 사이에 연결된 제 2 스위칭 트랜지스터; 및 상기 제 3 및 제 4 N형 트랜지스터, 상기 제 3 및 제 4 P형 트랜지스터, 및 상기 제 2 스위칭 트랜지스터의 게이트들과 연결된 제 2 메인 워드라인을 더 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 제 1 내지 제 4 N형 트랜지스터들과 상기 제 1 및 제 2 스위칭 트랜지스터들은 사각형 형태의 활성영역에서 형성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 제 1 내지 제 4 N형 트랜지스터들과 상기 제 1 및 제 2 스위칭 트랜지스터들은 H 형태의 활성영역에서 형성될 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 반도체 소자는 제 1 스트로브 신호를 수신하여, 상기 제 1 메인 워드라인 및 상기 제 2 메인 워드라인에 상기 동작 신호를 선택적으로 전달하는 제 1 디코더를 더 포함할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 반도체 소자는 상기 제 1 선택 신호 수신부 및 상기 제 3 선택 신호 수신부와 연결된 제 1 선택 라인; 상기 제 2 선택 신호 수신부 및 상기 제 4 선택 신호 수신부와 연결된 제 2 선택 라인; 및 제 2 스트로브 신호를 수신하여, 상기 제 1 선택 라인 및 상기 제 2 선택 라인에 선택 신호를 선택적으로 전달하는 제 2 디코더를 더 포함할 수 있다.
본 발명의 다른 태양에 의한 반도체 소자가 제공된다. 상기 반도체 소자는, 소자 분리 영역에 의해 정의된 반도체 기판 상의 사각형의 활성영역; 상기 활성영역의 제 1 변을 공유하는 상기 제 1 변의 양 코너부들에 각각 형성된 제 1 및 제 2 접속 영역들; 상기 제 1 및 제 2 접속 영역들과 이격되고, 상기 활성영역의 상기 제 1 변과 반대되는 제 2 변을 공유하는 상기 제 2 변의 양 코너부들에 걸쳐 연속적으로 형성된 제 3 접속 영역; 및 상기 제 1 내지 제 3 접속 영역들 사이의 영역으로 정의되는 채널 영역을 포함할 수 있다.
상기 반도체 소자의 일 예에 의하면, 상기 반도체 소자는 상기 제 1 변으로부터 상기 제 2 변을 향하여 소정 두께만큼 확장되어 형성된 소자 분리 영역을 더 포함할 수 있다.
본 발명의 다른 태양에 의한 반도체 소자가 제공된다. 상기 반도체 소자는, 소자분리막에 의해 정의된 반도체 기판 상의 사각형의 활성영역; 상기 활성영역의 제 1 변을 공유하는 상기 제 1 변의 양 코너부들에 각각 형성된 제 1 및 제 2 접속 영역; 상기 활성영역의 상기 제 1 변과 반대되는 제 2 변을 공유하는 상기 제 2 변의 양 코너부들에 각각 형성된 제 3 및 제 4 접속 영역들; 상기 제 1 내지 제 4 접속 영역들과 이격되고, 상기 제 1 및 제 2 변들과 수직하는 상기 활성영역의 두 변들 사이에 연속적으로 형성된 통합 접속 영역; 상기 제 1 및 제 2 접속 영역과 상기 통합 접속 영역 사이의 영역으로 정의된 제 1 채널 영역; 상기 제 3 및 제 4 접속 영역과 상기 통합 접속 영역 사이의 영역으로 정의된 제 2 채널 영역을 포함할 수 있다.
상기 반도체 소자의 일 예에 의하면, 상기 반도체 소자는 상기 제 1 변 및 상기 제 2 변 중 어느 하나로부터 상기 제 1 변 및 상기 제 2 변 중 다른 하나를 향하여 소정 두께만큼 확장되어 형성된 소자 분리 영역을 더 포함할 수 있다.
본 발명의 다른 태양에 의한 반도체 소자가 제공된다. 상기 반도체 소자는, 제 1 측면, 상기 제 1 측면과 반대되는 제 2 측면, 상기 제 1 측면과 수직하는 제 3 측면, 및 상기 제 3 측면과 반대되는 제 4 측면을 포함하는 직육면체의 제 1 반도체 기판; 상기 제 1 측면으로부터 상기 제 1 반도체 기판 내부로 형성된 제 1 채널 영역; 상기 제 2 측면으로부터 상기 제 1 반도체 기판 내부로 형성된 제 2 채널 영역; 상기 제 3 측면으로부터 상기 제 1 반도체 기판 내부로 형성된 제 3 채널 영역; 상기 제 1 채널 영역과 상기 제 3 채널 영역 사이에 위치하는 상기 제 1 반도체 기판의 꼭지점으로부터 상기 제 1 반도체 기판 내부로 형성된 제 1 접속 영역; 상기 제 2 채널 영역과 상기 제 3 채널 영역 사이에 위치하는 상기 제 1 반도체 기판의 꼭지점으로부터 상기 제 1 반도체 기판 내부로 형성된 제 2 접속 영역; 상기 제 4 측면으로부터 상기 제 1 반도체 기판의 내부로 형성된 제 3 접속 영역; 상기 제 1 접속 영역 바로 위에 위치하는 제 1 서브 워드라인; 상기 제 2 접속 영역 바로 위에 위치하는 제 2 서브 워드라인; 상기 제 3 접속 영역 바로 위에 위치하는 제 1 그라운드; 및 상기 제 1 서브 워드라인, 상기 제 2 서브 워드라인, 및 상기 제 1 그라운드 사이에 위치하는 제 1 게이트를 포함할 수 있다.
상기 반도체 소자의 일 예에 의하면, 상기 반도체 소자는 제 5 측면, 상기 제 5 측면과 반대되는 제 6 측면, 상기 제 6 측면과 수직하는 제 7 측면, 및 상기 제 7 측면과 반대되는 제 8 측면을 포함하는 직육면체의 제 2 반도체 기판; 상기 제 5 측면으로부터 상기 제 2 반도체 기판 내부로 형성된 제 4 채널 영역; 상기 제 6 측면으로부터 상기 제 2 반도체 기판 내부로 형성된 제 5 채널 영역; 상기 제 7 측면으로부터 상기 제 2 반도체 기판 내부로 형성된 제 6 채널 영역; 상기 제 4 채널 영역과 상기 제 6 채널 영역 사이에 위치하는 상기 제 2 반도체 기판의 꼭지점으로부터 상기 제 2 반도체 기판 내부로 형성된 제 4 접속 영역; 상기 제 5 채널 영역과 상기 제 6 채널 영역 사이에 위치하는 상기 제 2 반도체 기판의 꼭지점으로부터 상기 제 2 반도체 기판 내부로 형성된 제 5 접속 영역; 상기 제 8 측면으로부터 상기 제 2 반도체 기판의 내부로 형성된 제 6 접속 영역; 상기 제 4 접속 영역 바로 위에 위치하는 제 3 서브 워드라인; 상기 제 5 접속 영역 바로 위에 위치하는 제 4 서브 워드라인; 상기 제 6 접속 영역 바로 위에 위치하는 제 2 그라운드; 및 상기 제 3 서브 워드라인, 상기 제 4 서브 워드라인, 및 상기 제 2 그라운드 사이에 위치하는 제 2 게이트를 더 포함하고, 상기 제 1 반도체 기판의 상기 제 4 측면 및 상기 제 2 반도체 기판의 상기 제 8 측면은 서로 직접 접촉할 수 있다.
상기 반도체 소자의 다른 예에 의하면, 상기 제 1 게이트, 상기 제 1 채널 영역, 상기 제 1 접속 영역 및 상기 제 3 접속 영역에 의하여 제 1 N형 트랜지스터가 형성되고, 상기 제 1 게이트, 상기 제 2 채널 영역, 상기 제 2 접속 영역 및 상기 제 3 접속 영역에 의하여 제 2 N형 트랜지스터가 형성되며, 상기 제 1 게이트, 상기 제 3 채널 영역, 상기 제 1 접속 영역 및 상기 제 2 접속 영역에 의하여 제 1 스위칭 트랜지스터가 형성되고, 상기 제 2 게이트, 상기 제 4 채널 영역, 상기 제 4 접속 영역 및 상기 제 6 접속 영역에 의하여 제 3 N형 트랜지스터가 형성되며, 상기 제 2 게이트, 상기 제 5 채널 영역, 상기 제 5 접속 영역 및 상기 제 6 접속 영역에 의하여 제 4 N형 트랜지스터가 형성되고, 상기 제 2 게이트, 상기 제 6 채널 영역, 상기 제 4 접속 영역 및 상기 제 5 접속 영역에 의하여 제 2 스위칭 트랜지스터가 형성되며, 상기 제 1 스위칭 트랜지스터의 스위칭 전류는 상기 제 3 채널 영역의 불순물 도핑 농도에 따라 변화하고, 상기 제 2 스위칭 트랜지스터의 스위칭 전류는 상기 제 6 채널 영역의 불순물 도핑 농도에 따라 변화할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 계층적 워드 라인 구조에서 사용되는 서브 워드 라인 드라이버로 인해, 메인 워드 라인으로 사용되는 금속 선 간의 간격이 충분히 확보될 수 있다. 따라서 금속공정이 용이하고, 결과적으로 반도체 소자의 수율이 향상된다.
또한, 본 발명의 실시예들에 따른 반도체 소자는, 서브 워드 라인 사이에 스위칭 트랜지스터를 삽입함으로써, 비선택된 워드 라인의 커플링(coupling)에 의한 전압변화를 줄일 수 있다. 즉, 셀 트랜지스터의 GIDL(gate induced drain leakage) 전류를 감소시킴으로서, 반도체 소자의 정적 리프레쉬(static refresh) 특성을 강화시킬 수 있다.
더욱이, 본 발명의 실시예들에 따른 반도체 소자는, 스위칭 트랜지스터의 채널 영역에 소자 분리막을 형성함으로써, 서브 워드 라인의 스위칭 전류를 조절할 수 있다. 따라서 서브-쓰레시홀드(sub-threshold) 전류의 증가를 막을 수 있으므로, 반도체 소자의 동적 리프레쉬(dynamic refresh) 특성을 강화시킬 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 소자는, 활성 영역의 통합에 의해 그라운드의 면적이 증가하므로, 그라운드의 저항이 감소된다. 또한 소자 분리 영역 대신 스위칭 트랜지스터의 게이트를 삽입함으로써, 서브 워드 라인의 N형 트랜지스터의 폭(W)의 실효값(effective value)이 증가한다. 결국, 서브 워드 라인의 전류 이득이 증가하고, 억제 기울기(disabling slope)가 개선되어 Trp 특성이 향상된다.
도 1은 본 발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 회로도이다.
도 2는 도 1에서 도시된 반도체 소자 중 제 1 및 제 2 N형 트랜지스터 및 제 1 스위칭 트랜지스터만을 나타낸 회로도이다.
도 3은 도 2의 회로도와 실질적으로 동일한 회로도로서, 반도체 레이아웃을 위해 제 1 및 제 2 N형 트랜지스터 및 제 1 스위칭 트랜지스터를 나타낸 회로도이다.
도 4는 본 발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자의 레이아웃을 개략적으로 나타낸 것이다.
도 5 및 도 6은 본발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 평면도와 사시도이다.
도 7은 도 6의 A-A'에 따른 단면도이고, 도8은 도 6의 B-B'에 따른 평면도이다.
도 9는 본 발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 나타낸 사시도이다.
도 10은 도 9의 A-A'에 따른 단면도이고, 도11은 도 9의 B-B'에 따른 평면도이다.
도 12는 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 회로도이다.
도 13은 도 12에서 도시된 반도체 소자 중 제 1 내지 제 4 N형 트랜지스터들과 제 1 및 제 2 스위칭 트랜지스터들만을 나타낸 회로도이다.
도 14는 도 13의 회로도외 실질적으로 동일한 회로도로서, 반도체 레이아웃을 위해 제 1 내지 제 4 N형 트랜지스터들과 제 1 및 제 2 스위칭 트랜지스터들을 나타낸 회로도이다.
도 15는 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자의 레이아웃을 개략적으로 나타낸 것이다.
도 16 및 도 17은 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 평면도와 사시도이다.
도 18은 도 17의 A-A'에 따른 단면도이고, 도19는 도 17의 B-B'에 따른 평면도이다.
도 20은 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 나타낸 사시도이다.
도 21은 도 20의 A-A'에 따른 단면도이고, 도22는 도 20의 B-B'에 따른 평면도이다.
도 23은 본 발명의 기술적 사상에 따른 실시예에 의한 메모리 소자를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 24는 본 발명의 기술적 사상에 따른 실시예에 의한 메모리 모듈을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 회로도이다. 도 2는 도 1에서 도시된 반도체 소자 중 제 1 및 제 2 N형 트랜지스터(101, 102) 및 제 1 스위칭 트랜지스터(301)만을 나타낸 회로도이다. 도 3은 도 2의 회로도와 실질적으로 동일한 회로도로서, 반도체 레이아웃을 위해 제 1 및 제 2 N형 트랜지스터(101, 102) 및 제 1 스위칭 트랜지스터(301)를 나타낸 회로도이다.
도 1 내지 도 3을 참조하면, 반도체 소자는 제 1 및 제 2 P형 트랜지스터(201, 202), 제 1 및 제 2 N형 트랜지스터(101, 102), 제 1 및 제 2 서브 워드라인(SW1, SW2), 제 1 스위칭 트랜지스터(301) 및 제 1 메인 워드라인(MW1)을 포함할 수 있다.
제 1 P형 트랜지스터(201)는, 일단이 제 1 선택 신호 수신부(91a)와 연결되고, 타단이 제 1 서브 워드라인(SW1)과 연결되는 구조일 수 있다. 제 1 P형 트랜지스터(201)의 게이트는 제 1 메인 워드라인(MW1)과 연결될 수 있다. 제 2 P형 트랜지스터(202)는 일단이 제 2 선택 신호 수신부(92a)와 연결되고, 타단이 제 2 서브 워드라인(SW2)과 연결되는 구조일 수 있다. 제 2 P형 트랜지스터(202)의 게이트는 제 1 메인 워드라인(MW1)과 연결될 수 있다.
제 1 N형 트랜지스터(101)는, 일단이 제 1 그라운드(GND1)와 연결되고, 타단이 제 1 서브 워드라인(SW1)과 연결되는 구조일 수 있다. 제 1 N형 트랜지스터(101)의 게이트는 제 1 메인 워드라인(MW1)과 연결될 수 있다. 제 2 N형 트랜지스터(102)는, 일단이 제 1 그라운드(GND1)와 연결되고, 타단이 제 2 서브 워드라인(SW2)과 연결되는 구조일 수 있다. 제 2 N형 트랜지스터(102)의 게이트는 제 1 메인 워드라인(MW1)과 연결될 수 있다.
제 1 서브 워드라인(SW1) 및 제 2 서브 워드라인(SW2)은 메모리 셀(미도시)에 동작 신호를 전달할 수 있다. 제 1 서브 워드라인(SW1)은 제 1 P형 트랜지스터(201)의 타단과 제 1 N형 트랜지스터(101)의 타단 사이에 연결될 수 있다. 제 2 서브 워드라인(SW2)은 제 2 P형 트랜지스터(202)의 타단과 제 2 N형 트랜지스터(102)의 타단 사이에 연결될 수 있다.
제 1 스위칭 트랜지스터(301)는, 양단이 제 1 서브 워드라인(SW1)과 상기 제 2 서브 워드라인(SW2) 사이에 연결되는 구조일 수 있다. 제 1 스위칭 트랜지스터(301)의 게이트는 제 1 메인 워드라인(MW1)과 연결될 수 있다.
제 1 메인 워드라인(MW1)은 동작 신호를 수신하여 제 1 서브 워드라인(SW1) 및 제 2 서브 워드라인(SW2)에 상기 동작 신호를 선택적으로 전달할 수 있다. 제 1 메인 워드라인(MW1)은 제 1 및 제 2 N형 트랜지스터(101, 102)들, 제 1 및 제 2 P형 트랜지스터(201, 202)들, 및 제 1 스위칭 트랜지스터(301)의 게이트들과 연결될 수 있다.
반도체 소자는 제 1 서브 워드라인(SW1)과 제 1 그라운드(GND1) 사이에 연결된 제 1 N형 억제 트랜지스터(251) 및 제 2 서브 워드 라인(SW2)과 제 2 그라운드(GND2) 사이에 연결된 제 2 N형 억제 트랜지스터(252)를 더 포함할 수 있다. 제 1 N형 억제 트랜지스터(251)의 게이트는 제 1 선택 바신호 수신부(91b)와 연결될 수 있고, 제 1 선택 신호 수신부(91a)로부터 수신되는 제 1 선택 신호와 상보되는(complementary) 신호를 수신할 수 있다. 제 2 N형 억제 트랜지스터(252)의 게이트는 제 2 선택 바신호 수신부(92b)와 연결될 수 있고, 제 2 선택 신호 수신부(92a)로부터 수신되는 제 2 선택 신호와 상보되는 신호를 수신할 수 있다.
도 4는 본 발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자의 레이아웃을 개략적으로 나타낸 것이다. 이 실시예에 의한 반도체 소자의 레이아웃은, 도 3의 제 1 및 제 2 N형 트랜지스터(101, 102)와 제 1 스위칭 트랜지스터(301)를 나타낸 회로도를 구현한 것이다.
도 4를 참조하면, 제 1 및 제 2 N형 트랜지스터(101, 102)와 제 1 스위칭 트랜지스터(301)는 사각형의 활성영역(A1)에서 형성될 수 있다. 보다 구체적으로, 제 1 게이트(801)를 포함하는 제 1 N형 트랜지스터(101)는 제 1 서브 워드라인(SW1)과 제 1 그라운드(GND1) 사이에 연결될 수 있다. 제 1 게이트(801)를 포함하는 제 2 N형 트랜지스터(102)는 제 2 서브 워드라인(SW2)과 제 1 그라운드(GND1) 사이에 연결될 수 있다. 제 1 게이트(801)를 포함하는 제 1 스위칭 트랜지스터(301)는 제 1 서브 워드라인(SW1)과 제 2 서브 워드라인(SW2) 사이에 연결될 수 있다. 비록 도면에 도시하지는 않았지만, 제 1 게이트(801)는 제 1 워드라인(미도시)과 전기적으로 연결될 수 있다.
도 5 및 도 6은 본발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 평면도와 사시도이다. 이 실시예에 의한 반도체 소자는 도 4의 반도체 소자의 레이아웃에 따라 구현된 반도체 소자를 나타낸 것이다. 또한 도 7은 도 6의 A-A'에 따른 단면도이고, 도8은 도 6의 B-B'에 따른 평면도이다.
도 5 내지 도 8을 참조하면, 반도체 소자는 제 1 반도체 기판(10a), 제 1 내지 제 3 채널 영역들(21, 22, 23), 제 1 내지 제 3 접속 영역들(11, 12, 13), 제 1 및 제 2 서브 워드라인(SW1, SW2)들, 제 1 그라운드(GND1) 및 제 1 게이트(801)를 포함할 수 있다.
제 1 반도체 기판(10a)은 직육면체 형태로서, 제 1 내지 제 4 측면(1, 2, 3, 4)들을 포함할 수 있다. 제 1 측면(1)은 도 6의 우측면이고, 제 2 측면(2)은 도 6의 좌측면이며, 제 3 측면(3)은 도 6의 정면이고, 제 4 측면(4)은 도 6의 배면이다. 제 1 반도체 기판(10a)은 실리콘 기판, 실리콘-게르마늄(Si-Ge) 기판, 또는 SOI(silicon-on-insulation) 기판일 수 있다.
제 1 채널 영역(21)은 제 1 N형 트랜지스터(101)의 채널 영역으로서, 제 1 측면(1)으로부터 제 1 반도체 기판(10a) 내부로 P형 불순물을 주입하여 형성될 수 있다. 제 2 채널 영역(22)은 제 2 N형 트랜지스터(102)의 채널 영역으로서, 제 1 측면(1)과 반대되는 제 2 측면(2)으로부터 제 1 반도체 기판(10a) 내부로 P형 불순물을 주입하여 형성될 수 있다. 제 3 채널 영역은 제 1 스위칭 트랜지스터(301)의 채널 영역으로서, 제 1 측면(1)과 수직하는 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 P형 불순물을 주입하여 형성될 수 있다.
제 1 접속 영역(11)은 제 1 N형 트랜지스터(101)의 드레인 영역일 수 있고, 제 1 스위칭 트랜지스터(301)의 소스 영역 또는 드레인 영역일 수 있다. 제 1 접속 영역(11)은 제 1 채널 영역(21)과 제 3 채널 영역(23) 사이에 위치하는 제 1 반도체 기판(10a)의 꼭지점으로부터 제 1 반도체 기판(10a) 내부로 N형 불순물을 주입하여 형성될 수 있다.
제 2 접속 영역(12)은 제 2 N형 트랜지스터(102)의 드레인 영역일 수 있고, 제 1 스위칭 트랜지스터(301)의 소스 영역 또는 드레인 영역일 수 있다. 제 2 접속 영역(12)은 제 2 채널 영역(22)과 제 3 채널 영역(23) 사이에 위치하는 제 1 반도체 기판(10a)의 꼭지점으로부터 제 1 반도체 기판(10a) 내부로 N형 불순물을 주입하여 형성될 수 있다.
제 3 접속 영역(13)은 제 1 N형 트랜지스터(101)의 소스 영역일 수 있고, 제 2 N형 트랜지스터(102)의 소스 영역일 수 있다. 제 3 접속 영역(13)은 제 3 측면(3)과 반대되는 제 4 측면(4)으로부터 제 1 반도체 기판(10a) 내부로 N형 불순물을 주입하여 형성될 수 있다.
제 1 서브 워드라인(SW1)은 제 1 접속 영역(11) 바로 위에 위치하고, 제 2 서브 워드라인(SW2)은 제 2 접속 영역(12) 바로 위에 위치할 수 있다. 제 1 그라운드(GND1)는 제 3 접속 영역(13) 바로 위에 위치할 수 있다.
제 1 게이트(801)는 제 1 및 제 2 N형 트랜지스터(101, 102)와 제 1 스위칭 트랜지스터(301)의 게이트일 수 있다. 제 1 게이트(801)는 제 1 서브 워드라인(SW1), 제 2 서브 워드라인(SW2) 및 제 1 그라운드(GND1) 사이에 위치하는 T 형태의 도전 물질로 형성될 수 있다. 제 1 게이트(801)와 제 1 반도체 기판(10a) 사이에 T 형태의 제 1 절연체(600a)가 위치될 수 있다. 비록 도면에는 제 1 게이트(801) 및 제 1 절연체(600a)의 형태가 T형이지만, 이에 한정되는 것은 아니며, 예를 들어, Y 형태로 형성될 수 있다.
제 1 게이트(801)와 제 1 서브 워드라인(SW1)을 전기적으로 절연시키기 위해, 제 1 게이트(801)와 제 1 서브 워드라인(SW1) 사이에 L 형태의 제 1 스페이서(601)가 형성될 수 있다. 제 1 게이트(801)와 제 2 서브 워드라인을 전기적으로 절연시키기 위해, 제 1 게이트(801)와 제 2 서브 워드라인 사이에 L 형태의 제 2 스페이서(602)가 형성될 수 있다. 제 1 게이트(801)와 제 1 그라운드(GND1)를 전기적으로 절연시키기 위해, 제 1 게이트(801)와 제 1 그라운드(GND1) 사이에 직육면체 형태의 제 3 스페이서(603)가 형성될 수 있다.
제 1 게이트(801), 제 1 채널 영역(21), 제 1 접속 영역(11) 및 제 3 접속 영역(13)에 의하여 제 1 N형 트랜지스터(101)가 형성될 수 있다. 제 1 게이트(801), 제 2 채널 영역(22), 제 2 접속 영역(12) 및 제 3 접속 영역(13)에 의하여 제 2 N형 트랜지스터(102)가 형성될 수 있다. 제 1 게이트(801), 제 3 채널 영역(23), 제 1 접속 영역(11) 및 제 2 접속 영역(12)에 의하여 제 1 스위칭 트랜지스터(301)가 형성될 수 있다.
제 3 채널 영역(23)의 불순물 도핑 농도를 변화시킴으로써, 제 1 스위칭 트랜지스터(301)의 스위칭 전류가 조절될 수 있다. 또한, 제 3 채널 영역(23)의 폭(Wa)을 변화시킴으로써, 제 1 스위칭 트랜지스터(301)의 스위칭 전류가 조절될 수 있다. 비록 도면에 도시하지는 않았지만, 제 3 채널 영역(23)의 폭(Wa)을 변화시키기 위해, 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 제 1 소자 분리 영역(미도시)이 형성될 수 있다. 이에 대해서는 도 9 내지 도 11에서 설명하기로 한다.
도 8을 참조하면, 사각형의 활성영역(A1)은 소자 분리 영역(미도시)에 의해 한정되어 정의될 수 있다. 제 1 접속 영역(11) 및 제 2 접속 영역(12)은 활성영역(A1)의 제 3 측면(3)을 공유하는 양 코너부들에 각각 형성될 수 있다. 제 3 접속 영역(13)은, 제 1 및 제 2 접속 영역들(11, 12)과 이격되고, 제 4 측면(4)의 양 코너부들에 걸쳐 연속적으로 형성될 수 있다. 도면의 경우 채널 영역들(21, 22, 23)의 경계가 점선에 의해 한정되어 있으나, 이는 구분의 편의를 위해 도시된 것일 뿐이며, 다양한 형태의 채널 영역이 형성될 수 있다. 예를 들어, 제 1 내지 제 3 채널 영역들(21, 22, 23)은 서로 다른 도핑 농도를 가질 수도 있고, 서로 동일한 도핑 농도를 가질 수도 있다. 또한 제 1 내지 제 3 채널 영역들(21, 22, 23)을 포함하도록, T 형태의 제 1 통합 채널 영역(미도시)이 형성될 수 있다. 이 경우 상기 제 1 통합 채널 영역은 제 1 내지 제 3 접속 영역들(11, 12, 13) 사이의 T 형태의 영역으로 정의될 수 있다.
도 9는 본 발명의 기술적 사상에 따른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자로서, 도 6의 반도체 소자에 제 1 소자 분리 영역(41)이 추가된 것이다. 도 10은 도 9의 A-A'에 따른 단면도이고, 도11은 도 9의 B-B'에 따른 평면도이다. 이하 중복되는 설명은 생략하기로 한다.
도 9 내지 도 11을 참조하면, 제 1 소자 분리 영역(41)은 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 형성된 절연층일 수 있다. 제 1 소자 분리 영역(41)은 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation) 등으로 구현될 수 있다. 제 1 소자 분리 영역(41)에 의해, 제 1 및 제 2 N형 트랜지스터(101, 102)와 제 1 스위칭 트랜지스터(301)는 U 형태의 활성영역(A2)에서 형성될 수 있다.
제 1 소자 분리 영역(41)은 제 3 측면(3)으로부터 제 4 측면(4)을 향하여 소정 두께만큼 확장되어 형성될 수 있다. 보다 구체적으로, 제 1 소자 분리 영역(41)은 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 두께 W1만큼 형성될 수 있다. 제 1 소자 분리 영역(41)은 제 3 채널 영역(23)의 폭(Wa')을 변화시킬 수 있고, 따라서 제 1 스위칭 트랜지스터(301)의 스위칭 전류가 제 1 소자 분리 영역(41)에 의해 조절될 수 있다.
도 12는 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 회로도이다. 도 13은 도 12에서 도시된 반도체 소자 중 제 1 내지 제 4 N형 트랜지스터들(101, 102, 103, 104)과 제 1 및 제 2 스위칭 트랜지스터(301, 302)들만을 나타낸 회로도이다. 도 14는 도 13의 회로도외 실질적으로 동일한 회로도로서, 반도체 레이아웃을 위해 제 1 내지 제 4 N형 트랜지스터들(101, 102, 103, 104)과 제 1 및 제 2 스위칭 트랜지스터(301, 302)들을 나타낸 회로도이다. 이 실시예에 따른 반도체 소자는 도 1내지 도 3의 반도체 소자의 변형된 예일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 12 내지 도 14를 참조하면, 반도체 소자는 제 3 및 제 4 P형 트랜지스터(203, 204), 제 3 및 제 4 N형 트랜지스터(103, 104), 제 3 및 제 4 서브 워드라인(SW3, SW4), 제 2 스위칭 트랜지스터(302) 및 제 2 메인 워드라인(MW2)을 더 포함할 수 있다. 반도체 소자가 제 1 및 제 2 P형 트랜지스터(201, 202), 제 1 및 제 2 N형 트랜지스터(101, 102), 제 1 및 제 2 서브 워드라인(SW1, SW2), 제 1 스위칭 트랜지스터(301) 및 제 1 메인 워드라인(MW1)을 포함할 수 있음은 상술한 바와 같다.
제 3 P형 트랜지스터(203)는, 일단이 제 3 선택 신호 수신부(93a)와 연결되고, 타단이 제 3 서브 워드라인(SW3)과 연결되는 구조일 수 있다. 제 3 P형 트랜지스터(203)의 게이트는 제 2 메인 워드라인(MW2)과 연결될 수 있다. 제 4 P형 트랜지스터(204)는. 일단이 제 4 선택 신호 수신부(94a)와 연결되고, 타단이 제 4 서브라인(SW4)과 연결되는 구조일 수 있다. 제 4 P형 트랜지스터(204)의 게이트는 제 2 메인 워드라인(MW2)과 연결될 수 있다.
제 3 N형 트랜지스터(103)는, 일단이 제 2 그라운드(GND2)와 연결되고, 타단이 제 3 서브 워드라인(SW3)과 연결되는 구조일 수 있다. 제 3 N형 트랜지스터(103)의 게이트는 제 2 메인 워드라인(MW2)과 연결될 수 있다. 제 4 N형 트랜지스터(104)는, 일단이 제 2 그라운드(GND2)와 연결되고, 타단이 제 4 서브 워드라인(SW4)과 연결되는 구조일 수 있다. 제 4 N형 트랜지스터(104)의 게이트는 제 2 메인 워드라인(MW2)과 연결될 수 있다.
제1 내지 제 4 서브 워드라인들(SW1, SW2, SW3, SW4)은 메모리 셀(MC)에 동작 신호를 전달할 수 있다. 메모리 셀(MC)은 비트라인(BL0, BL1)과 연결되어 동작 신호에 따라 데이터를 저장하거나 출력할 수 있다. 제 3 서브 워드라인(SW3)은 제 3 P형 트랜지스터(203)의 타단과 제 3 N형 트랜지스터(103)의 타단 사이에 연결될 수 있다. 제 4 서브 워드라인(SW4)은 제 4 P형 트랜지스터(204)의 타단과 제 4 N형 트랜지스터(104)의 타단 사이에 연결될 수 있다.
제 2 스위칭 트랜지스터(302)는, 양단이 제 3 서브 워드라인(SW3)과 상기 제 4 서브 워드라인(SW4) 사이에 연결되는 구조일 수 있다. 제 2 스위칭 트랜지스터(302)의 게이트는 제 2 메인 워드라인(MW2)과 연결될 수 있다.
제 2 메인 워드라인(MW2)은 동작 신호를 수신하여 제 3 서브 워드라인(SW3) 및 제 4 서브 워드라인(SW4)에 상기 동작 신호를 선택적으로 전달할 수 있다. 제 2 메인 워드라인(MW2)은 제 3 및 제 4 N형 트랜지스터(103, 104)들, 제 3 및 제 4 P형 트랜지스터(203, 204)들, 및 제 2 스위칭 트랜지스터(302)의 게이트들과 연결될 수 있다.
반도체 소자는 제 3 서브 워드 라인(SW3)과 제 2 그라운드(GND2) 사이에 연결된 제 3 N형 억제 트랜지스터(253) 및 제 4 서브 워드 라인(SW4)과 제 2 그라운드(GND2) 사이에 연결된 제 4 N형 억제 트랜지스터(254)를 더 포함할 수 있다. 제 3 N형 억제 트랜지스터(253)의 게이트는 제 3 선택 바신호 수신부(93b)와 연결될 수 있고, 제 3 선택 신호 수신부(93a)로부터 수신되는 제 3 선택 신호와 상보되는(complementary) 신호를 수신할 수 있다. 제 4 N형 억제 트랜지스터(254)의 게이트는 제 4 선택 바신호 수신부(94b)와 연결될 수 있고, 제 4 선택 신호 수신부(94a)로부터 수신되는 제 4 선택 신호와 상보되는 신호를 수신할 수 있다.
반도체 소자는 제 1 스트로브 신호(STB1)를 수신하여, 제 1 메인 워드라인(MW1) 및 제 2 메인 워드라인(MW2)에 동작 신호를 선택적으로 전달하는 제 1 디코더(510)를 더 포함할 수 있다. 또한, 반도체 소자는 제 2 스트로브 신호(STB2)를 수신하여, 제 1 내지 제 4 서브 워드라인들(SW1, SW2, SW3, SW4)에 선택 신호를 선택적으로 전달하는 제 2 디코더(520)를 더 포함할 수 있다.
일 예로서, 제 1 선택 신호 수신부(91a) 및 제 3 선택 신호 수신부(93a)는 제 1 선택 라인(SL1)에 의해 연결될 수 있고, 제 2 선택 신호 수신부(92a) 및 제 4 선택 신호 수신부(94a)는 제 2 선택 라인(SL2)에 의해 연결될 수 있다. 이 경우 제 2 디코더(520)는 제2 스트로브 신호(STB2)를 수신하여, 제 1 선택 라인(SL1) 및 제 2 선택 라인(SL2)에 선택 신호를 선택적으로 전달할 수 있다.
도 15는 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자의 레이아웃을 개략적으로 나타낸 것이다. 이 실시예에 의한 반도체 소자의 레이아웃은, 도 14의 제 1 내지 4 N형 트랜지스터들(101, 102, 103, 104)과 제 1 및 제 2 스위칭 트랜지스터(301, 302)들을 나타낸 회로도를 구현한 것이다.
도 15를 참조하면, 제 1 내지 제 4 N형 트랜지스터들(101, 102, 103, 104)과 제 1 및 제 2 스위칭 트랜지스터(301, 302)들은 사각형의 활성영역(A3)에서 형성될 수 있다. 보다 구체적으로, 제 1 게이트(801)를 포함하는 제 1 N형 트랜지스터(101)는 제 1 서브 워드라인(SW1)과 제 1 그라운드(GND1) 사이에 연결될 수 있다. 제 1 게이트(801)를 포함하는 제 2 N형 트랜지스터는 제 2 서브 워드라인(SW2)과 제 1 그라운드(GND1) 사이에 연결될 수 있다. 제 1 게이트(801)를 포함하는 제 1 스위칭 트랜지스터(301)는 제 1 서브 워드라인(SW1)과 제 2 서브 워드라인(SW2) 사이에 연결될 수 있다. 비록 도면에 도시하지는 않았지만, 제 1 게이트(801)는 제 1 워드라인(미도시)과 전기적으로 연결될 수 있다.
제 2 게이트(802)를 포함하는 제 3 N형 트랜지스터(103)는 제 3 서브 워드라인(SW3)과 제 2 그라운드(GND2) 사이에 연결될 수 있다. 제 2 게이트(802)를 포함하는 제 4 N형 트랜지스터(104)는 제 4 서브 워드라인(SW4)과 제 2 그라운드(GND2) 사이에 연결될 수 있다. 제 2 게이트(802)를 포함하는 제 2 스위칭 트랜지스터(302)는 제 3 서브 워드라인(SW3)과 제 4 서브 워드라인(SW4) 사이에 연결될 수 있다. 비록 도면에 도시하지는 않았지만, 제 2 게이트(802)는 제 2 워드라인(미도시)과 전기적으로 연결될 수 있다.
도 16 및 도 17 각각은 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자를 개략적으로 나타낸 평면도와 사시도이다. 이 실시예에 의한 반도체 소자는 도 15의 반도체 소자의 레이아웃에 따라 구현된 반도체 소자를 나타낸 것이다. 또한 도 18은 도 17의 A-A'에 따른 단면도이고, 도19는 도 17의 B-B'에 따른 평면도이다. 이 실시예에 따른 반도체 소자는 도 5내지 도 8의 반도체 소자의 변형된 예일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 16 내지 도 19를 참조하면, 반도체 소자는 제 2 반도체 기판(10b), 제 4 내지 제 6 채널 영역들(24, 25, 26), 제 4 내지 제 6 접속 영역들(14, 15, 16), 제 3 및 제 4 서브 워드라인(SW3, SW4)들, 제 2 그라운드(GND2) 및 제 2 게이트(802)를 더 포함할 수 있다. 반도체 소자가 제 1 반도체 기판(10a), 제 1 내지 제 3 채널 영역들(21, 22, 23), 제 1 내지 제 3 접속 영역들(11, 12, 13), 제 1 및 제 2 서브 워드라인(SW1, SW2)들, 제 1 그라운드(GND1) 및 제 1 게이트(801)를 포함할 수 있음은 상술한 바와 같다. 보다 구체적으로, 반도체 소자는 제 1 반도체 기판(10a)의 제 4 측면(4)과 제 2 반도체 기판(10b)의 제 8 측면(8)이 직접 접촉되는 액티브 머지(active merge)를 통해 형성될 수 있다.
제 2 반도체 기판(10b)은 직육면체 형태로서, 제 5 내지 제 8 측면(5, 6, 7, 8)들을 포함할 수 있다. 제 2 반도체 기판(10b)은 실리콘 기판, 실리콘-게르마늄(Si-Ge) 기판, 또는 SOI(silicon-on-insulation) 기판일 수 있다.
제 4 채널 영역(24)은 제 3 N형 트랜지스터(103)의 채널 영역으로서, 제 5 측면(5)으로부터 제 2 반도체 기판(10b) 내부로 P형 불순물을 주입하여 형성될 수 있다. 제 5 채널 영역(25)은 제 4 N형 트랜지스터(104)의 채널 영역으로서, 제 5 측면(5)과 반대되는 제 6 측면(6)으로부터 제 2 반도체 기판(10b) 내부로 P형 불순물을 주입하여 형성될 수 있다. 제 6 채널 영역(26)은 제 2 스위칭 트랜지스터(302)의 채널 영역으로서, 제 5 측면(5)과 수직하는 제 7 측면(7)으로부터 제 2 반도체 기판(10b) 내부로 P형 불순물을 주입하여 형성될 수 있다.
제 4 접속 영역(14)은 제 3 N형 트랜지스터(103)의 드레인 영역일 수 있고, 제 2 스위칭 트랜지스터(302)의 소스 영역 또는 드레인 영역일 수 있다. 제 4 접속 영역(14)은 제 4 채널 영역(24)과 제 6 채널 영역(26) 사이에 위치하는 제 2 반도체 기판(10b)의 꼭지점으로부터 제 2 반도체 기판(10b) 내부로 N형 불순물을 주입하여 형성될 수 있다.
제 5 접속 영역(15)은 제 4 N형 트랜지스터(104)의 드레인 영역일 수 있고, 제 2 스위칭 트랜지스터(302)의 소스 영역 또는 드레인 영역일 수 있다. 제 5 접속 영역(15)은 제 5 채널 영역(25)과 제 6 채널 영역(26) 사이에 위치하는 제 2 반도체 기판(10b)의 꼭지점으로부터 제 2 반도체 기판(10b) 내부로 N형 불순물을 주입하여 형성될 수 있다.
제 6 접속 영역(16)은 제 3 N형 트랜지스터(103)의 소스 영역일 수 있고, 제 4 N형 트랜지스터(104)의 소스 영역일 수 있다. 제 6 접속 영역(16)은 제 7 측면(7)과 반대되는 제 8 측면(8)으로부터 제 2 반도체 기판(10b) 내부로 N형 불순물을 주입하여 형성될 수 있다.
제 3 서브 워드라인(SW3)은 제 4 접속 영역(14) 바로 위에 위치하고, 제 4 서브 워드라인(SW4)은 제 5 접속 영역(15) 바로 위에 위치할 수 있다. 제 2 그라운드(GND2)는 제 6 접속 영역(16) 바로 위에 위치할 수 있다.
제 2 게이트(802)는 제 3 및 제 4 N형 트랜지스터(103, 104)와 제 2 스위칭 트랜지스터(302)의 게이트일 수 있다. 제 2 게이트(802)는 제 3 서브 워드라인(SW3), 제 4 서브 워드라인(SW4) 및 제 2 그라운드(GND2) 사이에 위치하는 T 형태의 도전 물질로 형성될 수 있다. 제 2 게이트(802)와 제 2 반도체 기판(10b) 사이에 T 형태의 제 2 절연체(600b)가 위치될 수 있다. 제 1 게이트(801) 및 제 1 절연체(600a)와 마찬가지로, 제 2 게이트(802) 및 제 2 절연체(600b)의 형태는 T 형태에 한정되지 않으며, 예를 들어 Y 형태일 수 있다.
제 2 게이트(802)와 제 3 서브 워드라인(SW3)을 전기적으로 절연시키기 위해, 제 2 게이트(802)와 제 3 서브 워드라인(SW3) 사이에 L 형태의 제 4 스페이서(604)가 형성될 수 있다. 제 2 게이트(802)와 제 4 서브 워드라인(SW4)을 전기적으로 절연시키기 위해, 제 2 게이트(802)와 제 4 서브 워드라인(SW4) 사이에 L 형태의 제 5 스페이서(605)가 형성될 수 있다. 제 2 게이트(802)와 제 2 그라운드(GND2)를 전기적으로 절연시키기 위해, 제 2 게이트(802)와 제 2 그라운드(GND2) 사이에 직육면체 형태의 제 6 스페이서(606)가 형성될 수 있다.
제 1 반도체 기판(10a)의 제 4 측면(4) 및 제 2 반도체 기판(10b)의 제 8 측면(8)이 서로 직접 접촉함은 상술한 바와 같다. 이 경우, 제 3 접속 영역(13) 및 제 6 접속 영역(16)은 직접 접촉할 수 있고, 따라서 통합 접속 영역(17)이 형성될 수 있다. 제 1 그라운드(GND1)와 제 2 그라운드(GND2) 또한 직접 접촉할 수 있고, 따라서 통합 접속 영역(17) 바로 위에 통합 그라운드(GND)가 형성될 수 있다.
제 1 게이트(801) 및 제 2 게이트(802) 는 통합 그라운드(GND)에 대하여 서로 대칭일 수 있다. 마찬가지로, 제 1 내지 제 3 채널 영역들(21, 22, 23)과 제 4 내지 제 6 채널 영역들(24, 25, 26)은 통합 접속 영역(17)에 대하여 서로 대칭일 수 있고, 제 1 및 제 2 접속 영역들(11, 12)과 제 4 및 제 5 접속 영역들(14, 15)은 통합 접속 영역(17)에 대하여 서로 대칭일 수 있다.
제 2 게이트(802), 제 4 채널 영역(24), 제 4 접속 영역(14) 및 제 6 접속 영역(16)에 의하여 제 3 N형 트랜지스터(103)가 형성될 수 있다. 제 2 게이트(802), 제 5 채널 영역(25), 제 5 접속 영역(15) 및 제 6 접속 영역(16)에 의하여 제 4 N형 트랜지스터(104)가 형성될 수 있다. 제 2 게이트(802), 제 6 채널 영역(26), 제 4 접속 영역(14) 및 제 5 접속 영역(15)에 의하여 제 2 스위칭 트랜지스터(302)가 형성될 수 있다. 마찬가지로, 제 1 게이트(801), 제 1 내지 제 3 채널 영역들(21, 22, 23), 제 1 내지 제 3 접속 영역들(11, 12, 13)에 의해 제 1 및 제 2 N형 트랜지스터(101, 102)와 제 1 스위칭 트랜지스터(301)가 형성될 수 있으며, 이는 상술한 바와 같다.
제 3 채널 영역(23)의 불순물 도핑 농도를 변화시킴으로써, 제 1 스위칭 트랜지스터(301)의 스위칭 전류가 조절될 수 있다. 또한, 제 3 채널 영역(23)의 폭(Wa)을 변화시킴으로써, 제 1 스위칭 트랜지스터(301)의 스위친 전류가 조절될 수 있다. 마찬가지로, 제 6 채널 영역(26)의 불순물 도핑 농도를 변화시킴으로써 제 2 스위칭 트랜지스터(302)의 스위칭 전류가 조절될 수 있고, 제 6 채널 영역(26)의 폭(Wb)을 변화시킴으로써 제 2 스위칭 트랜지스터(302)의 스위칭 전류가 조절될 수 있다.
비록 도면에 도시하지는 않았지만, 제 3 채널 영역(23)의 폭(Wa)을 변화시키기 위해, 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 두께 W1만큼 제 1 소자 분리 영역(미도시)이 형성될 수 있다. 또한, 제 6 채널 영역의 폭(Wb)을 변화시키기 위해, 제 7 측면(7)으로부터 제 2 반도체 기판(10b) 내부로 두께 W2만큼 제 2 소자 분리 영역(미도시)이 형성될 수 있다. 이에 대해서는 도 20 내지 도 22에서 설명하기로 한다.
도 19를 참조하면, 사각형의 활성영역(A3)은 소자 분리 영역(미도시)에 의해 한정되어 정의될 수 있다. 제 1 접속 영역(11) 및 제 2 접속 영역(12)은 활성영역(A3)의 제 3 측면(3)을 공유하는 양 코너부들에 각각 형성될 수 있다. 제 4 접속 영역(14) 및 제 5 접속 영역(15)은 활성영역(A3)의 제 7 측면(7)을 공유하는 양 코너부들에 각각 형성될 수 있다.
통합 접속 영역(17)은 상기 제 1 내지 제 4 접속 영역들(11, 12, 14, 15)과 이격되고, 상기 제 3 측면(3) 및 제 7 측면(7)과 수직하는 활성영역(A)의 일측면(1,6)과 타측면(2,5) 사이에 연속적으로 형성될 수 있다.
상술한 바와 같이, 도면의 경우 채널 영역의 경계가 점선에 의해 한정되어 있으나, 이는 구분의 편의를 위해 도시된 것일 뿐이다. 따라서, 예를 들어, 제 4 내지 제 6 채널 영역들(24, 25, 26)은 서로 다른 도핑 농도를 가질 수도 있고, 서로 동일한 도핑 농도를 가질 수도 있다. 또한 제 4 내지 제 6 채널 영역들(24, 25, 26)을 포함하도록, T 형태의 제 2 통합 채널 영역(미도시)이 형성될 수 있다. 이 경우, 제 1 내지 제 3 접속 영역들(11, 12, 13) 사이의 T 형태의 영역으로 정의된 제 1 통합 채널 영역과 마찬가지로, 상기 제 2 통합 채널 영역은 제 4 내지 제 6 접속 영역들(14, 15, 16) 사이의 T 형태의 영역으로 정의될 수 있다.
도 20은 본 발명의 기술적 사상에 따른 다른 실시예에 의한 서브 워드 라인 드라이버를 포함하는 반도체 소자로서, 도 17의 반도체 소자에 소자 분리 영역이 추가된 것이다. 도 21은 도 20의 A-A'에 따른 단면도이고, 도22는 도 20의 B-B'에 따른 평면도이다. 이하 중복되는 설명은 생략하기로 한다.
도 20 내지 도 22를 참조하면, 제 1 소자 분리 영역(41)은 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 형성된 절연층이고, 제 2 소자 분리 영역(42)은 제 7 측면(7)으로부터 제 2 반도체 기판(10b) 내부로 형성된 절연층일 수 있다. 제 1 및 제 2 소자 분리 영역들(41, 42)은 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation) 등으로 구현될 수 있다. 제 1 소자 분리 영역(41)에 의해, 제 1 및 제 2 N형 트랜지스터(101, 102)와 제 1 스위칭 트랜지스터(301)는 U 형태의 활성영역에서 형성될 수 있음은 상술한 바와 같다. 마찬가지로, 제 2 소자 분리 영역(42)에 의해, 제 3 및 제 4 N형 트랜지스터(103, 104)와 제 2 스위칭 트랜지스터(302)는 U 형태의 활성영역에서 형성될 수 있다. 따라서, 액티브 머지(active merge)에 의해, 반도체 소자의 제 1 내지 제 4 N형 트랜지스터들(101, 102, 103, 104)과 제 1 및 제 2 스위칭 트랜지스터(301, 302)들은 H 형태의 활성영역(A4)에서 형성될 수 있다.
제 1 소자 분리 영역(41)은 제 3 측면(3)으로부터 제 7 측면(7)을 향하여 소정 두께만큼 확장되어 형성될 수 있다. 보다 구체적으로, 제 1 소자 분리 영역(41)은 제 3 측면(3)으로부터 제 1 반도체 기판(10a) 내부로 두께 W1만큼 형성될 수 있다. 제 1 소자 분리 영역(41)은 제 3 채널 영역(23)의 폭(Wa')을 변화시킬 수 있고, 따라서 제 1 스위칭 트랜지스터(301)의 스위칭 전류가 제 1 소자 분리 영역(41)에 의해 조절될 수 있다.
제 2 소자 분리 영역(42)은 제 7 측면(7)으로부터 제 4 측면(4)을 향하여 소정 두께만큼 확장되어 형성될 수 있다. 보다 구체적으로, 제 2 소자 분리 영역(42)은 제 7 측면(7)으로부터 제 1 반도체 기판(10a) 내부로 두께 W2만큼 형성될 수 있다. 제 2 소자 분리 영역(42)은 제 6 채널 영역(26)의 폭(Wb')을 변화시킬 수 있고, 따라서 제 2 스위칭 트랜지스터(302)의 스위칭 전류가 제 2 소자 분리 영역(42)에 의해 조절될 수 있다.
도 23은 본 발명의 기술적 사상에 따른 실시예에 의한 메모리 소자를 포함하는 메모리 모듈(1000)을 나타내는 평면도이다.
도 23을 참조하면, 메모리 모듈(1000)은 복수개의 메모리 칩들(1010) 및 복수개의 외부 단자들(1020)을 포함할 수 있다. 복수개의 메모리 칩들(1010)은 각각 도 12에 나타난 메모리 소자를 포함할 수 있다. 외부 단자(1020)는 각각의 메모리 칩(1010) 내 메모리 소자의 제 1 및 제 2 디코더(도 12의 510, 520), 비트라인(도 12의 BL0, BL1)과 연결될 수 있다. 외부 단자(1020)는 컴퓨팅 시스템(미도시)과 연결되어, 상기 컴퓨팅 시스템으로부터 스트로브 신호들(도 12의 STB1, STB2) 및 입력 데이터 신호를 메모리 소자로 전달할 수 있고, 각각의 메모리 칩(1010) 내 메모리 소자에 저장된 데이터 신호를 상기 컴퓨팅 시스템으로 전달할 수 있다.
도 24는 본 발명의 기술적 사상에 따른 실시예에 의한 메모리 모듈을 포함하는 컴퓨팅 시스템(1100)을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(1100)은 중앙 처리 장치(central process unit, CPU, 1110), 사용자 인터페이스(user interface, UI, 1130), 전원(1140), 및 메모리 모듈(1000)을 포함할 수 있다.
메모리 모듈(1000)은 시스템 버스(1120)를 통해, 중앙 처리 장치(1110), 사용자 인터페이스(1130) 및 전원(1140)에 전기적으로 연결된다. 사용자 인터페이스(1130)를 통해 제공되거나, 중앙 처리 장치(1110)를 통해 처리된 데이터는 메모리 모듈(1000)에 저장된다. 도면에 도시하지는 않았지만, 본 발명에 따른 컴퓨팅 시스템(1100)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor) 등을 더 포함할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 메모리 셀에 동작 신호를 전달하는 제 1 서브 워드라인 및 제 2 서브 워드라인;
    상기 제 1 서브 워드라인 및 상기 제 2 서브 워드라인에 상기 동작 신호를 선택적으로 전달하는 메인 워드라인; 및
    상기 제 1 서브 워드라인 및 상기 제 2 서브 워드라인 사이에 연결된 스위칭 트랜지스터를 포함하고,
    상기 스위칭 트랜지스터의 게이트는 상기 메인 워드라인과 연결된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 서브 워드라인 및 그라운드 사이에 연결된 제 1 N형 트랜지스터; 및
    상기 제 2 서브 워드라인 및 상기 그라운드 사이에 연결된 제 2 N형 트랜지스터를 더 포함하고,
    상기 제 1 및 제 2 N형 트랜지스터의 게이트들은 상기 메인 워드라인과 연결된 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 N형 트랜지스터와 상기 스위칭 트랜지스터는 사각형의 활성영역에서 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 N형 트랜지스터와 상기 스위칭 트랜지스터는 U 형태의 활성영역에서 형성된 것을 특징으로 하는 반도체 소자.
  5. 일단이 제 1 선택 신호 수신부와 연결된 제 1 P형 트랜지스터;
    일단이 제 2 선택 신호 수신부와 연결된 제 2 P형 트랜지스터;
    일단이 그라운드와 연결되는 제 1 N형 트랜지스터 및 제 2 N형 트랜지스터;
    상기 제 1 P형 트랜지스터의 타단과 상기 제 1 N형 트랜지스터의 타단 사이에 연결된 제 1 서브 워드라인;
    상기 제 2 P형 트랜지스터의 타단과 상기 제 2 N형 트랜지스터의 타단 사이에 연결된 제 2 서브 워드라인;
    상기 제 1 서브 워드라인과 상기 제 2 서브 워드라인 사이에 연결된 제 1 스위칭 트랜지스터; 및
    상기 제 1 및 제 2 N형 트랜지스터들, 상기 제 1 및 제 2 P형 트랜지스터들, 및 상기 제 1 스위칭 트랜지스터의 게이트들과 연결된 제 1 메인 워드라인을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    일단이 제 3 선택 신호 수신부와 연결된 제 3 P형 트랜지스터;
    일단이 제 4 선택 신호 수신부와 연결된 제 4 P형 트랜지스터;
    일단이 그라운드와 연결되는 제 3 N형 트랜지스터 및 제 4 N형 트랜지스터;
    상기 제 3 P형 트랜지스터의 타단과 상기 제 3 N형 트랜지스터의 타단 사이에 연결된 제 3 서브 워드라인;
    상기 제 4 P형 트랜지스터의 타단과 상기 제 4 N형 트랜지스터의 타단 사이에 연결된 제 4 서브 워드라인;
    상기 제 3 서브 워드라인과 상기 제 4 서브 워드라인 사이에 연결된 제 2 스위칭 트랜지스터; 및
    상기 제 3 및 제 4 N형 트랜지스터, 상기 제 3 및 제 4 P형 트랜지스터, 및 상기 제 2 스위칭 트랜지스터의 게이트들과 연결된 제 2 메인 워드라인을 더 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 4 N형 트랜지스터들과 상기 제 1 및 제 2 스위칭 트랜지스터들은 사각형 형태의 활성영역에서 형성된 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제 1 내지 제 4 N형 트랜지스터들과 상기 제 1 및 제 2 스위칭 트랜지스터들은 H 형태의 활성영역에서 형성된 것을 특징으로 하는 반도체 소자.
  9. 소자 분리 영역에 의해 정의된 반도체 기판 상의 사각형의 활성영역;
    상기 활성영역의 제 1 변을 공유하는 상기 제 1 변의 양 코너부들 중 일 코너부에 형성되고, 제 1 서브 워드라인에 연결되는 제 1 접속 영역;
    상기 제 1 변의 타 코너부에 형성되고, 제 2 서브 워드라인에 연결되는 제 2 접속 영역;
    상기 제 1 및 제 2 접속 영역들과 이격되고, 상기 활성영역의 상기 제 1 변과 반대되는 제 2 변을 공유하는 상기 제 2 변의 양 코너부들에 걸쳐 연속적으로 형성된 제 3 접속 영역; 및
    상기 제 1 내지 제 3 접속 영역들 사이의 영역으로 정의되고, 적어도 일부가 스위칭 트랜지스터를 구성하는 채널 영역을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 1 변으로부터 상기 제 2 변을 향하여 소정 두께만큼 확장되어 형성된 소자 분리 영역을 더 포함하는 반도체 소자.
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