JP5224659B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、ワード線の駆動回路に関する。
近年、携帯電話端末のバッテリー保持時間が長時間化しており、携帯電話端末等に搭載されるダイナミックメモリ（セルデータの保持にリフレッシュを必要とする）もその低消費電力化が求められている。なお、携帯電話端末等に搭載されるダイナミックメモリとしては、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）や、メモリコアを、ＤＲＡＭセルで構成し、ＳＲＡＭ（スタティックランダムアクセスメモリ）インターフェース仕様に準拠した擬似ＳＲＡＭがある。
特に、携帯電話端末の使用状態の大部分を占める待ち受け状態でのバッテリー保持時間を長くする上で、ダイナミックメモリのスタンバイ時の消費電流（スタンバイ電流）を削減することが重要である。
一方、ダイナミックメモリ（ＤＲＡＭや擬似ＳＲＡＭ）においては、メモリセルに記憶されるＨＩＧＨレベルの保持データの読み出しマージンを向上させるために、ワード線の選択（ＨＩＧＨレベル）を、外部電源電圧よりも高い昇圧電圧で制御している。
また、セルトランジスタのサブスレッショルドリーク削減のために、非選択時のワード線のレベル（ＬＯＷレベル）は接地電位よりも、低いレベルに設定される。
図８は、従来のワード線駆動回路の構成の一典型例を示す図である。図８を参照すると、ワード線駆動回路１０”は、ソースがＲＡＩ線（サブワードデコード線）に接続されたＰＭＯＳＦＥＴ１２と、ソースがＶＫＫに接続されたＮＭＯＳＦＥＴ１８とを備え、ＰＭＯＳＦＥＴ１２とＮＭＯＳＦＥＴ１８のゲートは共通接続されて、メインワード信号ＭＷＬＢに接続され、ＰＭＯＳＦＥＴ１２とＮＭＯＳＦＥＴ１８のドレインは共通接続されてワード線ＷＬ（「サブワード線」ともいう）に接続され、さらに、ソースがＶＫＫに接続されドレインがワード線ＷＬに接続され、ゲートがＲＡＩＢ（ＲＡＩの相補信号）に接続されたＮＭＯＳＦＥＴ２０を備えている。なお、ＭＷＬＢは、ワード線駆動回路（サブワードドライバ）によってそれぞれ駆動される複数のサブアレイに共通に配設されるメインワード線ＭＷＬ（不図示）の相補信号（ＭＷＬをインバータで反転した反転信号）であり、メインワード線ＭＷＬの選択時にＬＯＷレベルとされ、メインワード線ＭＷＬの非選択時に、ＨＩＧＨレベル（昇圧電圧）とされる。各サブアレイに対応して設けられるワード線駆動回路（サブワードドライバ回路）の駆動電源は、選択時に、ＨＩＧＨレベルとされるＲＡＩ信号（サブワードデコード信号）から供給される。ＲＡＩ信号は、図示されないＲＡＩドライバ回路から供給される。なお、図８において、ＰＭＯＳＦＥＴ１２のバックゲートは昇圧電圧ＶＰＰに接続されている。
図８において、ワード線ＷＬの選択時（ワード線選択期間）、ＭＷＬＢはＬＯＷレベルとされ、ＲＡＩはＨＩＧＨレベルとされ、ＲＡＩＢはＬＯＷレベルとされ、ＰＭＯＳＦＥＴ１２がオンし、ＮＭＯＳＦＥＴ１８がオフし、ワード線ＷＬをＲＡＩ電位（昇圧電位）に充電駆動する。なお、このとき、ＲＡＩＢはＬＯＷレベルであるため、ＮＭＯＳＦＥＴ２０もオフ状態とされる。
ワード線ＷＬの非選択時に、ＲＡＩはＬＯＷレベルとされ、ＲＡＩＢはＨＩＧＨレベルとされる。このとき、ＮＭＯＳＦＥＴ２０がオンし、選択時に、ＲＡＩ電位に充電されたワード線ＷＬを、ＶＫＫ電位に放電する。なお、ＲＡＩ信号がＬＯＷレベルとされワード線ＷＬの非選択時に、ＭＷＬＢがＨＩＧＨレベルの場合、ＮＭＯＳＦＥＴ１８もオンし、ＮＭＯＳＦＥＴ２０とともにワード線ＷＬを放電するが、ＭＷＬＢがＬＯＷレベルの場合（同一メインワード線に接続する他のサブアレイのワード線駆動回路が活性化される場合等）、ＮＭＯＳＦＥＴ２０による放電が行われる。
従来のワード線駆動回路１０”においては、ワード線の非選択時、ＰＭＯＳＦＥＴ１２のゲートとドレイン間の電圧差が大きくなるため、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が発生してしまう。後述する図９の例では、ワード線非選択時、ＭＷＬＢ＝３．５Ｖ（ＰＭＯＳＦＥＴ１２のゲート電圧）、ＷＬ＝−０．５Ｖ（ＰＭＯＳＦＥＴ１２のドレイン電圧）とされ、ＰＭＯＳＦＥＴ１２のゲートとドレイン間の電圧差は４．０Ｖとなる。ＧＩＤＬは、ゲート−ドレイン間の電圧差、及び、ゲート−ソース間の電圧差に依存してトランジスタのドレイン−基板間、及び、ソース−基板間に流れる（図８の（１）、及び（２）’）ため、上記電圧差が大きいほど、ＧＩＤＬは大きくなる。
ダイナミックメモリのスタンバイ時においては、数十ｕｓおきに、リフレッシュが行われる以外は、ワード線は、非選択状態であり、ほぼ定常的にＧＩＤＬが発生する。
一例として、図９に示すような電圧設定とした場合、メモリセルの規模を２５６Ｍｂｉｔ（メガビット）とすると、ＧＩＤＬは８０ｕＡ（高温時）となり、無視できない程に大きい。
スタンバイ電流削減のためには、ＧＩＤＬの削減が重要となる。
ＧＩＤＬの削減のため、例えば特許文献１には、ワード線の選択レベル（ＨＩＧＨレベル）と同電位の昇圧電圧とワード線の選択レベル（ＨＩＧＨレベル）よりも低い電圧の２種類の電圧を、内部回路にて生成し、メモリセルへの読み書き動作が行われるアクティブ期間中における、ワード線の非選択状態時に、ワード線駆動回路のＰＭＯＳＦＥＴのゲートには、前記昇圧電圧線が接続され、一方、メモリセルへの読み出し／書き込み動作を行わないスタンバイ期間中における、ワード線非選択状態時には、ワード線駆動回路のＰＭＯＳＦＥＴのゲートには、前記昇圧電圧よりも低い電圧線が接続されるように切替制御する構成が開示されている。このように、ワード線非選択状態において、アクティブ時とスタンバイ時でＰＭＯＳＦＥＴへの入力レベルを変化させることで、スタンバイ時における、ＰＭＯＳＦＥＴのゲート−ドレイン間の電圧差を小さくし、ＧＩＤＬを削減している。なお、アクティブ時のＧＩＤＬは大きいままであるが、読み出し／書き込み動作に要する電流と比べて、ＧＩＤＬは小さいため、アクティブ時のＧＩＤＬは問題とはならない。
また、特許文献２には、ワード線駆動回路を含めたメモリ回路、及び論理回路において、ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）のソース電極線を、アクティブ時には、接地電位に保ち、スタンバイ時には、ソース電極線を接地電圧よりも高いレベルに切り替えることにより、スタンバイ時における、ゲート−ドレイン間の電圧差を小さくし（ワード線駆動回路においては、ワード線非選択時には、ＮＭＯＳＦＥＴがＯＮするため、ＮＭＯＳＦＥＴのソース電極線の電位＝ＰＭＯＳＦＥＴのドレインの電位となる）、ＧＩＤＬを削減している。
なお、特許文献３には、入力回路（入力電圧トラッキング型バイアス電圧発生回路）として、電源ＶＤＤＱにソースが接続されたＰＭＯＳＦＥＴ（Ｑ９）と、ＶＳＳにソースが接続されたＮＭＯＳＦＥＴ（Ｑ８）と、ＰＭＯＳＦＥＴ（Ｑ９）のドレインとＮＭＯＳＦＥＴ（Ｑ８）のドレインの間に、並列に接続され、ゲートがＶＳＳとＶＤＤＱにそれぞれ接続されたＰＭＯＳＦＥＴ（Ｑ１１）とＮＭＯＳＦＥＴ（Ｑ１０）を備え、ＰＭＯＳＦＥＴ（Ｑ９）とＮＭＯＳＦＥＴ（Ｑ８）のゲートは入力ＶＩＮに接続され、ＰＭＯＳＦＥＴ（Ｑ９）とＮＭＯＳＦＥＴ（Ｑ８）のドレインからバイアス電圧を、差動増幅回路に出力する構成が開示されている。このように、特許文献３には、ＰＭＯＳＦＥＴの縦積み構成が開示されているが、入力回路であり、本発明のドライバとは、課題、構成において、全く相違している。
特開２００５−１５８２２３号公報 特開２００５−１９２２３４号公報 特開２０００−３０６３８２号公報
上記したように、特許文献１では、ゲート電圧をスタンバイ時に、アクティブ時（通常動作モード時）のレベルから切り替えることで、スタンバイ時のＧＩＤＬの削減を行っている。
また特許文献２では、ＮＭＯＳＦＥＴのソース電極線をスタンバイ時に、アクティブ時（通常動作モード時）の接地電位よりも高いレベルに切り替えることで、スタンバイ時のＧＩＤＬの削減を行っている。
しかしながら、上記特許文献１、２に記載の手法は以下のような課題を有している。なお、以下は、本発明者による検討結果による。
上記特許文献１、２においては、アクティブ時とスタンバイ時とで、異電位間で接続を切り替える構成であることから、接続の切り替え時に、接続節点における充電／放電により、電流消費が発生してしまう。
このため、アクティブ−スタンバイ間の動作切り替えが頻繁に発生した場合、スタンバイ時のＧＩＤＬは削減できたとしても、接続節点の充電／放電・電流が影響し、スタンバイ電流がかえって増加してしまうことになる。
本願で開示される発明は、本発明者による上記検討結果と知見に基づき、全く独自に創案されたものであって、概略以下の構成とする。
本発明の１つのアスペクト（側面）に係るドライバ回路は、入力信号に応じて出力を駆動する複数のＭＯＳトランジスタのうち第１導電型のＭＯＳトランジスタに対して縦積み形態に少なくとも一つの第１導電型のＭＯＳトランジスタを挿入し、縦積みに挿入される前記第１導電型のＭＯＳトランジスタのオフ時に、そのゲートには、他の第１導電型のＭＯＳトランジスタに対して与えられるオフ時のゲート電位とは異なる電位が与えられる、構成とされている。
本発明においては、縦積みに挿入される前記第１導電型のＭＯＳトランジスタは、そのソースが、他の第１導電型のＭＯＳトランジスタのドレインに接続され、そのドレインは、別の第１導電型のＭＯＳトランジスタのソース、又は、第２導電型のＭＯＳトランジスタのドレインに接続されている。
本発明においては、縦積みに挿入される前記第１導電型のＭＯＳトランジスタのオン時のゲート電位は、前記他の第１導電型のＭＯＳトランジスタに対して与えられるオン時のゲート電位と同一とされる。
本発明においては、縦積みに挿入される前記第１導電型のＭＯＳトランジスタのゲートに入力される信号は、その振幅が、他のＭＯＳトランジスタのゲートに与えられる信号の振幅よりも小さく設定された２値信号とされる。
本発明においては、縦積みに挿入される前記第１導電型のＭＯＳトランジスタのゲートに入力される信号は固定電位としてもよい。
本発明においては、縦積みに挿入される前記第１導電型のＭＯＳトランジスタが、ＰチャネルＭＯＳトランジスタよりなり、前記ＰチャネルＭＯＳトランジスタのオフ時のゲート電位が、前記ドライバを構成する他のＰチャネルＭＯＳトランジスタに対して与えられるオフ時のゲート電位よりも低い構成とされる。
本発明に係る半導体記憶装置においては、上記ドライバ回路を、ワード線を駆動するワード線駆動回路として備えている。
本発明に係る半導体記憶装置においては、前記複数のＭＯＳトランジスタが、ゲートが共通に前記入力信号に接続され、ソースが、第１、第２の電源にそれぞれ接続される、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを含み、縦積みに挿入される前記第１導電型のＭＯＳトランジスタとして、前記ＰチャネルＭＯＳトランジスタのドレインと前記ＮチャネルＭＯＳトランジスタのドレインの間に接続された別のＰチャネルＭＯＳトランジスタを備え、前記別のＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタのドレイン同士の接続点がワード線に接続されている。
本発明においては、前記入力信号が高電位（ＨＩＧＨレベル）のとき、前記第１の電源電位は低電位（ＬＯＷレベル）とされ、且つ、前記別のＰチャネルＭＯＳトランジスタのゲート電位は前記入力信号の高電位よりも低い所定の電位とされる。また、前記入力信号が低電位（ＬＯＷレベル）のとき、前記第１の電源電位は高電位（ＨＩＧＨレベル）とされ、且つ、前記別のＰチャネルＭＯＳトランジスタのゲート電位は前記入力信号と同電位とされ、前記第２の電源の電位は、前記第１の電源電位の低電位と同一の固定電位とされる。
本発明においては、前記入力信号が、メインワード線の選択、非選択時にそれぞれ低電位、高電位とされる信号であり、前記第１の電源を供給する電源線が、前記ワード線の選択時に高電位とされ、非選択時に低電位とされるデコード信号線よりなり、前記ワード線と第２の電源間には、前記デコード信号が低電位のときオンするＮチャネルＭＯＳトランジスタを備えている。
本発明においては、前記第１の電源の高電位及び前記入力信号の高電位は、選択ワード線の高電位に対応する電位が用いられる。
本発明によれば、上記構成としたことにより、ワード線の非選択時、ＰチャネルＭＯＳトランジスタのゲート−ドレイン間の電圧差を小さくし、ドレイン側のＧＩＤＬを減少させることができる。
また、本発明によれば、異電位間での接続切り替えを行わないため、充放電による電流消費を発生することなく、スタンバイ電流を削減することができる。
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明の原理を説明すると、本発明は、ワード線駆動回路において、ゲートが共通に入力信号に接続され、ソースがＲＡＩとＶＫＫにそれぞれ接続されたＰチャネルＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）（１２）とＮチャネルＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）（１８）について、ＰＭＯＳＦＥＴ（１２）と縦積み形態に、ＰＭＯＳＦＥＴ（１６）を挿入し（図１参照）、このＰＭＯＳＦＥＴ（１６）のゲートに接続する信号（ＳＥＣ）のＨＩＧＨ電位を、ＰＭＯＳＦＥＴ（１２）とＮＭＯＳＦＥＴ（１８）のゲートに入力される入力信号（ＭＷＬＢ）のＨＩＧＨ電位よりも低くする。ＭＷＬＢがＨＩＧＨレベルとされ、ＲＡＩがＬＯＷレベルとされ、ワード線ＷＬの非選択時、ＰＭＯＳＦＥＴ（１２）のゲート−ドレイン間の電圧差を小さくし（ＳＥＣのＨＩＧＨ電位とＶＫＫ電位の差電圧）、ＰＭＯＳＦＥＴ（１２）のドレイン側のＧＩＤＬを減少させることができる。以下実施例に即して説明する。
図１は、本発明の一実施例のワード線駆動回路の構成を示す図である。図１に示すように、本実施例のワード線駆動回路１０には、選択時にＬＯＷレベルとされ、非選択時にＨＩＧＨレベルとして昇圧電圧が供給されるメインワード信号ＭＷＬＢ（メインワード線ＭＷＬの反転信号）と、当該ワード線駆動回路１０の選択時に、ＨＩＧＨレベル（昇圧電圧）とされ、非選択時にＬＯＷレベルとされるサブワードデコード信号ＲＡＩと、ＲＡＩの逆相信号であるＲＡＩＢに加え、メインワード信号ＭＷＬＢよりも、振幅が小さいセクション信号ＳＥＣ信号が入力される。ワードドライバ（「サブワードドライバ」ともいう）１４は、ソースがＲＡＩに接続されたＰＭＯＳＦＥＴ１２と、ソースがＶＫＫに接続されたＮＭＯＳＦＥＴ１８と、ＰＭＯＳＦＥＴ１２のドレインにそのソースが接続され、ＮＭＯＳＦＥＴ１８のドレインにそのドレインが接続され、そのゲートに信号ＳＥＣが接続されたＰＭＯＳＦＥＴ１６と、を備えている。ＰＭＯＳＦＥＴ１２とＮＭＯＳＦＥＴ１８のゲートは共通接続されてメインワード信号ＭＷＬＢ（対応するメインワード線ＭＷＬの選択時にＬＯＷレベル）に接続されている。ＰＭＯＳＦＥＴ１６のドレインとＮＭＯＳＦＥＴ１８のドレインの接続点はワード線ＷＬに接続されている。さらに、ソースがＶＫＫに接続されドレインがワード線ＷＬに接続され、ゲートがＲＡＩＢ（ＲＡＩの反転信号）に接続されたＮＭＯＳＦＥＴ２０を備えている。
ワード線ＷＬの選択時、信号ＭＷＬＢがＬＯＷレベル、ワードドライバ１４を駆動するＲＡＩ信号がＨＩＧＨレベル、ＲＡＩＢ信号がＬＯＷレベル、ＳＥＣ信号がＬＯＷレベルとなり、ＰＭＯＳＦＥＴ１２、ＰＭＯＳＦＥＴ１６がともにＯＮし、ＮＭＯＳＦＥＴ１８、ＮＭＯＳＦＥＴ２０がともにＯＦＦし、ワード線ＷＬは、昇圧電圧レベル（ＨＩＧＨレベル）となる。
一方、ワード線非選択時、入力信号ＭＷＬＢがＨＩＧＨレベル、ＲＡＩ信号がＬＯＷレベル、ＲＡＩＢ信号がＨＩＧＨレベル、ＳＥＣ信号がＨＩＧＨレベルとなり、ＰＭＯＳＦＥＴ１２、ＰＭＯＳＦＥＴ１６がともにＯＦＦ、ＮＭＯＳＦＥＴ１８、ＮＭＯＳＦＥＴ２０がともＯＮし、ワード線ＷＬは、電源ＶＫＫの負電圧レベル（ＬＯＷレベル）となる。その際、ＰＭＯＳＦＥＴ１６のゲート電位（＝ＳＥＣ信号のＨＩＧＨ電位）は、ＰＭＯＳＦＥＴ１２のゲート電位（＝ＭＷＬＢのＨＩＧＨ電位）よりも低いため、そのゲート−ドレイン間の電圧差を小さくすることができ、ドレイン側のＧＩＤＬを減少させることができる。
図２は、本発明の一実施例におけるメモリ回路の構成を示す図である。図２に示すように、１つのセクション選択信号ＳＥＣは、複数のワード線駆動回路１０に共通して入力される。ＳＥＣの入力単位をセクション単位にすることにより、セクション選択回路１１におけるＳＥＣ信号を発生するための論理構成を簡素化している。セルアレイの複数本のワード線を１つのセクションとし、１つのセルアレイを複数のセクションに区分した構成において、セクション選択信号ＳＥＣは、ＲＯＷアドレス信号をデコードするＲＯＷアドレスデコーダ（Ｘデコーダ）内で生成される。例えば８Ｋ（＝８１９２本）のワード線のセルアレイを３２のセクションに区分した場合、１セクションに２５６本のワード線が含まれ、１本のセクション選択信号ＳＥＣは、１つのセクション内のワード線駆動回路（２５６個のワード線駆動回路）を制御する。
図３（Ａ）に示すように、セルアレイがＳＥＣ０からＳＥＣ３１の３２のセクションを備えている場合、図３（Ｂ）に示すように、ワード線が選択されるセクションについてのみセクション選択信号ＳＥＣを活性化させる（ＬＯＷレベルとする）ことにより、動作電流を抑えることができる。図３（Ｂ）に示すように、ワード線が選択されるセクション（ＳＥＣ０）が、該ワード線の選択期間だけＬＯＷレベルとされ、他のセクション選択信号ＳＥＣ１〜ＳＥＣ３１はＨＩＧＨレベルとされる。なお、図１のＰＭＯＳＦＥＴ１６のゲートに供給する制御信号は、セクション選択信号に限定されるものでなく、ＨＩＧＨ電位がＭＷＬＢのＨＩＧＨ電位より低い２値の制御信号であれば、他の任意の信号を用いてもよいことは勿論である。
図４は、図１に示した本実施例の構成において、通常動作モード（アクティブ）時、スタンバイモード時における動作を示すタイミング図である。アクティブ時においては、リード／ライト動作、及び、リフレッシュ動作時において、入力アドレスに対応したワード線が選択状態となる。なお、リフレッシュ動作のリフレッシュアドレスは、外部から入力する代わりに、半導体メモリ内部で生成する構成であってもよい。
初期状態では、ＳＥＣ信号はＨＩＧＨレベル、ＭＷＬＢ信号はＨＩＧＨレベル、ＲＡＩ信号はＬＯＷレベル、ＲＡＩＢ信号はＨＩＧＨレベルとなっている。
リード・コマンド、ライト・コマンド、及びリフレッシュ・コマンド（内部からの要求も有り得る）の入力のいずれかが行われると、入力アドレスに対応した、セクションのＳＥＣ信号が先ず、ＬＯＷレベルに遷移する。入力アドレスとしては、リフレッシュ時に内部生成されたリフレッシュアドレスであってもよい。
続いて、同じく入力されたアドレスに対応したＭＷＬＢ信号がＬＯＷレベル、選択されたワードドライバ１４を駆動するためのＲＡＩ信号がＨＩＧＨレベル、ＲＡＩＢがＬＯＷレベルとなり、ＰＭＯＳＦＥＴ１２、１６がオンし、ワード線ＷＬが選択状態（ＲＡＩ線のＨＩＧＨ電位）となる。リード動作、ライト動作、リフレッシュ動作が完了すると、ＭＷＬＢ信号がＨＩＧＨレベル、ＲＡＩ信号がＬＯＷレベル、ＲＡＩＢがＨＩＧＨレベルとなる。次に、ＳＥＣ信号がＨＩＧＨレベルとなり、ＮＭＯＳＦＥＴ１８、２０がオンし、ワード線ＷＬが放電され、非選択状態（ＶＫＫ電位のＬＯＷレベル）となる。上記のようにＳＥＣ信号を制御することで、アクセス・スピードを損なうことなく、ＧＩＤＬを削減する。
スタンバイ時においては、リフレッシュ動作時においてのみ、入力アドレス（リフレッシュアドレス）に対応したワード線が選択状態となる。ワード線駆動回路の動作自体は、アクティブ時と同様である。
セルへのアクセス要求が無い場合（アクティブ時、スタンバイ時共）、全てのＳＥＣ信号がＨＩＧＨレベル、ＭＷＬＢがＨＩＧＨレベル、ＲＡＩがＬＯＷレベル、ＲＡＩＢがＨＩＧＨレベルの状態となり、全てのワード線ＷＬが非選択状態（ＬＯＷレベル）となる。
特に、スタンバイ時においては、数十ｕｓおきに、リフレッシュが行われる以外は、ワード線は非選択状態となるため、ＧＩＤＬの低減が及ぼすスタンバイ電流削減の効果は大きい。
このように、ワード線駆動回路において、昇圧電圧、負電圧ＶＫＫを用いていたとしても、本発明のように、ＰＭＯＳＦＥＴを縦積みで備え、該ＰＭＯＳＦＥＴを制御するゲート電圧のＨＩＧＨレベルを、ワード線駆動回路の駆動を制御する制御信号のＨＩＧＨレベルよりも低くすることにより、ＰＭＯＳＦＥＴのゲート−ドレイン間の電圧差を小さくし、ドレイン側のＧＩＤＬを減少させることができる。
図５（Ａ）には、本実施例において、スタンバイモード時のＭＷＬＢ、ＳＥＣ、ＲＡＩＢ、ＲＡＩ、ＷＬ／ＶＫＫの電圧設定例が示されている。ＭＷＬＢ＝３．５Ｖ、ＳＥＣ＝２．５Ｖ、ＲＡＩＢ＝３．５Ｖ、ＲＡＩ＝０Ｖ、ＷＬ／ＶＫＫ＝−０．５Ｖとされる。図８の場合、ＭＷＬＢ＝３．５ＶとＶＫＫ＝−０．５Ｖの電位差は４．０Ｖである。本発明によれば、ＳＥＣのＨＩＧＨ電位の２．５ＶとＶＫＫ＝−０．５Ｖの電位差は３．０Ｖである。図８のＧＩＤＬ対策無しの構成では、スタンバイモード時、ＰＭＯＳＦＥＴ１２のゲートードレイン間電圧は４．５Ｖであるのに対して、本実施例の場合、２．５Ｖ−（ＶＫＫ＝−０．５Ｖ）＝３．０Ｖとなり、ゲート−ドレイン間電圧を緩和している。
図５（Ｂ）には、ＧＩＤＬ対策無しの場合における、ＰＭＯＳＦＥＴ１２のゲートードレイン間電圧Ｖｇｄ（２）’（図８参照）と、本実施例におけるＰＭＯＳＦＥＴ１６のゲートードレイン間電圧Ｖｇｄ（２）（図１参照）のＧＩＤＬが対比して示されている。図５（Ｂ）において、横軸は、ゲート−ドレイン電圧Ｖｇｄであり、縦軸はＧＩＤＬを対数（Ｌｏｇ）スケールで示したものである。なお、図５（Ｂ）の（１）は、ＰＭＯＳＦＥＴ１２（図１、及び図８参照）のゲート−ソース電圧Ｖｇｓである。
本実施例においては、図６に示すような電圧設定としてもよい。各信号の振幅は、ＳＥＣが−０．５と２．５、ＭＷＬＢが−０．５と３．５、ＲＡＩ、ＲＡＩＢが０と３．５、ＷＬが−０．５と３．５である。スタンバイ時のＳＥＣの制御は、前述したとおり、選択されたワード線のセクションについて対応する信号ＳＥＣをワード線活性化期間にオンする。メモリセルの規模が、２５６ＭｂｉｔでのＧＩＤＬは、８ｕＡ（高温時）となり、図８等に示した対策無しの場合に比べ、ＧＩＤＬは、１／１０程度にまで削減される。
なお、図６に示した電源設定の例において、電位２．５Ｖは、ダイナミックメモリ装置の内部電源電圧の１つとされ、３．５Ｖ、ＧＮＤ電位、−０．５Ｖとともに、ダイナミックメモリ装置の電源回路（不図示）から供給される既設の電源電位を用いている。本実施例では、ＳＥＣ信号のＨＩＧＨレベル用に専用電源を用いていないが、ＳＥＣのＨＩＧＨレベル（ＶＯＨ）は２．５Ｖに限定されるものでなく、また、ＳＥＣのＨＩＧＨレベル用に専用電源を設けることを排除するものではない。
また、本実施例によれば、特許文献１、２等のように、アクティブ時とスタンバイ時で接続を異電位間で切り替える構成は用いていないため、節点の充放電による電流消費は発生しない。この結果、本実施例によれば、アクティブ−スタンバイ間の動作切り替えが頻繁に発生したとしても、充放電によりスタンバイ電流がかえって増加してしまうという、問題は生じない。
図７は、本発明の別の実施例の構成を示す図である。図７を参照すると、本実施例は、図１に示した前記実施例における、セクション選択信号ＳＥＣのレベルを、ＧＮＤレベルに固定している。なお、ＧＮＤレベルのかわりに、ＶＫＫレベルとしてもよい。すなわち、図１のセクション選択信号ＳＥＣをＧＮＤ又はＶＫＫに変更する。
ワード線非選択時、ＰＭＯＳＦＥＴ１６のしきい値電圧に応じて、ＰＭＯＳＦＥＴ１２のドレインのレベルが浮いて、ゲート−ドレイン間の電圧差が小さくなるため、ＧＩＤＬが削減できる。アクセススピード、ＧＩＤＬ削減が共に満足できるように、ＰＭＯＳＦＥＴのサイズを最適値とする。本実施例によれば、ＳＥＣ信号の制御が不要となるため、論理が簡易化できる。
上記した各実施例は、下記記載の作用効果を奏する。
ワード線の制御に昇圧電圧、ないし負電圧を用いたとしても、ＧＩＤＬによるスタンバイ電流を抑制することができる。
また、アクティブ−スタンバイ間の動作切り替えが頻繁に発生したとしても、充放電によりスタンバイ電流がかえって増加してしまうことはない。
なお、上記実施例では、異なる電位の電源間に直列に接続されたＰＭＯＳＦＥＴとＮＭＯＳＦＥＴワードに対して、ＰＭＯＳＦＥＴと２段縦積みで配置されるＰＭＯＳＦＥＴの構成を例に説明したが、本発明は、かかる構成にのみ制限されるものでなく、異なる電位の電源間に直列に接続された複数のＭＯＳＦＥＴよりなるドライバに対して適用可能なことは勿論である。例えば、高電位電源側に複数のＰＭＯＳＦＥＴが接続され、低電位側に１つ又は複数のＮＭＯＳＦＥＴを備えた構成において、縦積み挿入されるＰＭＯＳＦＥＴを、複数のＰＭＯＳＦＥＴの間に挿入してもよい。
また、上記実施例では、メインワード、サブワードの階層ワード線構造の半導体記憶装置を例に説明したが、本発明の用途は、階層ワード線構造の半導体記憶装置のワード線駆動回路（サブワードドライバ）に限定されるものでなく、非選択時等に、ＭＯＳＦＥＴのゲート−ドレイン間の差電圧によるＧＩＤＬ対策を要する、任意のドライバ回路に適用可能である。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例のワード線駆動回路の構成を示す図である。 本発明の一実施例のメモリ回路の構成を示すブロック図である。 本発明の一実施例におけるセクション選択信号ＳＥＣの動作を説明するための図である。 本発明の一実施例の回路動作を説明するための図である。 本発明の一実施例のワード線駆動回路のＧＩＤＬ特性を示す図である。 本発明の一実施例のワード線駆動回路の電圧設定の一例を示す図である。 本発明の他の実施例のワード線駆動回路の構成を示す図である。 従来のワード線駆動回路の構成を示す図である。 従来のワード線駆動回路の電圧設定の一例を示す図である。
符号の説明
１０、１０’、１０” ワード線駆動回路
１１ セクション選択回路
１２ ＰＭＯＳＦＥＴ
１４ ワードドライバ
１６ ＰＭＯＳＦＥＴ
１８ ＮＭＯＳＦＥＴ
２０ ＮＭＯＳＦＥＴ
ＭＷＬＢ メインワード信号（メインワード線ＭＷＬの相補信号）
ＲＡＩ サブワードデコード信号
ＲＡＩＢ サブワードデコード信号（ＲＡＩＢの相補信号）
ＷＬ ワード線
ＶＰＰ 昇圧電圧
ＶＫＫ 負電圧
ＧＮＤ 接地電圧

Claims (14)

  1. 入力信号に応じて出力を駆動する複数のＭＯＳトランジスタのうち第１導電型のＭＯＳトランジスタに対して縦積み形態に少なくとも一つの第１導電型のＭＯＳトランジスタを挿入し、
    縦積みに挿入される前記第１導電型のＭＯＳトランジスタのオフ時に、そのゲートには、他の第１導電型のＭＯＳトランジスタに対して与えられるオフ時のゲート電位とは異なる電位が与えられ、
    前記縦積みに挿入される前記第１導電型のＭＯＳトランジスタのオン時には、そのゲートに、前記他の第１の導電型のＭＯＳトランジスタに対して与えられるオン時のゲート電位と同じ電位が与えられる構成とされ、
    前記縦積みに挿入される前記第１導電型のＭＯＳトランジスタは、そのソースが、前記他の第１導電型のＭＯＳトランジスタのドレインに接続され、そのドレインは、第２導電型のＭＯＳトランジスタのドレインに接続され、
    前記縦積みに挿入される前記第１導電型のＭＯＳトランジスタのゲートに入力される信号は、その振幅が、他のＭＯＳトランジスタのゲートに与えられる信号の振幅よりも小さく設定された２値信号とされる、ことを特徴とするドライバ回路。
  2. 前記縦積みに挿入される前記第１導電型のＭＯＳトランジスタが、ＰチャネルＭＯＳトランジスタよりなり、前記ＰチャネルＭＯＳトランジスタのオフ時のゲート電位が、前記他のＰチャネルＭＯＳトランジスタに対して与えられるオフ時のゲート電位よりも低い、ことを特徴とする請求項１記載のドライバ回路。
  3. 請求項１又は２に記載のドライバ回路を、ワード線を駆動するワード線駆動回路として備えたことを特徴とする半導体記憶装置。
  4. 前記複数のＭＯＳトランジスタが、ゲートが共通に前記入力信号に接続され、ソースが第１の制御信号に接続されるＰチャネルＭＯＳトランジスタと、ソースが第１の電源に接続されるＮチャネルＭＯＳトランジスタを含み、
    前記ＰチャネルＭＯＳトランジスタのドレインと前記ＮチャネルＭＯＳトランジスタのドレインの間に接続された別のＰチャネルＭＯＳトランジスタを、縦積みに挿入される前記第１導電型のＭＯＳトランジスタとして備え、
    前記別のＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタのドレイン同士の接続点が前記ワード線に接続されている、ことを特徴とする請求項３記載の半導体記憶装置。
  5. 前記入力信号が高電位のとき、前記第１の制御信号の電位は低電位とされ、且つ、前記別のＰチャネルＭＯＳトランジスタのゲート電位は前記入力信号の高電位よりも低い所定の電位とされ、前記入力信号が低電位のとき、前記第１の制御信号の電位は高電位とされ、且つ、前記別のＰチャネルＭＯＳトランジスタのゲート電位は、前記入力信号と同電位とされ、前記第１の電源の電位は、前記入力信号の低電位と同一電位に固定されている、ことを特徴とする請求項４記載の半導体記憶装置。
  6. 前記入力信号が、メインワード線の選択、非選択時にそれぞれ低電位、高電位とされる信号であり、
    前記第１の制御信号は、前記ワード線の選択時に高電位とされ、非選択時に低電位とされるデコード信号線より供給され、
    前記ワード線と前記第１の電源間には、前記デコード信号が低電位のときにオンするＮチャネルＭＯＳトランジスタを備えている、ことを特徴とする請求項４記載の半導体記憶装置。
  7. 前記第１の制御信号の高電位及び前記入力信号の高電位は、選択ワード線の高電位に対応する電位が用いられる、ことを特徴とする請求項４記載の半導体記憶装置。
  8. ゲートが共通に入力信号に接続され、ソースが第１の制御信号および第１の電源にそれぞれ接続される、互いに導電型の異なる第１及び第２のＭＯＳトランジスタを含み、
    前記第１及び第２のＭＯＳトランジスタのドレインの間に接続され、前記第１のＭＯＳトランジスタと同一導電型の第３のＭＯＳトランジスタを備え、
    前記第２及び第３のＭＯＳトランジスタのドレイン同士の接続点がワード線に接続され、
    前記第３のＭＯＳトランジスタのゲートには、前記入力信号の電位が前記第１のＭＯＳトランジスタをオンさせるものであるときには前記入力信号と同じ電位が供給され、
    前記入力信号の電位が、前記第１のＭＯＳトランジスタをオフさせるものであるときは、前記入力信号の電位とは異なる電位が供給され、且つ、その振幅が前記入力信号の振幅よりも小さく設定された信号が供給される、ことを特徴とするワード線駆動回路。
  9. 前記第３のＭＯＳトランジスタのゲートには、セクション選択信号が接続され、前記セクション選択信号の高電位は、前記入力信号の高電位よりも低い電位とされ、前記セクション選択信号は、選択されたワード線を含むセクションに関して、ワード線活性期間中に低電位とされ、これ以外は、高電位とされる、ことを特徴とする請求項８記載のワード線駆動回路。
  10. 前記第１及び第３のＭＯＳトランジスタがＰチャネルＭＯＳトランジスタよりなり、
    前記第２のＭＯＳトランジスタがＮチャネルＭＯＳトランジスタよりなり、
    前記入力信号は、メインワード線の選択、非選択時にそれぞれ低電位、高電位とされる信号であり、
    前記第１の制御信号は、前記ワード線が選択されたき、高電位とされ、非選択時、低電位とされるデコード信号線から供給され、
    前記第１の電源の電位は、前記入力信号の低電位に固定され、
    前記ワード線の非選択時、前記入力信号が高電位とされ、前記第１の制御信号は低電位とされ、且つ、前記第３のＭＯＳトランジスタのゲート電位は、前記入力信号の高電位よりも低い所定の電位とされ、
    前記ワード線の選択時、前記入力信号は低電位とされ、前記第１の制御信号は高電位とされ、且つ、前記第３のＭＯＳトランジスタのゲート電位は、前記入力信号と同電位とされる、ことを特徴とする請求項８記載のワード線駆動回路。
  11. 前記縦積みに挿入される第１導電型のＭＯＳトランジスタのゲートには、前記他の第１の導電型のＭＯＳトランジスタがオンする前に前記他の第１の導電型のＭＯＳトランジスタに対して与えられるオン時のゲート電位と同じ電位が与えられ、前記他の第１の導電型のＭＯＳトランジスタがオフした後に前記他の第１導電型のＭＯＳトランジスタに対して与えられるオフ時のゲート電位とは異なる電位が与えられる、ことを特徴とする請求項１記載のドライバ回路。
  12. 前記第３のＭＯＳトランジスタのゲートには、前記入力信号の電位が前記第１のＭＯＳトランジスタをオンさせるものであるときには、前記第１のＭＯＳトランジスタがオンする前に前記入力信号と同じ電位が供給され、
    前記入力信号の電位が前記第１のＭＯＳトランジスタをオフさせるものであるときには、前記第１のＭＯＳトランジスタがオフした後に前記入力信号とは異なる電位が供給される、ことを特徴とする請求項８に記載のワード線駆動回路。
  13. 前記ワード線と前記第１の電源間に、前記デコード信号線が低電位のとき、オンする放電用の第２導電型のＭＯＳトランジスタを備えている、ことを特徴とする請求項１０記載のワード線駆動回路。
  14. 請求項８−１０、１２、１３のいずれか一記載のワード線駆動回路を備えた半導体記憶装置。
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