JP5315087B2 - 昇圧回路 - Google Patents

Description

本発明は、電圧の違う２種類の昇圧電圧を出力する昇圧回路に関し、より詳しくは、昇圧動作を停止した時に、昇圧電圧をディスチャージするディスチャージ回路を備えた昇圧回路に関する。

半導体装置では、電源電圧よりも高い昇圧電圧を昇圧端子から出力する昇圧回路が使用されることがある。例えば、不揮発性半導体記憶装置において、メモリセルトランジスタの書き込みや消去に昇圧電圧が使用される。この場合、２種類の昇圧電圧が使用され、図３に示すように２個の昇圧回路が搭載される。

昇圧回路８０において、昇圧部８１は、電源電圧ＶＤＤを昇圧して第一昇圧電圧ＶＰＰＬを周辺回路（図示せず）に出力する。昇圧動作停止時に、ディスチャージ回路８２がオンし、第一昇圧電圧ＶＰＰＬは電源電圧ＶＤＤにディスチャージされる。また、昇圧回路９０において、昇圧部９１は、電源電圧ＶＤＤを昇圧して第一昇圧電圧ＶＰＰＬよりも高い第二昇圧電圧ＶＰＰＨを周辺回路に出力する。昇圧動作停止時に、ディスチャージ回路９２がオンし、第二昇圧電圧ＶＰＰＨは電源電圧ＶＤＤにディスチャージされる（例えば、特許文献１参照）。

特開２００５−２９３６９７号公報

従来の技術では各昇圧電圧が各ディスチャージ回路によって別々にディスチャージされるので、第二昇圧電圧ＶＰＰＨが常に第一昇圧電圧ＶＰＰＬ以上になる状態は保証されない。つまり、各昇圧電圧のディスチャージにより、第一昇圧電圧ＶＰＰＬが第二昇圧電圧ＶＰＰＨよりも高くなる可能性がある。ここで、両方の昇圧回路に接続する周辺回路で、例えばソース及びバックゲートに第二昇圧電圧ＶＰＰＨを印加されてドレインに第一昇圧電圧ＶＰＰＬを印加されるＰＭＯＳトランジスタ（図示せず）が使用された場合を考える。すると、前述のＰＭＯＳトランジスタにおいて、ドレイン電圧がソース及びバックゲート電圧よりも高くなり、ドレイン・バックゲート間の寄生ダイオードに電流が流れ、前述のＰＭＯＳトランジスタに関係するＣＭＯＳトランジスタ回路がラッチアップする可能性等があり、周辺回路が誤動作する可能性がある。

本発明は、上記課題に鑑みてなされ、昇圧回路に接続する周辺回路を誤動作させない昇圧回路を提供する。

本発明は、上記課題を解決するため、昇圧部が昇圧動作を停止した時に、第一出力端子の電圧を放電する第一ディスチャージ回路と、第二出力端子の電圧をディスチャージする第二ディスチャージ回路とを備え、第二ディスチャージ回路は、第二出力端子の電圧と第一出力端子の電圧の差の電圧が所定電圧以下のとき、第一出力端子の電位に放電することを特徴とする昇圧回路を提供する。

本発明では、昇圧動作停止時に、第二出力端子の電圧と第一出力端子の電圧の差の電圧が所定電圧以下になると、第二出力端子の電圧が第一出力端子の電位に放電されるので、第一出力端子の電圧が第二出力端子の電圧以上になることはない。従って、周辺回路の誤動作を防止することが出来る。

本発明のディスチャージ回路を備えた昇圧回路を示す回路図である。 本発明のディスチャージ回路を備えた昇圧回路の動作を説明するためのタイムチャートである。 従来のディスチャージ回路を備えた昇圧回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。

まず、昇圧回路の構成について説明する。図１は、本発明のディスチャージ回路を備えた昇圧回路を示す回路図である。

昇圧回路１は、昇圧部１０、昇圧部２０、ディスチャージ回路３０及びディスチャージ回路４０を備える。ディスチャージ回路３０は、ディプレッション型のＮＭＯＳトランジスタ３１、エンハンスメント型のＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３を備える。ディスチャージ回路４０は、レベルシフタ４１及びエンハンスメント型のＰＭＯＳトランジスタ４２を備える。

昇圧回路１の第１出力端子３は、昇圧部１０の昇圧電圧出力端子に接続され、周辺回路２に第一昇圧電圧ＶＰＰＬを出力する。昇圧回路１の第２出力端子４は、昇圧部２０の昇圧電圧出力端子に接続され、周辺回路２に第二昇圧電圧ＶＰＰＨを出力する。昇圧回路１の制御端子であるイネイブル端子５は、昇圧部１０と昇圧部２０とディスチャージ回路３０とディスチャージ回路４０の夫々のイネイブル端子５に接続される。

ディスチャージ回路３０において、ＮＭＯＳトランジスタ３１のゲートはイネイブル端子５に接続し、ソースは第１出力端子３に接続し、ドレインは第２出力端子４に接続し、バックゲートは接地端子ＶＳＳに接続する。ＰＭＯＳトランジスタ３２のゲートは第１出力端子３に接続し、ソース及びバックゲートは第２出力端子４に接続し、ドレインはＮＭＯＳトランジスタ３３のドレインに接続する。ＮＭＯＳトランジスタ３３のゲートはイネイブル端子５に接続し、ソース及びバックゲートは接地端子ＶＳＳに接続する。

ディスチャージ回路４０において、レベルシフタ４１の入力端子はイネイブル端子５に接続し、出力端子はＰＭＯＳトランジスタ４２のゲートに接続する。ＰＭＯＳトランジスタ４２のソース及びバックゲートは第１出力端子３に接続し、ドレインは電源端子ＶＤＤに接続する。

昇圧部１０は、第一昇圧電圧ＶＰＰＬを出力する。昇圧部２０は、第二昇圧電圧ＶＰＰＨを出力する。ディスチャージ回路４０は、第１出力端子３の第一昇圧電圧ＶＰＰＬをディスチャージする。ディスチャージ回路３０は、第２出力端子４の第二昇圧電圧ＶＰＰＨをディスチャージする。

ＮＭＯＳトランジスタ３１は、閾値電圧（−Ｖｔｎｄ）を有する。ＰＭＯＳトランジスタ３２及びＰＭＯＳトランジスタ４２は、閾値電圧（−Ｖｔｐ）を有する。ＮＭＯＳトランジスタ３３は、閾値電圧Ｖｔｎを有する。

昇圧動作停止時において、ＰＭＯＳトランジスタ４２はオンして第一昇圧電圧ＶＰＰＬをディスチャージするディスチャージ経路を導通させる。レベルシフタ４１は、ＰＭＯＳトランジスタ４２が上記動作をするように、イネイブル端子電圧ＥＮを変換して出力する。

昇圧動作停止時において、ＮＭＯＳトランジスタ３３はオンして第二昇圧電圧ＶＰＰＨを接地電圧ＶＳＳにディスチャージするディスチャージ経路を導通させる。第一昇圧電圧ＶＰＰＬが他の回路によってディスチャージされて所定電圧以下になると、ＮＭＯＳトランジスタ３１はオンする。ＮＭＯＳトランジスタ３１がオンしていて第二昇圧電圧ＶＰＰＨが第一昇圧電圧ＶＰＰＬと閾値電圧の絶対値Ｖｔｐとの合計電圧（ＶＰＰＬ＋Ｖｔｐ）以下になると、ＰＭＯＳトランジスタ３２はオフしてディスチャージ経路を非導通にする。

次に、昇圧回路の動作について説明する。図２は、昇圧回路の動作を説明するためのタイムチャートである。

昇圧回路１が昇圧動作をしているｔ０≦ｔ＜ｔ１の期間において、イネイブル端子電圧ＥＮはローになるよう制御されている。

昇圧部１０及び昇圧部２０が昇圧動作し、昇圧部１０は電源電圧ＶＤＤを昇圧して第一昇圧電圧ＶＰＰＬを出力し、昇圧部２０は電源電圧ＶＤＤを昇圧して第一昇圧電圧ＶＰＰＬよりも高い第二昇圧電圧ＶＰＰＨを出力する。ここで、第一昇圧電圧ＶＰＰＬ及び第二昇圧電圧ＶＰＰＨは所望の電圧になっている。レベルシフタ４１の出力電圧は、電源電圧ＶＤＤから第一昇圧電圧ＶＰＰＬにレベルシフトしたハイになっていて、ＰＭＯＳトランジスタ４２はオフしている。

イネイブル端子電圧ＥＮがローになっているので、ＮＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３３もオフしている。また、電圧（ＶＰＰＨ−ＶＰＰＬ）はＰＭＯＳトランジスタ３２の閾値電圧の絶対値Ｖｔｐ以上になっているので、ＰＭＯＳトランジスタ３２はオンしている。

次に、ｔ＝ｔ１において、イネイブル端子電圧ＥＮはハイになるよう制御される。

昇圧部１０及び昇圧部２０は昇圧動作を停止する。レベルシフタ４１の出力電圧はローになり、ＰＭＯＳトランジスタ４２はオンし、昇圧部１０の昇圧電圧出力端子が電源端子ＶＤＤに接続される。昇圧部１０の昇圧電圧出力端子はディスチャージされ始め、第一昇圧電圧ＶＰＰＬが低くなり始める。また、イネイブル端子電圧ＥＮがハイになるので、ＮＭＯＳトランジスタ３３もオンする。この時、上記のように、ＮＭＯＳトランジスタ３１はオフしたままであり、ＰＭＯＳトランジスタ３２はオンしたままであるので、昇圧部２０の昇圧電圧出力端子と接地端子ＶＳＳとが接続し、昇圧部２０の昇圧電圧出力端子はディスチャージされ始め、第二昇圧電圧ＶＰＰＨが低くなり始める。ここで、電圧（ＶＰＰＨ−ＶＰＰＬ）も低くなり始める。ここで、第二昇圧電圧ＶＰＰＨのディスチャージ経路は、昇圧部２０の昇圧電圧出力端子と接地端子ＶＳＳとの間のＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３を介する経路である。

ｔ＝ｔ２において、第一昇圧電圧ＶＰＰＬが低くなって電圧（ＶＤＤ＋Ｖｔｎｄ）以下になると、ＮＭＯＳトランジスタ３１のゲート・ソース間電圧が閾値電圧（−Ｖｔｎｄ）以上になるので、ＮＭＯＳトランジスタ３１がオンする。ここで、第二昇圧電圧ＶＰＰＨのディスチャージ経路は、昇圧部２０の昇圧電圧出力端子と接地端子ＶＳＳとの間のＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ３３を介する経路、及び、昇圧部２０の昇圧電圧出力端子と電源端子ＶＤＤとの間のＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４２を介する経路の両方になる。

ｔ＝ｔ３において、第二昇圧電圧ＶＰＰＨが低くなって電圧（ＶＰＰＬ＋Ｖｔｐ）以下になる。つまり、電圧（ＶＰＰＨ−ＶＰＰＬ）が、ＰＭＯＳトランジスタ３２の閾値電圧の絶対値Ｖｔｐ以下になると、ＰＭＯＳトランジスタ３２はオフする。ここで、第二昇圧電圧ＶＰＰＨのディスチャージ経路は、昇圧部２０の昇圧電圧出力端子と電源端子ＶＤＤとの間のＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４２を介する経路になる。

ｔ＝ｔ４において、第一昇圧電圧ＶＰＰＬ及び第二昇圧電圧ＶＰＰＨは低くなって、共に電源電圧ＶＤＤになる。よって、電圧（ＶＰＰＨ−ＶＰＰＬ）は０Ｖになる。

以上述べたように、第二昇圧電圧ＶＰＰＨはＰＭＯＳトランジスタ３２を経由してＶＳＳにディスチャージされる経路と、ＮＭＯＳトランジスタ３１を経由してＶＤＤにディスチャージされる経路を有するが、ＶＰＰＨが電圧（ＶＰＰＬ＋Ｖｔｐ）よりも低くなるとＰＭＯＳトランジスタ３２はオフするので、ＰＭＯＳトランジスタ３２を経由してＶＳＳにディスチャージされる経路は非導通となる。また、第一昇圧電圧ＶＰＰＬが、低くなってきて電圧（ＶＤＤ＋Ｖｔｎｄ）以下になると、ＮＭＯＳトランジスタ３１を経由してＶＤＤにディスチャージされる経路が導通するが、ＶＰＰＨはＶＰＰＬを経由してＶＤＤに接続される。よって、第二昇圧電圧ＶＰＰＨが常に第一昇圧電圧ＶＰＰＬ以上になる状態が保証される。 その結果、ソース及びバックゲートに第二昇圧電圧ＶＰＰＨを印加されてドレインに第一昇圧電圧ＶＰＰＬを印加されるＰＭＯＳトランジスタ（図示せず）において、ドレイン電圧が常にソース及びバックゲート電圧以下になるので、ドレイン・バックゲート間の寄生ダイオードが電流を流さず、このＰＭＯＳトランジスタを有する周辺回路が誤動作しない。

なお、図１では、２種類の昇圧電圧を出力する回路として昇圧部が２個設けられているが、昇圧部が１個であっても良い。この場合、例えば、昇圧部は４段の昇圧セルからなるチャージポンプ回路で、第一昇圧電圧ＶＰＰＬは２段目の昇圧セルの出力電圧であり、第二昇圧電圧ＶＰＰＨは４段目の昇圧セルの出力電圧である。

また、
また、ＮＭＯＳトランジスタ３１の閾値電圧を調整することで、昇圧動作停止時にＮＭＯＳトランジスタ３１がオンするタイミングを調整することが出来る。

また、ＰＭＯＳトランジスタ３２の閾値電圧を調整することで、昇圧動作停止時にＰＭＯＳトランジスタ３２がオフするタイミングを調整することが出来る。

１ 昇圧回路
２ 周辺回路
１０、２０ 昇圧部
３０、４０ ディスチャージ回路
４１ レベルシフタ

Claims (4)

1. 入力された電源電圧を昇圧して出力する昇圧回路であって、
   第一昇圧電圧と、前記第一昇圧電圧よりも高い第二昇圧電圧を出力する昇圧部と、
   前記第一昇圧電圧を出力する第一出力端子と、
   前記第二昇圧電圧を出力する第二出力端子と、
   前記昇圧部が昇圧動作を停止した後に、前記第一出力端子の電圧を放電する第一ディスチャージ回路と、
   前記昇圧部が昇圧動作を停止した後に、前記第二出力端子の電圧を放電する第二ディスチャージ回路と、を備え
   前記第二ディスチャージ回路は、前記第二出力端子の電圧と前記第一出力端子の電圧の差の電圧が所定電圧以下のとき、前記第一出力端子の電位に放電することを特徴とする昇圧回路。
2. 前記昇圧回路は、更に、制御信号が入力される制御端子を備え、
   前記第二ディスチャージ回路は、
   ソースが前記第一出力端子に接続され、ドレインが前記第二出力端子に接続され、ゲートが前記制御端子に接続された第一トランジスタと、
   ソースが前記第二出力端子に接続され、ゲートが前記第一出力端子に接続された第二トランジスタと、
   ソースが所定電位に接続され、ドレインが前記第二トランジスタのドレインと接続され、ゲートが前記制御端子に接続された第三トランジスタと、を備え、
   前記所定電圧が、前記第二トランジスタの閾値電圧の絶対値であることを特徴とする請求項１に記載の昇圧回路。
3. 前記第一トランジスタは、ディプレッション型ＭＯＳトランジスタである請求項２に記載の昇圧回路。
4. 前記所定電位は、接地電位であることを特徴とする請求項２または３に記載の昇圧回路。

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