CN101814831A - 升压电路 - Google Patents

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Abstract

本发明提供升压电路，其能够防止与升压电路连接的周边电路的误动作。该升压电路的特征在于，具有：第一放电电路，其在升压部停止了升压动作时，对第一输出端子的电压进行放电；以及第二放电电路，其对第二输出端子的电压进行放电，当第二输出端子的电压与第一输出端子的电压之间电压差为规定电压以下时，第二放电电路放电至第一输出端子的电位。

Description

升压电路
技术领域
本发明涉及输出电压不同的两种升压电压的升压电路，更具体而言，涉及具有在停止了升压动作时对升压电压进行放电的放电电路的升压电路。
背景技术
在半导体装置中，有时会使用升压电路，该升压电路从升压端子输出比电源电压高的升压电压。例如，在非易失性半导体存储装置中，在存储单元晶体管的写入和消除中使用了升压电压。此时，使用了两种升压电压，如图3所示安装了两个升压电路。
在升压电路80中，升压部81对电源电压VDD进行升压并将第一升压电压VPPL输出到周边电路(未图示)。在升压动作停止时，放电电路82接通，第一升压电压VPPL被放电至电源电压VDD。此外，在升压电路90中，升压部91对电源电压VDD进行升压，并将比第一升压电压VPPL高的第二升压电压VPPH输出到周边电路。在升压动作停止时，放电电路92接通，第二升压电压VPPH被放电至电源电压VDD(例如参照专利文献1)。
专利文献1：日本特开2005-293697号公报
在现有技术中，各升压电压分别通过各放电电路进行放电，因此不能够保证第二升压电压VPPH始终为第一升压电压VPPL以上的状态。即，由于各升压电压的放电，第一升压电压VPPL很可能变为比第二升压电压VPPH高。这里，例如考虑在与两个升压电路连接的周边电路中使用了如下PMOS晶体管(未图示)的情况：该PMOS晶体管的源极和背栅被施加了第二升压电压VPPH，漏极被施加了第一升压电压VPPL。于是，在前述的PMOS晶体管中，漏极电压比源极和背栅电压高，从而在漏极/背栅之间的寄生二极管中流过电流，与前述的PMOS晶体管相关的CMOS晶体管电路有可能发生闩锁效应等，可能导致周边电路误动作。
发明内容
本发明鉴于上述课题而提供一种使与升压电路连接的周边电路不会发生误动作的升压电路。
本发明为了解决上述课题而提供一种升压电路，其特征在于，该升压电路具有：第一放电电路，其在升压部停止了升压动作时，对第一输出端子的电压进行放电；以及第二放电电路，其对第二输出端子的电压进行放电，当第二输出端子的电压与第一输出端子的电压之间电压差为规定电压以下时，第二放电电路放电至第一输出端子的电位。
在本发明中，在升压动作停止的情况下，当第二输出端子的电压与第一输出端子的电压之间的电压差为规定电压以下时，第二输出端子的电压被放电至第一输出端子的电位，因此，不会出现第一输出端子的电压为第二输出端子的电压以上的情况。因此，能够防止周边电路的误动作。
附图说明
图1是示出本发明的具有放电电路的升压电路的电路图。
图2是用于说明本发明的具有放电电路的升压电路的动作的时序图。
图3是示出以往的具有放电电路的升压电路的电路图。
符号说明
1：升压电路；2：周边电路；10、20：升压部；30、40：放电电路；41：电平转换器。
具体实施方式
下面参照附图说明本发明的实施方式。
首先，说明本发明的升压电路的结构。图1是示出本发明的具有放电电路的升压电路的电路图。
升压电路1具有升压部10、升压部20、放电电路30以及放电电路40。放电电路30具有耗尽型NMOS晶体管31、增强型PMOS晶体管32和NMOS晶体管33。放电电路40具有电平转换器41和增强型PMOS晶体管42。
升压电路1的第一输出端子3与升压部10的升压电压输出端子连接，将第一升压电压VPPL输出到周边电路2。升压电路1的第二输出端子4与升压部20的升压电压输出端子连接，将第二升压电压VPPH输出到周边电路2。升压电路1的作为控制端子的使能端子5与升压部10、升压部20、放电电路30以及放电电路40各自的使能端子连接。
在放电电路30中，NMOS晶体管31的栅极与使能端子5连接，源极与第一输出端子3连接，漏极与第二输出端子4连接，背栅与接地端子VSS连接。PMOS晶体管32的栅极与第一输出端子3连接，源极和背栅与第二输出端子4连接，漏极与NMOS晶体管33的漏极连接。NMOS晶体管33的栅极与使能端子5连接，源极和背栅与接地端子VSS连接。
在放电电路40中，电平转换器41的输入端子与使能端子5连接，输出端子与PMOS晶体管42的栅极连接。PMOS晶体管42的源极和背栅与第一输出端子3连接，漏极与电源端子VDD连接。
升压部10输出第一升压电压VPPL。升压部20输出第二升压电压VPPH。放电电路40对第一输出端子3的第一升压电压VPPL进行放电。放电电路30对第二输出端子4的第二升压电压VPPH进行放电。
NMOS晶体管31具有阈值电压(-Vtnd)。PMOS晶体管32和PMOS晶体管42具有阈值电压(-Vtp)。NMOS晶体管33具有阈值电压Vtn。
在升压动作停止时，PMOS晶体管42导通而使得对第一升压电压VPPL进行放电的放电路径导通。电平转换器41对使能端子电压EN进行转换并输出，以使PMOS晶体管42进行上述动作。
在升压动作停止时，NMOS晶体管33导通，使第二升压电压VPPH向接地电压VSS进行放电的放电路径导通。当第一升压电压VPPL被其他电路进行放电而到达规定电压以下时，NMOS晶体管31导通。当NMOS晶体管31导通而使得第二升压电压VPPH变为第一升压电压VPPL与阈值电压的绝对值Vtp的合计电压(VPPL+Vtp)以下时，PMOS晶体管32截止，使放电路径不导通。
接着，说明升压电路的动作。图2是用于说明升压电路的动作的时序图。
在升压电路1进行升压动作的t0≤t＜t1的期间中，使能端子电压EN被控制成低电平(low)。
升压部10和升压部20进行升压动作，升压部10对电源电压VDD进行升压并输出第一升压电压VPPL，升压部20对电源电压VDD进行升压并输出比第一升压电压VPPL高的第二升压电压VPPH。这里，第一升压电压VPPL和第二升压电压VPPH变为所希望的电压。电平转换器41的输出电压为使得从电源电压VDD电平转换至第一升压电压VPPL的高电平(high)，PMOS晶体管42截止。
由于使能端子电压EN为低电平，因此NMOS晶体管31和NMOS晶体管33也截止。此外，电压(VPPH-VPPL)为PMOS晶体管32的阈值电压的绝对值Vtp以上，因此PMOS晶体管32导通。
接着，在t＝t1处，使能端子电压EN被控制成高电平。
升压部10和升压部20停止升压动作。电平转换器41的输出电压变成低电平，PMOS晶体管42导通，升压部10的升压电压输出端子与电源端子VDD连接。升压部10的升压电压输出端子开始放电，第一升压电压VPPL开始降低。并且，由于使能端子电压EN为高电平，因此NMOS晶体管33也导通。此时，如上所述，NMOS晶体管31仍然截止，PMOS晶体管32仍然导通，因此，升压部20的升压电压输出端子与接地端子VSS连接，升压部20的升压电压输出端子开始放电，第二升压电压VPPH开始降低。这里，电压(VPPH-VPPL)也开始降低。这里，第二升压电压VPPH的放电路径是经由升压部20的升压电压输出端子与接地端子VSS之间的PMOS晶体管32和NMOS晶体管33的路径。
当在t＝t2处，第一升压电压VPPL降低至电压(VDD+Vtnd)以下时，NMOS晶体管31的栅极/源极间电压变为阈值电压(-Vtnd)以上，因此NMOS晶体管31导通。这里，第二升压电压VPPH的放电路径变成以下两个路径，即：经由升压部20的升压电压输出端子与接地端子VSS之间的PMOS晶体管32和NMOS晶体管33的路径、以及经由升压部20的升压电压输出端子与电源端子VDD之间的NMOS晶体管31和PMOS晶体管42的路径。
在t＝t3处，第二升压电压VPPH降低至电压(VPPL+Vtp)以下。即，当电压(VPPH-VPPL)变为PMOS晶体管32的阈值电压的绝对值Vtp以下时，PMOS晶体管32截止。这里，第二升压电压VPPH的放电路径变成经由升压部20的升压电压输出端子与电源端子VDD之间的NMOS晶体管31和PMOS晶体管42的路径。
在t＝t4处，第一升压电压VPPL和第二升压电压VPPH均降低至电源电压VDD。由此，电压(VPPH-VPPL)变成0V。
如上所述那样，第二升压电压VPPH具有经由PMOS晶体管32向VSS放电的路径以及经由NMOS晶体管31向VDD进行放电的路径，但当VPPH比电压(VPPL+Vtp)低时，PMOS晶体管32截止，因此经由PMOS晶体管32向VSS进行放电的路径不导通。此外，当第一升压电压VPPL降低至电压(VDD+Vtnd)以下时，虽然经由NMOS晶体管31向VDD进行放电的路径导通，但VPPH经由VPPL而与VDD连接。因此，能够保证第二升压电压VPPH始终为第一升压电压VPPL以上的状态。其结果，在源极和背栅被施加了第二升压电压VPPH、漏极被施加了第一升压电压VPPL的PMOS晶体管(未图示)中，由于漏极电压始终在源极和背栅电压以下，因此，不会在漏极/背栅间的寄生二极管中流过电流，因此，具有该PMOS晶体管的周边电路不会发生误动作。
此外，在图1中，设置了两个升压部作为输出两种升压电压的电路，但升压部也可以是1个。此时，例如，升压部为由4级的升压单元构成的电荷泵电路，第一升压电压VPPL为第2级的升压单元的输出电压，第二升压电压VPPH为第4级的升压单元的输出电压。
此外，通过调节NMOS晶体管31的阈值电压，能够调节升压动作停止时NMOS晶体管31导通的定时。
此外，通过调节PMOS晶体管32的阈值电压，能够调节升压动作停止时PMOS晶体管32截止的定时。

Claims (5)

1.一种升压电路，其对输入的电源电压进行升压并输出，其特征在于，该升压电路具有：
升压部，其输出第一升压电压和比所述第一升压电压高的第二升压电压；
第一输出端子，其输出所述第一升压电压；
第二输出端子，其输出所述第二升压电压；
第一放电电路，其在所述升压部停止了升压动作后，对所述第一输出端子的电压进行放电；以及
第二放电电路，其在所述升压部停止了升压动作后，对所述第二输出端子的电压进行放电，
当所述第二输出端子的电压与所述第一输出端子的电压之间的电压差为规定电压以下时，所述第二放电电路放电至所述第一输出端子的电位。
2.根据权利要求1所述的升压电路，其特征在于，所述升压电路还具有输入控制信号的控制端子，
所述第二放电电路具有：
第一晶体管，其源极与所述第一输出端子连接，漏极与所述第二输出端子连接，栅极与所述控制端子连接；
第二晶体管，其源极与所述第二输出端子连接，栅极与所述第一输出端子连接；以及
第三晶体管，其源极与规定电位连接，漏极与所述第二晶体管的漏极连接，栅极与所述控制端子连接，
所述规定电压为所述第二晶体管的阈值电压的绝对值。
3.根据权利要求2所述的升压电路，其特征在于，
所述第一晶体管为耗尽型MOS晶体管。
4.根据权利要求2或3所述的升压电路，其特征在于，
所述规定电位为接地电位。
5.根据权利要求2或3所述的升压电路，其特征在于，
所述规定电位为电源电压。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677572A (zh) * 2004-03-31 2005-10-05 松下电器产业株式会社 非易失性半导体存储器
CN101110263A (zh) * 2006-07-13 2008-01-23 恩益禧电子股份有限公司 半导体存储装置
CN101159412A (zh) * 2006-10-02 2008-04-09 精工电子有限公司 包含升压电路的电子器件
CN101227143A (zh) * 2007-01-17 2008-07-23 松下电器产业株式会社 升压电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56125962A (en) * 1980-03-10 1981-10-02 Canon Inc Power source voltage detector
JPS62135230A (ja) * 1985-12-04 1987-06-18 日本電気株式会社 多出力電源装置
KR100264959B1 (ko) * 1997-04-30 2000-10-02 윤종용 반도체 장치의 고전압발생회로
JP3872927B2 (ja) * 2000-03-22 2007-01-24 株式会社東芝 昇圧回路
CN1219352C (zh) * 2001-12-17 2005-09-14 松下电器产业株式会社 放大电路
JP4158856B2 (ja) * 2003-04-17 2008-10-01 松下電器産業株式会社 昇圧電源回路
JP3972916B2 (ja) * 2004-04-08 2007-09-05 セイコーエプソン株式会社 昇圧回路及び半導体集積回路
JP4077429B2 (ja) * 2004-06-09 2008-04-16 株式会社東芝 昇圧回路
US7777557B2 (en) * 2007-01-17 2010-08-17 Panasonic Corporation Booster circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1677572A (zh) * 2004-03-31 2005-10-05 松下电器产业株式会社 非易失性半导体存储器
CN101110263A (zh) * 2006-07-13 2008-01-23 恩益禧电子股份有限公司 半导体存储装置
CN101159412A (zh) * 2006-10-02 2008-04-09 精工电子有限公司 包含升压电路的电子器件
CN101227143A (zh) * 2007-01-17 2008-07-23 松下电器产业株式会社 升压电路

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Publication number Publication date
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