KR960015319B1 - 반도체 메모리 장치의 전압 변환회로 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000007599 discharging Methods 0.000 claims abstract description 12
- 230000000903 blocking effect Effects 0.000 claims abstract description 6
- 230000001052 transient effect Effects 0.000 description 13
- 230000001808 coupling effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
내용없음.
Description
제 1 도는 종래의 기술에 의한 반도체 메모리 장치의 전압 변환회로를 보이는 도면.
제 2 도는 본 발명에 의한 반도체 메모리 장치의 전압 변환회로를 보이는 도면.
제 3 도는 종래의 기술 및 본 발명에 있어서의 출력단의 PMOS 게이트 전압 및 과도 전류 비교표.
본 발명은 전압 변환회로에 관한 것으로, 특히 캐스코드 전압 변환회로(cascode voltage switch logic : CVSL)에 관한 것이다.
공지된 바와 같이 이러한 캐스코드 전압 변환회로는 전원전압 레벨의 입력 신호에 응답하여 출력 노드에서 승압전압 레벨의 출력 신호로 변환하여 출력하기 위하여 사용된다.
제 1 도는 종래의 기술에 의한 캐스코드 전압 변환회로를 보이고 있다. 제 1 도의 캐스코드 전압 변환회로는 승압전압 VPP와 제어 노드 N1 사이에서 접속된 PMOS 트랜지스터 5 및 게이트에 입력 신호 IN이 인가되며 제어 노드 N1과 접지전압 사이에 위치하는 NMOS 트랜지스터 10으로 구성된 입력단과, 승압전압 VPP와 출력 신호 OUT을 출력하는 출력 노드 N2 사이에 접속된 PMOS 트랜지스터 15 및 게이트 단자에 반전된 입력 신호이 인가되며 출력 노드 N2와 접지전압 사이에 위치하는 NMOS 트랜지스터 20으로 구성된 출력단을 구비하고 있다. 이때, 입력단의 PMOS 트랜지스터 5의 게이트 단자와 출력 노드 N2가 연결되어 있으며, 출력단의 PMOS 트랜지스터 15의 게이트 단자와 제어 노드 N1이 연결되어 있다. 도시된 바와 같이 교차 접속된 PMOS 트랜지스터 5, 15와 NMOS 트랜지스터 10, 20은 차동 구조를 가지며, 이러한 구조는 캐스코드 전압 변환회로에 일반적으로 사용되는 구성이다.
입력 신호 IN이 논리 "로우"상태에서 논리 "하이"상태로 변하는 경우, 입력단의 NMOS 트랜지스터 10은 도통된다. 이에 의해 제어 노드 N1은 방전되어 제어 노드 N1의 전위는 논리 "하이"상태가 되며, 제어 노드 N1과 연결된 출력단의 PMOS 트랜지스터 15를 도통시킨다. 이에 의해 출력 노드 N2는 승압전압 레벨로 충전되고, 출력 노드 N2는 승압전압 VPP 레벨의 출력신호 OUT을 발생한다. 이때, 출력단의 NMOS 트랜지스터 20의 게이트 단자에는 인버터 25에 의해 반전된 입력 신호이 인가되어 NMOS 트랜지스터 20은 비도통된다. 입력단의 PMOS 트랜지스터 5의 게이트 단자에는 출력단의 출력 노드 N2가 연결되어 있으므로, 출력 노드 N2의 전위가 논리 "하이"상태로 변한 후 PMOS 트랜지스터 5는 비도통된다. 그러나, 이러한 구성에 있어서, 출력단의 출력 노드 N2가 논리 "하이"상태로 되기전까지는 입력단의 PMOS 트랜지스터 5와 NMOS 트랜지스터 10은 모두 도통 상태에 있게 되어 승압전압 VPP로부터 접지전압으로 직류 경로가 형성되어 많은 전류가 흐르게 된다.
한편, 논리 "로우"상태의 입력 신호 IN이 입력되는 경우, 입력단의 NMOS 트랜지스터 10은 비도통되며, 출력단의 NMOS 트랜지스터 20의 게이트 단자에는 인버터 25에 의해 반전된 입력 신호이 인가되어 NMOS 트랜지스터 20은 도통된다. 따라서, 출력단의 출력 노드 N2는 방전되어 출력 노드 N2의 전위는 논리 "로우"상태의 전위를 유지한다. 출력 노드 N2는 입력단의 PMOS 트랜지스터 5의 게이트 단자와 연결되어 있으므로, PMOS 트랜지스터 5는 도통된다. 따라서, 제어 노드 N1은 승압전압 레벨로 충전되고, 이에 의해 입력단의 제어 노드 N1과 연결된 출력단의 PMOS 트랜지스터 15는 비도통된다. 그러나, 입력단의 제어 노드 N1이 논리 "하이"상태로 되기 이전까지는 출력단의 PMOS 트랜지스터 15와 NMOS 트랜지스터 20은 모두 도통 상태에 있게 되어 승압전압 VPP로부터 접지전압으로 직류 경로가 형성되어 많은 전류가 흐르게 된다.
제 1 도의 종래의 기술에 의한 캐스코드 전압 변환회로에 있어서는, 입력 신호 IN이 논리 "하이"상태인 경우, 입력단의 NMOS 트랜지스터 10이 도통되고, 입력단의 PMOS 트랜지스터 5는 출력단의 PMOS 트랜지스터 15가 도통되어 출력 노드 N2의 전위가 논리 "하이"상태로 된 이후에 비도통된다. 즉, 이는 출력단의 PMOS 트랜지스터 14를 통하여 노드 N2에 전하가 충전되는 동안 입력단의 PMOS 트랜지스터 5 및 NMOS 트랜지스터 10이 동시에 도통되어 직류 경로가 형성되어 많은 전류가 흐른다. 한편, 입력 신호 IN이 논리 "로우"상태인 경우, 출력단의 NMOS 트랜지스터 20이 도통되고, 출력단의 PMOS 트랜지스터 15는 입력단의 PMOS 트랜지스터 5가 도통되어 제어 노드 N1의 전위가 논리 "하이"상태로 된 이후에 비도통된다. 즉, 이는 입력단의 PMOS 트랜지스터 5를 통하여 제어 노드 N1에 전하가 충전되는 동안 출력단의 PMOS 트랜지스터 15 및 NMOS 트랜지스터 20이 동시에 도통되어 직류 경로가 형성되어 많은 전류가 흐른다.
특히, 출력 노드 N2의 전위가 논리 "로우"상태가 되는 경우, 게이트 캐패시턴스에 의한 커필링 효과가 발생하여 출력단의 PMOS 트랜지스터 15의 게이트 전압이 0V 이하가 되어 게이트-소오스 전압 |Vgs|를 증가시키므로 출력단의 PMOS 트랜지스터 15에는 과도 전류가 증가하게 된다.
따라서 본 발명의 목적은, 출력단에 형성되는 직류 패스를 통하여 흐르는 과도 전류를 감소시키는 반도체 메모리 장치의 전압 변환회로를 제공하는데 있다.
본 발명의 또다른 목적은, 출력단에 흐르는 과도 전류를 감소시켜 전력 소모를 방지할 수 있는 반도체 메모리 장치의 전압 변환회로를 제공하는데 있다.
본 발명의 또다른 목적은, 구동 능력이 향상되는 반도체 메모리 장치의 전압 변환회로를 제공함에 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 목적은 전원전압 레벨의 입력 신호(IN)에 응답하여 출력 노드(N2)에서 승압전압(VPP) 레벨의 출력 신호로 변환하여 출력하기 위한 반도체 메모리 장치의 전압 변환회로에 있어서, 상기 입력 신호(IN)에 대응하여 제어 노드(N1)을 방전시키는 제 1 방전 수단(10)과, 상기 입력 신호(IN)의 반전 신호()에 대응하여 출력 노드(N2)를 방전시키는 제 2 방전 수단(20)과, 상기 제어 노드(N1)에 제어되어 상기 출력 노드(N2)를 상기 승압전압 레벨로 충전시키는 제 1 충전 수단(15)과, 상기 출력 노드(N2)에 제어되어 상기 제어 노드(N1)를 승압전압 레벨로 충전시키는 제 2 충전 수단(5)과, 상기 제 2 방전 수단(20)에 입력되는 반전 신호()에 대응하여 상기 제 1 충전 수단(15)의 동작을 차단하는 차단 수단(30)을 구비함을 특징으로 하는 전압 변환회로를 제공함으로써 달성된다.
이하 본 발명을 첨부한 도면을 참고로 하여 상세히 설명한다.
제 2 도는 본 발명에 의한 캐스코드 전압 변환회로를 보이는 도면이다. 제 2 도의 캐스코드 전압 변환회로는 승압전압 VPP와 제어 노드 N1 사이에 접속된 PMOS 트랜지스터 5 및 게이트에 입력 신호 IN이 인가되며 제어 노드 N1과 접지전압 사이에 위치하는 NMOS 트랜지스터 10으로 구성된 입력단과, 승압전압 VPP와 출력 신호 OUT을 출력하는 출력 노드 N2 사이에 접속된 PMOS 트랜지스터 15 및 게이트 단자에 반전된 입력 신호이 인가되며 출력 노드 N2와 접지전압 사이에 위치하는 NMOS 트랜지스터 20으로 구성된 출력단을 구비하고 있다. 이때, 입력단의 PMOS 트랜지스터 5의 게이트 단자와 출력 노드 N2가 연결되어 있으며, 출력단의 PMOS 트랜지스터 15의 게이트 단자와 제어 노드 N1이 연결되어 있다. 또한 본 발명에 의한 캐스코드 전압 변환회로는 출력단의 PMOS 트랜지스터 15에는 드레인 단자로 전원전압 VCC가 인가되며, 게이트 단자로 반전된 입력 신호이 인가되며, 소오스 단자는 출력단의 PMOS 트랜지스터 15의 게이트 단자와 연결된 NMOS 트랜지스터 30을 더 구비하고 있다.
입력 신호 IN이 논리 "하이"상태인 경우, 입력단의 NMOS 트랜지스터 10은 도통된다. 이에 의해 제어 노드 N1은 방전되어 제어 노드 논리 "로우"상태가 되며, 제어 노드 N1과 연결된 출력단의 PMOS 트랜지스터 15를 도통시킨다. 이에 의해 출력 노드 N2는 승압전압 레벨로 충전되며, 출력 노드 N2는 승압전압 VPP 레벨의 출력신호 OUT을 발생한다. 이때, 출력단의 NMOS 트랜지스터 20의 게이트 단자에는 인버터 25에 의해 반전된 입력 신호이 인가되어 NMOS 트랜지스터 20은 비도통된다. 또한 인버터 25에 의해 반전된 입력 신호이 게이트에 인가되는 NMOS 트랜지스터 30은 비도통된다. 입력단의 PMOS 트랜지스터 5의 게이트 단자에는 출력단의 출력 노드 N2가 연결되어 있으므로, 출력 노드 N2의 전위가 논리 "하이"상태로 변한 후 비도통된다.
입력 신호 IN의 전위가 논리 "로우"상태인 경우, 입력단의 NMOS 트랜지스터 10은 비도통되며, 출력단의 NMOS 트랜지스터 20의 게이트 단자에는 인버터 25에 의해 반전된 입력신호이 인가되어 트랜지스터 20은 도통된다. 따라서, 출력 노드 N2는 방전된다. 또한, 출력단의 PMOS 트랜지스터 15의 게이트 단자에 연결한 NMOS 트랜지스터 30의 게이트 단자에는 인버터 25에 의해 반전된 입력신호이 인가되어 출력단의 NMOS 트랜지스터 20이 도통됨과 동시에 도통된다. 즉, NMOS 트랜지스터 30은 입력단의 제어 노드 N1의 충전 전하가 출력단의 PMOS 트랜지스터 15의 게이트 단자에 충전되기 이전에 미리 충전을 함으로써 PMOS 트랜지스터 15의 동작을 차단하는 역할을 한다.
이를 요약하면, 입력 신호이 논리 "로우"상태인 경우, 출력단의 NMOS 트랜지스터 20과 PMOS 트랜지스터 15를 동시에 도통시켜 커플링 효과에 의한 전압 강하 현상을 제거하여 출력단의 PMOS 트랜지스터 15 및 NMOS 트랜지스터 20과의 직류패스를 차단하여 과도 전류를 감소하는 것이다.
즉 제 2 도에 의한 캐스코드 전압 변환회로는 출력단의 PMOS 트랜지스터 15의 게이트 단자는 NMOS 트랜지스터 30에 의하여 미리 충전이 되기 시작하므로, 커플링 효과가 제거되어 출력단의 |Vgs|가 감소하여 출력단의 PMOS 15에 흐르는 과도 전류가 감소한다.
제 3 도는 종래의 기술 및 본 발명에 있어서의 출력단의 PMOS 트랜지스터 15의 게이트 전압 및 과도 전류의 대비표이다.
제 3 도는 제 1 도에 의한 캐스코드 전압 변환회로와 본 발명에 의한 캐스코드 전압 변환회로의 출력 노드 N2에 0.2pF의 캐패시터를 연결하여, 입력 신호 IN을 0V에서 10V로 변화한 후 다시 0V로 변화한 경우의 출력단의 PMOS 트랜지스터의 15의 게이트 단자의 전압과 그를 통하여 흐르는 과도 전류를 비교한 대비도이다. 제 3 도에 있어서, 선 A는 본 발명에 의한 출력단의 PMOS 트랜지스터 15의 게이트 전압이며, 선 B는 종래의 기술에 의한 출력단의 PMOS 트랜지스터 15의 게이트 전압이다. 또한, 선 C는 본 발명에 의한 출력단의 PMOS 트랜지스터 15를 통하여 흐르는 과도 전류이며, 선 D는 종래의 기술에 의한 출력단의 PMOS 트랜지스터 15를 통하여 흐르는 과도 전류이다. 입력 신호 IN이 논리 "하이"에서 논리 "로우"로 변하는 경우, 종래의 기술에 의한 캐스코드 전압 변환회로의 출력단의 PMOS 트랜지스터 15의 게이트 전압의 피크치가 약 412.99mV이며, 본 발명에 의한 캐스코드 전압 변환회로의 출력단의 PMOS 트랜지스터 15의 게이트 전압의 피크치는 약 0.1V임을 알 수 있다.
입력 신호 IN이 논리 "하이"상태에서 논리 "로우"상태로 변하는 경우, 종래의 기술에 의한 캐스코드 전압 변환회로에 있어서는, 출력단의 PMOS 트랜지스터 15의 게이트 단자의 전압 강하 현상에 의하여 PMOS 트랜지스터 15에 흐르는 과도 전류의 피크치가 약 590μA이나, 본 발명에 의한 과도 전류의 피크치가 약 370μA로써, PMOS 트랜지스터 15에 흐르는 과도 전류가 현저하게 감소됨을 보인다.
Claims (4)
- 전원전압 레벨의 입력 신호(IN)에 응답하여 출력 노드(N2)에서 승압전압(VPP) 레벨의 출력 신호로 변환하여 출력하기 위한 반도체 메모리 장치의 전압 변환회로에 있어서, 상기 입력 신호(IN)에 대응하여 제어 노드(N1)을 방전시키는 제 1 방전 수단(10)과, 상기 입력 신호(IN)의 반전 신호()에 대응하여 출력 노드(N2)를 방전시키는 제 2 방전 수단(20)과, 상기 제어 노드(N1)에 제어되어 상기 출력 노드(N2)를 상기 승압전압 레벨로 충전시키는 제 1 충전 수단(15)과, 상기 출력 노드(N2)에 제어되어 상기 제어 노드(N1)를 승압전압 레벨로 충전시키는 제 2 충전 수단(5)과, 상기 제 2 방전 수단(20)에 입력되는 반전 신호에 대응하여 상기 제 1 충전 수단(15)의 동작을 차단하는 차단 수단(30)을 구비함을 특징으로 하는 전압 변환회로.
- 제 1 항에 있어서, 상기 차단 수단(30)은 채널의 양단자가 전원전압(VCC)과 상기 제어 노드(N1)에 각각 접속되고 게이트 단자가 상기 입력신호의 반전신호()에 제어되는 엔모오스 트랜지스터임을 특징으로 하는 전압 변환회로.
- 제 1 항에 있어서, 상기 제 1 방전 수단(10)은 채널의 양단자가 상기 제어 노드(N1)와 접지전압 단자에 접속하고 제어 단자가 상기 입력 신호(IN)에 접속하는 엔모오스 트랜지스터이며, 제 2 방전 수단(20)은 채널의 양단자가 상기 출력 노드(N2)와 접지전압 단자에 접속하고 제어 단자가 상기 입력 신호의 반전 신호()에 접속하는 엔모오스 트랜지스터임을 특징으로 하는 전압 변환회로.
- 제 1 항에 있어서, 상기 제 1 충전 수단(15)은 채널의 양단자가 상기 승압전압(VPP)과 상기 출력 노드(N2)에 접속하고 제어 단자가 상기 제어 노드(N1)에 접속하는 피모오스 트랜지스터이며, 상기 제 2 충전 수단(5)은 채널의 양단자가 상기 승압전압(VPP)과 상기 제어 노드(N1)에 접속하고 제어 단자가 상기 출력 노드(N2)에 접속하는 피모오스 트랜지스터임을 특징으로 하는 전압 변환회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014165A KR960015319B1 (ko) | 1993-07-26 | 1993-07-26 | 반도체 메모리 장치의 전압 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014165A KR960015319B1 (ko) | 1993-07-26 | 1993-07-26 | 반도체 메모리 장치의 전압 변환회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004517A KR950004517A (ko) | 1995-02-18 |
| KR960015319B1 true KR960015319B1 (ko) | 1996-11-07 |
Family
ID=19360010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930014165A KR960015319B1 (ko) | 1993-07-26 | 1993-07-26 | 반도체 메모리 장치의 전압 변환회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960015319B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302424B1 (ko) * | 1996-10-14 | 2001-09-28 | 니시무로 타이죠 | 논리하이브리드메모리용반도체메모리 |
-
1993
- 1993-07-26 KR KR1019930014165A patent/KR960015319B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004517A (ko) | 1995-02-18 |
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| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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