JP2738335B2 - 昇圧回路 - Google Patents

昇圧回路

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JP2738335B2 JP7095303A JP9530395A JP2738335B2 JP 2738335 B2 JP2738335 B2 JP 2738335B2 JP 7095303 A JP7095303 A JP 7095303A JP 9530395 A JP9530395 A JP 9530395A JP 2738335 B2 JP2738335 B2 JP 2738335B2
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    • H03K2217/0036—Means reducing energy consumption

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、昇圧回路に関し、特
に、電源電圧供給用端子と出力電圧取り出し用端子との
間にこの方向に順方向となるように直列接続されたダイ
オード接続のＭＯＳ電界効果型トランジスタと、その直
列接続点に接続されたコンデンサとを含み、外部からの
周期的信号入力に基づくチャージポンプ動作により電源
電圧以上の電圧を発生させる構成の昇圧回路に関する。
【０００２】
【従来の技術】この種の従来の昇圧回路の一例の回路図
を、図６（ａ）に示す。同図を参照して、この昇圧回路
では、電源端子１と出力端子２との間に、２つのｎチャ
ネル型ＭＯＳトランジスタ（以後、ｎＭＯＳトランジス
タと記す）ＱN2，ＱN3が直列に接続されており、その直
列接続点にコンデンサＣの一方の電極板が接続されてい
る。コンデンサＣの他方の電極板は、入力端子３に接続
されている。２つのＭＯＳトランジスタＱN2，ＱN3はそ
れぞれ、ドレイン電極とゲート電極とが共通に接続され
た、いわゆるダイオード接続となっており、トランジス
タＱN2はドレイン（ゲート）電極が電源端子１に接続さ
れ、ソース電極がコンデンサＣの一方の電極板（節点Ｎ
D ）に接続されている。一方、トランジスタＱN3はドレ
イン（ゲート）電極が節点ＮD に接続され、ソース電極
が出力端子３に接続されている。従って、これら２つの
ＭＯＳトランジスタＱN2，ＱN3は、電源端子１から出力
端子２の方向に順方向になるようにして直列に接続され
たｐｎ接合ダイオードと等価になる。この昇圧回路にお
いて、電源端子１には、直流電源電圧ＶDDが与えられて
いる。入力端子３には、振幅が０〜ＶDDのクロック信号
ＣＬＫが入力される。そして、出力端子２から、以下に
述べる動作により電源電圧ＶDD以上に昇圧された出力電
圧ＶOUT が取り出される。
【０００３】以下に、この昇圧回路の動作を、図６
（ｂ）に示すタイミングチャートを参照して説明する。
図６（ｂ）において、 （１）時刻ｔ0 〜ｔ1 の期間 入力クロック信号ＣＬＫは０Ｖである。又、節点ＮD の
電圧は、電源電圧ＶDDよりＭＯＳトランジスタＱN2のし
きい値電圧ＶTNの分だけ低くなった電圧ＶDD−ＶTNであ
る。このとき、コンデンサＣの蓄積電荷Ｑは、コンデン
サＣの容量値をＣとして、 Ｑ＝（節点ＮD の電圧−入力端子３の電圧）×コンデンサＣの容量値 ＝｛（ＶDD−ＶTN）−０｝×Ｃ である。又、出力端子２の電圧ＶOUT は、節点ＮD の電
圧よりｎＭＯＳトランジスタＱN3のしきい値電圧ＶTNの
分だけ低い電圧（ＶDD−ＶTN）−ＶTN＝ＶDD−２ＶTNと
なる。 （２）時刻ｔ1 〜ｔ2 の期間 クロック信号ＣＬＫが、０ＶからＶDDに変化する。する
と、コンデンサＣは上記（１）における動作で蓄積され
た電荷Ｑを保持しようとする。従って、 Ｑ＝（節点ＮD の電圧−入力端子３の電圧）×コンデンサＣの容量値 ＝〔｛ＶDD＋（ＶDD−ＶTN）｝−ＶDD〕×Ｃ となり、節点ＮD の電圧は、ＶDD＋（ＶDD−ＶTN）＝２
ＶDD−ＶTNとなる。
【０００４】このとき、出力端子２の電圧ＶOUT は、節
点ＮD の電圧よりｎＭＯＳトランジスタＱN3のしきい値
電圧ＶTNの分だけ低い電圧（２ＶDD−ＶTN）−ＶTN＝２
ＶDD−２ＶTNとなる。すなわち、電源電圧ＶDD以上の電
圧が出力される。一方、ｎＭＯＳトランジスタＱN2は、
ゲート電極（電源端子１）の電圧よりソース電極（節点
ＮD ）の電圧の方が高いので、オフ状態となる。 （３）時刻ｔ2 〜ｔ3 の期間 クロック信号ＣＬＫがＶDDから再度０Ｖに変化する。す
ると、コンデンサＣは上述の（１）の動作で蓄積された
電荷Ｑを保持しようとする。従って、 Ｑ＝（節点ＮD の電圧−入力端子３の電圧）×コンデンサＣの容量値 ＝｛（ＶDD−ＶTN）−０｝×Ｃ となり、節点ＮD の電圧は、ＶDD−ＶTNとなる。
【０００５】このとき、ｎＭＯＳトランジスタＱN2は、
ゲート電極（電源端子１）とソース電極（節点ＮD ）と
の間の電圧差がＶTNとなるのでオン状態となる。ところ
が、節点ＮD の電圧がＶDD−ＶTNより高くなろうとする
とｎＭＯＳトランジスタＱN2のゲート電圧とソース電圧
との差（ゲート・ソース間電圧）がＶTNより小さくなる
ので、ｎＭＯＳトランジスタＱN2はオフ状態となる。そ
の結果、節点ＮD の電圧は、ＶDD−ＶTNで落着くことに
なる。一方、ｎＭＯＳトランジスタＱN3は、ゲート電極
（節点ＮD ）の電圧に対してソース電極（出力端子２）
の電圧の方が高いので、オフ状態となる。従って、上記
（２）の動作で得られた出力端子２の電圧ＶOUT ＝２Ｖ
DD−２ＶTNはそのまま保たれ、電源電圧ＶDD以上の電圧
が出力し続けることになる。
【０００６】
【発明が解決しようとする課題】上述した従来の昇圧回
路は、特に電源電圧ＶDDが高いときの消費電流が大きい
という特性を示す。以下にその説明を行う。
【０００７】これまでの動作説明から判るように、昇圧
回路における消費電流の大部分はコンデンサＣの充放電
電流である。そこでいま、昇圧動作時のコンデンサＣに
おける充放電電流ｉについて考えると、 ｉ＝（クロック信号ＣＬＫの周波数）×（クロック信号ＣＬＫの振幅）×（コ ンデンサＣの容量値Ｃ） であって、クロック信号ＣＬＫの振幅ｖとコンデンサＣ
の容量値とに比例している。ここで、図６（ａ）に示す
従来の昇圧回路では、コンデンサＣに印加されるクロッ
ク信号ＣＬＫは、振幅が０ＶとＶDDとの間のフル振幅と
なっている。つまり、ｖ＝ＶDDである。従って、 ｉ＝ｆ・ＶDD・Ｃ （但し、ｆは、クロック信号ＣＬＫ
の周波数） である。
【０００８】ところで、昇圧回路として、例えば半導体
ＬＳＩに用いられる昇圧回路のように、他の信号処理回
路や入出力回路などと共に１チップ上に内蔵されるもの
を考えると、昇圧回路の電源電圧ＶDDはそのＬＳＩに供
給される電源電圧によって決まる。そしてそのＬＳＩの
電源電圧は、仕様が例えば３．０〜６．０Ｖなどのよう
に幅を持ち、その仕様の範囲内でユーザが適宜選択すべ
きものであってメーカが恣意的に一定値に固定できるも
のではない。従って、メーカはＬＳＩの電源電圧が低い
場合でも十分な昇圧比が得られるように、通常、コンデ
ンサＣに大きな容量値のものを用いることが多い。
【０００９】その場合、例えば３．０Ｖというような低
い電源電圧を用いるＬＳＩでは、昇圧回路におけるクロ
ック信号ＣＬＫの振幅ｖも小さいことからコンデンサＣ
の充放電電流も小さく、従って、昇圧回路全体の消費電
流も小さくてすむ。又、昇圧比も適当であるので、都合
が良い。一方、例えば６．０Ｖというような高い電源電
圧を用いるＬＳＩでは、その電源電圧に比例してコンデ
ンサＣの充放電電流が大きくなり、昇圧回路の消費電流
も大きくなる。しかも、昇圧後の電圧が高すぎるときに
は、これを適当な電圧に再度降圧することが必要とな
り、そこでも消費電流が増大することになる。
【００１０】従って、本発明は、電源電圧が低いときは
従来と同等の昇圧比、消費電流で、しかも電源電圧が高
いときの消費電流が小さい、低消費電力性に優れた昇圧
回路を提供することを目的とするものである。
【００１１】本発明の昇圧回路は、電源電圧供給端子と
出力端子との間にこの方向に順方向になるように直列接
続された整流素子と、一方の電極板がそれら整流素子の
直列接続点に接続されたコンデンサとを少なくとも含
み、入力端子に外部から与えられる周期的信号を前記コ
ンデンサの他方の電極板に入力して前記直列接続点の電
圧を周期的に変化させることにより、前記出力端子に前
記電源電圧より高い電圧を発生させる構成の昇圧回路に
おいて、前記入力端子から前記コンデンサへの信号伝達
経路中に、前記電源電圧供給端子から供給される電源電
圧が所定の値より低であるか高であるかに応じて開・閉
するアナログスイッチを内蔵する振幅制限手段を備え、
高レベルにあるときの前記入力端子への周期的信号を、
前記アナログスイッチの開・閉に応じて、直接又は高レ
ベル側を電源電圧より低く電源電圧の変化には関わりの
ない一定電位に振幅制限して、前記コンデンサに入力す
ることを特徴とする。
【００１２】上記の振幅制限手段は、前記入力端子から
前記コンデンサに至る信号伝達経路中に設けられて、前
記入力端子に印加される信号を、その振幅の高レベル側
を降圧して前記コンデンサに出力するレベル変換素子
と、前記レベル変換素子に並列に接続されて、導通状態
のとき前記レベル変換素子に対するバイパスを形成する
スイッチ素子とを含んでなる。
【００１３】そして、前記レベル変換素子がエンハンス
メント型はｎチャネル型のＭＯＳ電界効果型トランジス
タで構成されると共に、その降圧作用が前記ＭＯＳ電界
効果型トランジスタに与えられたゲート電圧に対するし
きい値落ち現象に基づくものであり、又、前記スイッチ
素子がエンハンスメント型でｐチャネル型のＭＯＳ電界
効果型トランジスタで構成されていることを特徴とす
る。
【００１４】又、上述の昇圧回路に対して、電源電圧か
らその電源電圧以下の定電圧を発生し、発生した定電圧
を前記ｎチャネル型ＭＯＳ電界効果型トランジスタのゲ
ート電圧として与えることにより、前記降圧後の信号の
高レベル側の電圧を指定する手段と、前記ｐチャネル型
ＭＯＳ電界効果型トランジスタを電源電圧の高低に応じ
て導通、非導通させることにより、前記入力端子に印加
された周期的信号が高レベルにあるときの前記コンデン
サへの信号伝達経路を、電源電圧の高低に応じて、電源
電圧が高のときは前記ｎチャネル型ＭＯＳ電界効果型ト
ランジスタ側とし、電源電圧が低のときは前記ｐチャネ
ル型ＭＯＳ電界効果型トランジスタ側とするように制御
する手段とを内蔵させたことを特徴とする。
【００１５】上記の昇圧回路は、電源電圧供給端子と出
力端子との間にこの方向に順方向になるように直列接続
されたｎチャネル型でダイオード接続の第１，第２のＭ
ＯＳ電界効果型トランジスタと、一方の電極板がそれら
第１，第２のＭＯＳ電界効果型トランジスタの直列接続
点に接続されたコンデンサと、入力端子と前記コンデン
サの他方の電極板との間に電流経路を成すように接続さ
れたエンハンスメント型でｎチャネル型の第３のＭＯＳ
電界効果型トランジスタと、前記第３のＭＯＳ電界効果
型トランジスタに並列に接続されたエンハンスメント型
でｐチャネル型の第４のＭＯＳ電界効果型トランジスタ
と、出力点が前記第３のＭＯＳ電界効果型トランジスタ
のゲート電極に接続されたリミッタ回路であって、電源
電圧がこのリミッタ回路に用いられるＭＯＳ電界効果型
トランジスタのしきい値電圧により予め定まる所定の電
圧以下のとき、前記電源電圧と同一の値の電圧を出力
し、電源電圧が前記所定の電圧以上のとき、電源電圧の
値の如何に関わらず前記所定の電圧に制限された一定電
圧を出力するリミッタ回路と、出力点が前記第４のＭＯ
Ｓ電界効果型トランジスタのゲート電極に接続された電
源電圧検出回路であって、電源電圧がこの電源電圧検出
回路に用いられるＭＯＳ電界効果型トランジスタのしき
い値電圧により予め定まる所定の電圧より高であるか低
であるかに応じて、電源電圧が低であるときは０Ｖの低
レベルであり、電源電圧が高であるときは前記電源電圧
と同一電圧の高レベルの二値制御信号を出力する電源電
圧検出回路とを少なくとも含んで構成される。
【００１６】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
図である。同図を参照して、この昇圧回路は、電源端子
１と出力端子２との間に２つのダイオード接続のｎＭＯ
ＳトランジスタＱN2，ＱN3を直列接続し、その直列接続
点にコンデンサＣを接続して、それらトランジスタ
ＱN1，ＱN2およびコンデンサＣに昇圧動作を行わせてい
る点は、図６（ａ）に示す従来の昇圧回路と同じであ
る。本実施例は更に、入力端子３からコンデンサＣ迄の
信号伝達経路中にｎＭＯＳトランジスタＱN1とｐＭＯＳ
トランジスタＱP1との並列接続回路が挿入されている点
と、それぞれトランジスタＱN1，ＱP1のゲート電圧を与
えるためのリミッタ回路６及び電源電圧検出回路７を備
えている点とが、従来の昇圧回路と異っている。２つの
トランジスタＱN1，ＱP1は共に、エンハンスメント型の
トランジスタである。
【００１７】リミッタ回路６は、一例として、図２
（ａ）に示す回路構成で図２（ｂ）に示す入出力特性を
持つ。すなわち、図２（ａ）を参照すると、このリミッ
タ回路では、電源端子１とグランド端子４との間に、ｐ
ＭＯＳトランジスタＱP21 ，ｎＭＯＳトランジスタＱ
N21 ，ｎＭＯＳトランジスタＱ0N22，ｐＭＯＳトランジ
スタＱP23 ，ｎＭＯＳトランジスタＱN24 がこの順に直
列に接続されている。トランジスタＱP21 にはグランド
電位０Ｖのゲート電圧が与えられており、トランジスタ
ＱN24 にはハイレベルのゲート電圧が与えられている。
トランジスタＱN21 ，Ｑ0N22，ＱP23 はそれぞれ、ゲー
ト電極とドレイン電極とが接続されたダイオード接続と
なっている。それぞれのトランジスタは、下記のような
特性を持っている。トランジスタＱP21 はエンハンスメ
ント型で、電流駆動能力（コンダクタンスｇｍ）は小さ
い。トランジスタＱN21 とトランジスタＱN24 とはエン
ハンスメント型で、コンダクタンスは大である。トラン
ジスタＱ0N22はノンドープト構造（トランジスタのチャ
ネル中に、しきい値電圧調整のための不純物を導入して
いない構造）で、しきい値電圧が約０．１Ｖであり、コ
ンダクタンスは大きい。トランジスタＱP23 はエンハン
スメント型で、コンダクタンスは大である。尚、エンハ
ンスメント型のトランジスタのしきい値電圧はそれぞ
れ、ｎＭＯＳトランジスタでは０．７Ｖであり、ｐＭＯ
Ｓトランジスタでは−０．８Ｖである。
【００１８】以下に、上記のリミッタ回路の動作を説明
する。図２（ａ）において、 （１）ＶDD＜ｎＭＯＳトランジスタＱN21 のしきい値電
圧＋ｎＭＯＳトランジスタＱ0N22のしきい値電圧＋ｐＭ
ＯＳトランジスタＱP23 のしきい値電圧＝エンハンスメ
ント型ｎＭＯＳトランジスタのしきい値電圧＋ノンドー
プト構造ｎＭＯＳトランジスタのしきい値電圧＋エンハ
ンスメント型ｐＭＯＳトランジスタのしきい値電圧の場
合 トランジスタＱP21 ，ＱN24 はオン状態にある。一方、
トランジスタＱN21 ，Ｑ0N22，ＱP23 はオフ状態にあ
る。従って、電源端子１からグランド端子４には電流は
流れず、出力点５には出力電圧ＶLMT ＝ＶDDが出力され
る。 （２）ＶDD＞エンハンスメント型ｎＭＯＳトランジスタ
のしきい値電圧＋ノンドープト構造ｎＭＯＳトランジス
タのしきい値電圧＋エンハンスメント型ｐＭＯＳトラン
ジスタのしきい値電圧の場合 全てのトランジスタＱP21 ，ＱN21 ，Ｑ0N22，ＱP23 ，
ＱN24 がオン状態となる。そのため、電源端子１からグ
ランド端子４へ電流Ｉが流れる。その場合、トランジス
タＱP21 のコンダクタンスよりトランジスタＱN21 ，Ｑ
0N22，ＱP23 ，ＱN24 のコンダクタンスの方が大きく設
定されているので、出力点５には、 ＶLMT ＝エンハンスメントｎ型ＭＯＳトランジスタのしきい値電圧＋ノンドープ プ構造ｎＭＯＳトランジスタのしきい値電圧＋エンハンスメント型ｐＭ ＯＳトランジスタのしきい値電圧に制限された電圧 ＝ＶC1 が出力される。
【００１９】上記の動作の結果得られる入出力特性は、
図２（ｂ）に示すように、電源電圧ＶDDが、トランジス
タＱN21 ，Ｑ0N22，ＱP23 のしきい値の和できまる電圧
ＶC1を境にしてその電圧ＶC1より低いときは、ＶDDがｐ
ＭＯＳトランジスタＱP21 のしきい値電圧以上の領域
で、出力電圧ＶLMT ＝ＶDDである。つまり、入出力特性
曲線上で原点を通る傾き４５度の直線で表される。一
方、ＶDDがＶC1より高いときは電源電圧ＶDDの如何に拘
らず、ＶLMT ＝ＶC1一定である。
【００２０】次に、図３（ａ）に、電源電圧検出回路の
一例の回路図を示す。又、その入出力特性を、図３
（ｂ）に示す。図３（ａ）を参照して、この電源検出回
路では、２つのｐＭＯＳトランジスタＱP31 ，ＱP35 で
カレントミラー回路を形成している。このカレントミラ
ー回路の入力側トランジスタＱP31 は、ソース電極が電
源端子１に接続されている。ドレイン・ゲート共通電極
とグランド端子４との間には、３つのｎＭＯＳトランジ
スタＱ0N32，ＱN33 ，ＱN34 がこの順に、直列接続され
ている。３つのトランジスタの中ｎＭＯＳトランジスタ
Ｑ0N32，ＱN33 はゲート電極とドレイン電極とが共通の
ダイオード接続にされ、トランジスタＱN34にはハイレ
ベルのゲート電圧が与えられている。一方、カレントミ
ラー回路の出力側トランジスタＱP35 はソース電極が電
源端子１に接続され、ドレイン電極とグランド端子４と
の間に、ｎＭＯＳトランジスタＱN36 が接続されてい
る。トランジスタＱN34 には、電源電圧ＶDDがゲート電
圧として与えられている。各トランジスタはそれぞれ、
下記の特性を持っている。すなわち、トランジスタＱ
P31，ＱP35 は、ｐチャネル型でエンハンスメント型で
ある。トランジスタＱN33 ，ＱN34 ，ＱN36 はｎチャネ
ル型でエンハンスメント型である。又、トランジスタＱ
0N32は、ｎチャネル型でノンドープト構造のトランジス
タである。尚、トランジスタＱP31 ，ＱN36 それぞれの
コンダクタンスはトランジスタＱ0N32，ＱN33，
ＱN34 ，ＱP35 のコンダクタンスに比べて、小さく設定
されている。又、この回路では、トランジスタＱP31 ，
ＱP35 がカレントミラー接続されているので、入力側電
流Ｉ1 と出力側電流Ｉ2 との関係は、 Ｉ2 ＝Ｉ1 ×トランジスタＱP35 のコンダクタンスｇｍ
35／トランジスタＱP31のコンダクタンスｇｍ31 となる。
【００２１】以下に、この電源検出回路の動作を説明す
る。 （１）ＶDD＜トランジスタＱ0N32のしきい値電圧＋トラ
ンジスタＱN33 のしきい値電圧＋トランジスタＱP31 の
しきい値電圧＝ノンドープト構造ｎＭＯＳトランジスタ
のしきい値電圧＋エンハンスメント型ｎＭＯＳトランジ
スタのしきい値電圧＋エンハンスメント型ｐＭＯＳトラ
ンジスタのしきい値電圧の場合 トランジスタＱN34 ，ＱN36 はオン状態となり、トラン
ジスタＱP31 ，Ｑ0N32，ＱN33 はオフ状態となる。その
結果、電源端子１からグランド端子４へ流れる電流Ｉ1
は０となり、出力側トラジスタＱP35 もオフ状態とな
る。すなわち、 Ｉ2 ＝Ｉ1 ×ｇｍ35／ｇｍ31＝０ となる。電流Ｉ2 が０であるにも拘らずトランジスタＱ
N36 がオン状態にあるので、出力電圧ＶA ＝０Ｖとな
る。 （２）ＶDD＞ノンドープト構造ｎＭＯＳトランジスタの
しきい値電圧＋エンハンスメント型ｎＭＯＳトランジス
タのしきい値電圧＋エンハンスメント型ｐＭＯＳトラン
ジスタのしきい値電圧の場合 トランジスタＱN34 ，ＱN36 はオン状態となる。更に、
トランジスタＱP31 ，Ｑ0N32，ＱN33 もオン状態となる
ので、電源端子１とグランド端子４との間に電流Ｉ1 が
流れる。又、トランジスタＱP35 もオン状態となるの
で、 Ｉ2 ＝Ｉ1 ×ｇｍ35／ｇｍ31 となり、出力側トランジスタＱP35 ，ＱN36 には、入力
側電流Ｉ1 の（ｇｍ35／ｇｍ31）倍の電流Ｉ2 が流れる
ことになる。ここで、前述したように、トランジスタＱ
P31 のコンダクタンスｇｍ31に対して、トランジスタＱ
P35 のコンダクタンスｇｍ35を、例えば４０倍程度とい
うように大きく設定しているので、トランジスタＱP35
のコンダクタンスがトランジスタＱN36 のコンダクタン
スより大きくなり、出力ＶC ≒ＶDDとなって、ほぼ電源
電圧ＶDDに等しい電圧のハイレベルが出力される。
【００２２】上記の動作の結果得られる入出力特性は、
図３（ｂ）に示すように、電源電圧ＶDDが、トランジス
タＱN21 ，Ｑ0N22，ＱP23 のしきい値の和できまる電圧
ＶC2を境にしてその電圧ＶC2より低いときは、出力電圧
ＶA ＝０Ｖで一定である。一方、ＶDDがＶC2より高いと
きは出力電圧ＶA ＝ＶDDである。つまり入出力特性曲線
上で点（ＶC2，０）を通る傾き４５度の直線で表され
る。
【００２３】尚、リミッタ回路６に用いるトランジスタ
と電源電圧検出回路７に用いるトランジスタとで、各型
（ｎチャネル・エンハンスメント型、ｐチャネル・エン
ハンスメント型、ｎチャネル・ノンドープト構造）どう
しのしきい値電圧を同一にすれば、リミッタ回路６にお
ける制限レベルＶC1＝電源電圧検出回路７における出力
のハイ・ロウ切替えレベルＶC2となる。
【００２４】以下に、本実施例の昇圧回路の動作につい
て、リミッタ回路６及び電源電圧検出回路７がそれぞれ
図２（ｂ）及び図３（ｂ）に示す入出力特性を持つもの
として、説明する。以下の動作説明は、電源電圧ＶDDが
ＶC1以下の低圧側電源の場合と、電圧ＶC1より高い高圧
側電源の場合とに分けて行う。尚、説明を簡潔にして理
解を容易にするため、リミッタ回路６及び電源電圧検出
回路７において、ＶC1＝ＶC2＝ＶC であるとする。先
ず、低圧側電源の場合（ＶDD≦ＶC ）ついて、説明す
る。このときのタイミングチャートを示す図４を参照し
て、 （１）時刻ｔ0 〜ｔ1 の期間 入力端子３へのクロック信号ＣＬＫは、０Ｖである。い
ま、リミッタ回路６の出力電圧ＶLMT をＶC ＝３．０Ｖ
で制限するように設定したものとし、電源電圧ＶDD＝
３．０Ｖであるとする。このとき、図２（ｂ）及び図３
（ｂ）に示す入出力特性において、ＶDD≦ＶC であるの
で、リミッタ回路６の出力電圧ＶLMT は、ＶLMT ＝ＶDD
（＝３．０Ｖ）となり、一方、電源電圧検出回路７の出
力ＶA のレベルはロウレベル（＝０Ｖ）となる。
【００２５】この状態で、ｎＭＯＳトランジスタＱN1で
は、ゲート電圧がリミッタ回路６の出力ＶLMT ＝ＶDDに
等しく、また入力端子３の電圧が０Ｖであるので、ゲー
ト電極・入力端子３間にしきい値電圧以上の電圧ＶLMT
が与えられる。従って、このトランジスタＱN1はオン状
態となり、節点ＮB の電圧を０Ｖに強制する。一方、ｐ
ＭＯＳトランジスタＱP1では、入力端子３と節点ＮB の
電圧が０Ｖで、ゲート電圧は電源電圧検出回路７のロウ
レベル出力に等しく０Ｖである。従って、このトランジ
スタＱP1は、オフ状態となる。以上の動作の結果、節点
ＮB は０Ｖとなる。
【００２６】次に、節点ＮD 側では、ダイオード接続の
ｎＭＯＳトランジスタＱN2が導通して節点ＮD の電圧
を、電源端子１の電圧ＶDDよりｎＭＯＳトランジスタＱ
N2のしきい値電圧ＶTNの分だけ下った電圧ＶDD−ＶTNに
設定する。その結果、コンデンサＣに、 Ｑ＝（節点ＮD の電圧−節点ＮB の電圧）×コンデンサＣの容量値 ＝｛（ＶDD−ＶTN）−０｝×Ｃ の電荷が蓄積される。このとき、出力端子２の電圧Ｖ
OUT はダイオード接続のｎＭＯＳトランジスタＱN3での
電圧降下によって決まり、節点ＮD の電圧からｎＭＯＳ
トランジスタＱN3のしきい値電圧ＶTNの分だけ下った電
圧（ＶDD−ＶTN）−ＶTN＝ＶDD−２ＶTNとなる。 （２）時刻ｔ1 〜ｔ2 の期間 クロック信号ＣＬＫが０ＶからＶDD（＝３．０Ｖ）に変
化する。すると、ｐＭＯＳトランジスタＱP1では、入力
端子３の電圧がＶDDとなる。これに対し、電源電圧検出
回路７の出力ＶA にはレベルの変化がないので、ゲート
電圧は０Ｖのロウレベルに保たれる。従って、トランジ
スタＱP1のゲート電極・入力端子３間にはしきい値電圧
以上の電圧が加わることになり、このトランジスタＱP1
はオン状態となる。その結果、節点ＮB の電圧が、入力
端子３の電圧つまりクロック信号ＣＬＫのハイレベル側
電圧ＶDDに、引き上られる。一方、ｎＭＯＳトランジス
タＱN1では、ゲート電圧がリミッタ回路６の出力電圧Ｖ
LMT に等しくＶDDであるのに対し、入力端子３、節点Ｎ
B とも電圧ＶDDとなる。従って、このトランジスタＱN1
は、オフ状態となる。以上の一連の動作は、入力クロッ
ク信号ＣＬＫがハイレベルになることによってｐＭＯＳ
トランジスタＱP1がオン状態となり、入力端子３から節
点ＮB までの信号伝達経路がｎＭＯＳトランジスタＱN1
からｐＭＯＳトランジスタＱP1に切り替り、トランジス
タＱP1がクロック信号ＣＬＫのハイレベルを電圧降下な
しに節点ＮB に伝達する動作であるということができ
る。
【００２７】上記の動作中、コンデンサＣは、上述の
（１）の動作で蓄積された電荷Ｑを保持しようとする。
従って、 Ｑ＝（節点ＮD の電圧−節点ＮB の電圧）×コンデンサＣの容量値 ＝〔｛ＶDD＋（ＶDD−ＶTN）｝−ＶDD〕×Ｃ となり、節点ＮD の電圧は、ＶDD＋（ＶDD−ＶTN）＝２
ＶDD−ＶTNとなる。
【００２８】以上の動作の結果、出力端子２の電圧Ｖ
OUT は、節点ＮD の電圧よりｎＭＯＳトランジスタＱN3
のしきい値電圧ＶTNの分だけ低い電圧（２ＶDD−ＶTN）
−ＶTN＝２ＶDD−２ＶTNとなる。すなわち、電源電圧Ｖ
DD以上の電圧が出力される。一方、ｎＭＯＳトランジス
タＱN2では、ゲート電極（電源端子１）の電圧よりソー
ス電極（節点ＮD ）の電圧の方が高くなるので、このト
ランジスタＱN2はオフ状態となる。 （３）時刻ｔ2 〜ｔ3 の期間 クロック信号ＣＬＫの電圧がＶDDから再度０Ｖに変化す
る。すると、ｎＭＯＳトランジスタＱN1では、入力端子
３の電圧が０Ｖとなる。一方、ゲート電圧はリミッタ回
路６の出力電圧ＶLMT に等しく、ＶDD（＝３．０Ｖ）で
ある。従って、このトランジスタＱN1には、ゲート電極
・入力端子３間にしきい値電圧以上の電圧が加わること
になる。その結果このトランジスタＱN1はオン状態とな
り、節点ＮB の電圧を０Ｖに引き下げる。これに対しｐ
ＭＯＳトランジスタＱP1では、入力端子３の電圧が０Ｖ
となるが、ゲート電圧が電源電圧検出回路７のロウレベ
ル出力に等しく０Ｖである。従ってこのトランジスタＱ
P1は、オフ状態となる。
【００２９】これらの動作の際、コンデンサＣは（１）
の動作で蓄積された電荷Ｑを保持しようとするので、 Ｑ＝（節点ＮD の電圧−節点ＮB の電圧）×コンデンサＣの容量値 ＝｛（ＶDD−ＶTN）−０｝×Ｃ となり、節点ＮD の電圧は、ＶDD−ＶTNN となる。
【００３０】このとき、ｎＭＯＳトランジスタＱN3で
は、ゲート電極（節点ＮD ）の電圧に対してソース電極
（出力端子２）の電圧の方が高いため、このトランジス
タＱN3はオフ状態となる。従って、（２）の動作で得ら
れた出力端子２の電圧ＶOUT ＝２ＶDD−２ＶTNは保持さ
れる。すなわち、この昇圧回路は、電源電圧ＶDD以上の
電圧を出力し続ける。その昇圧比は、従来の昇圧回路に
おける昇圧比と同一である。
【００３１】ここで、以上の昇圧動作における回路の消
費電流について考えてみる。これまでの動作説明から分
るように、本実施例では電源電圧ＶDDが低圧側の電源で
あるとき、コンデンサＣの入力側電極板（節点ＮB ）に
入力される信号の振幅は、０Ｖ〜ＶDDのフル振幅となっ
ている。従って、回路の消費電流も、従来の昇圧回路に
おける消費電流と同一である。
【００３２】このように、本実施例は電源電圧ＶDDが低
圧側のものであるとき、昇圧比、消費電流とも従来の昇
圧回路におけると同一となる。
【００３３】次に、本実施例において、電源電圧がＶDD
＞ＶC となる高圧側電源である場合の動作について、説
明する。このときのタイミングチャートを示す図５を参
照して、 （１）時刻ｔ0 〜ｔ1 の期間 入力端子３の電圧は０Ｖである。電源電圧ＶDD＝６．０
Ｖであるとすると、図２（ｂ）及び図３（ｂ）に示す入
出力特性においてＶDD＞ＶC であるので、リミッタ回路
６の出力電圧ＶLMT はＶC で制限された電圧となり、Ｖ
LMT ＝ＶC （＝３．０Ｖ）となる。一方、電源電圧検出
回路７の出力ＶA のレベルはハイレベルＶDD（＝６．０
Ｖ）となる。この状態のとき、ｎＭＯＳトランジスタＱ
N1では、入力端子３が０Ｖであり、ゲート電圧はリミッ
タ回路６の出力電圧ＶLMT に等しくＶC （＝３．０Ｖ）
である。従って、このトランジスタＱN1は、ゲート電極
・入力端子３間にしきい値電圧以上の電圧が加わってオ
ン状態となり、節点ＮB の電圧を０Ｖに強制する。一
方、ｐＭＯＳトランジスタＱP1では、入力端子３が０Ｖ
であり、ゲート電圧は電源電圧検出回路７のハイレベル
出力に等しくＶDD（＝６．０Ｖ）である。従って、この
トランジスタＱP1は、オフ状態となる。以上の動作の結
果、節点ＮB は０Ｖとなる。
【００３４】次に、節点ＮD 側では、ダイオード接続の
ｎＭＯＳトランジスタＱN2が導通して節点ＮD の電圧
を、電源端子１の電圧ＶDDよりｎＭＯＳトランジスタＱ
N2のしきい値電圧ＶTNの分だけ下った電圧ＶDD−ＶTNに
設定する。その結果、コンデンサＣに、 Ｑ＝（節点ＮD の電圧−節点ＮB の電圧）×コンデンサＣの容量値 ＝｛（ＶDD−ＶTN）−０｝×Ｃ の電荷が蓄積される。このとき、出力端子２の電圧Ｖ
OUT はダイオード接続のｎＭＯＳトランジスタＱN3での
電圧降下によって決まり、節点ＮD の電圧からｎＭＯＳ
トランジスタＱN3のしきい値電圧ＶTNの分だけ下った電
圧（ＶDD−ＶTN）−ＶTN＝ＶDD−２ＶTNとなる。 （２）時刻ｔ1 〜ｔ2 の期間 クロック信号ＣＬＫが０ＶからＶDD（＝６．０Ｖ）へ変
化する。すると、ｎＭＯＳトランジスタＱN1では、入力
端子３の電圧がＶDDとなり、ゲート電圧はリミッタ回路
６の出力電圧ＶLMT ＝ＶC （＝３．０Ｖ）である。従っ
て、このトランジスタＱN1はゲート電極・節点ＮB 間に
しきい値電圧以上の電圧が加わってオン状態となり、節
点ＮB の電圧を引上げる。但しその場合、このトランジ
スタＱN1がエンハンスメント型であることから、いわゆ
る「しきい値落ち」と言われる現象が生じる。すなわ
ち、一般にエンハンスメント型ｎＭＯＳトランジスタで
は、ドレイン電圧とゲート電圧とを固定しソース電極に
負荷を接続すると、ゲート・ソース電極間にこのトラン
ジスタのしきい値電圧に相当する分の電圧差が生じ、ソ
ース電圧はゲート電圧からしきい値電圧の分だけ下った
ところまでしか上昇しない。この「しきい値落ち現象」
がｎＭＯＳトランジスタＱN1に生じるので、節点ＮB の
電圧はトランジスタＱN1のゲート電圧つまりリミッタ回
路６の出力電圧ＶLMT から、しきい値電圧ＶＴＮの分だ
け下ったＶLMT −ＶTN＝３．０−ＶTNに制限される。一
方、ｐＭＯＳトランジスタＱP1では、入力端子３がＶDD
（＝６．０Ｖ）であり、節点ＮB がＶLMT −ＶTN＝３．
０であり、ゲート電圧は電源検出回路７のハイレベル出
力ＶDD（＝６．０Ｖ）に等しい。従って、このトランジ
スタＱP1はオフ状態となる。これまでの一連の動作か
ら、入力クロック信号ＣＬＫが０ＶからＶDD（＝６．０
Ｖ）に切り替るが、ｐＭＯＳトランジスタＱP1はオフ状
態を保ち、その結果、入力端子３からコンデンサＣへの
信号伝達経路は依然ｎＭＯＳトランジスタＱN1側のまま
であり、節点ＮB 電圧はｎＭＯＳトランジスタＱN1によ
り、クロック信号ＣＬＫのハイレベル側電圧ＶDD方向に
引き上げられるが、その電圧は、ｎＭＯＳトランジスタ
ＱN1での「しきい値落ち現象」により、ＶLMT −ＶTMに
留まることが、分る。このように、クロック信号ＣＬＫ
のハイレベルへの遷移にも拘らず、入力端子３からコン
デンサＣへの信号伝達経路が、依然としてｎＭＯＳトラ
ンジスタＱN1側のままである点と、そのトランジスタＱ
N1で「しきい値電圧落ち現象」が生じコンデンサＣへの
入力信号に振幅制限が加わる点とが、前述した、電源電
圧が低い場合との大きな相違点である。
【００３５】上記の動作中、コンデンサＣは、上述の
（１）の動作で蓄積された電荷Ｑを保持しようとする。
従って、 Ｑ＝（節点ＮD の電圧−節点ＮB の電圧）×コンデンサＣの容量値 ＝〔｛（ＶLMT −ＶTN）＋（ＶDD−ＶTN）｝−（ＶLMT −ＶTN）〕×Ｃ となって、節点ＮD の電圧は、（ＶLMT −ＶTN）＋（Ｖ
DD−ＶTN）＝（ＶLMT ＋ＶDD−２ＶTN＝３．０＋ＶDD−
２ＶTNとなる。
【００３６】これまでの動作の結果、出力端子２の電圧
ＶOUT は、節点ＮD の電圧よりｎＭＯＳトランジスタＱ
N3のしきい値電圧ＶTNの分だけ低い電圧（ＶLMT ＋ＶDD
−２ＶTN）−ＶTN＝ＶLMT ＋ＶDD−３ＶTN＝３．０＋Ｖ
DD−３ＶTNとなり、電源電圧ＶDD以上の電圧が出力され
る。一方、ｎＭＯＳトランジスタＱN2では、ゲート電極
（電源端子１）の電圧よりソース電極（節点ＮD ）の電
圧の方が高いので、このトランジスタＱN2はオフ状態と
なる。 （３）時刻ｔ2 〜ｔ3 の期間 クロック信号ＣＬＫの電圧がＶDDから再度０Ｖに変化す
る。すると、ｎＭＯＳトランジスタＱN1では、入力端子
３の電圧が０Ｖとなる。一方、ゲート電圧はリミッタ回
路６の出力電圧ＶLMT に等しく、ＶDD（＝３．０Ｖ）で
ある。従って、このトランジスタＱN1には、ゲート電極
・入力端子３間にしきい値電圧以上の電圧が加わること
になる。その結果このトランジスタＱN1はオン状態とな
り、節点ＮB の電圧を０Ｖに引き下げる。これに対しｐ
ＭＯＳトランジスタＱP1では、入力端子３及び節点ＮB
の電圧が０Ｖとなるが、ゲート電圧が電源電圧検出回路
７のハイレベル出力に等しく６．０Ｖである。従ってこ
のトランジスタＱP1は、オフ状態となる。その結果、節
点ＮB の電圧は０Ｖになる。
【００３７】これらの動作の際、コンデンサＣは（１）
の動作で蓄積された電荷Ｑを保持しようとするので、 Ｑ＝（節点ＮD の電圧−節点ＮB の電圧）×コンデンサＣの容量 ＝｛（ＶDD−ＶTN）−０｝×Ｃ となり、節点ＮD の電圧は、ＶDD−ＶTNN となる。
【００３８】このとき、ｎＭＯＳトランジスタＱN3で
は、ゲート電極（節点ＮD ）の電圧に対してソース電極
（出力端子２）の電圧の方が高いため、このトランジス
タＱN3はオフ状態となる。従って、（２）の動作で得ら
れた出力端子２の電圧ＶOUT ＝ＶLMT ＋ＶDD−３ＶTN＝
３．０＋ＶDD−３ＶTNは保持される。すなわち、この昇
圧回路は、電源電圧ＶDD以上の電圧を出力し続ける。
【００３９】次に、電源電圧ＶDDが高圧側の電源である
ときの、昇圧回路の消費電流について考察する。コンデ
ンサＣの節点ＮB に印加される信号の振幅は、０ＶとＶ
LMT−ＶTN＝３．０−ＶTNとなっている。コンデンサＣ
の充放電電流は既に述べたように、式で表され、ｉ＝
ｆ・ｖ・Ｃである。
【００４０】従って、本実施例と、図６（ａ）に示す従
来の昇圧回路とで、クロック信号ＣＬＫの周波数、コン
デンサＣの容量値が等しいとすると、本実施例での充放
電電流ｉA と、従来の昇圧回路での充放電電流ｉB との
比ｉA ／ｉB は、 ｉA ／ｉB ＝（節点ＮB での信号振幅）／（入力端子３でのクロック信号ＣＬＫ の振幅） ＝（ＶLMT −ＶTN）／ＶDD ＝（３．０−ＶTN）／ＶDD となる。例えば、クロック信号ＣＬＫの振幅を６．０
Ｖ、リミッタ回路６の制限レベルＶC ＝３．０Ｖ、ｎＭ
ＯＳトランジスタＱN1のしきい値電圧ＶTN＝０．１Ｖと
すると、 ｉA ／ｉB ＝（３．０−０．１）／６．０＝０．４８ となって、コンデンサＣの充放電電流が従来に比べて約
５０％に減少する。従って、昇圧回路としての消費電流
が約１／２に減少する。
【００４１】尚、本実施例では、リミッタ回路６と電源
電圧検出回路７とを内蔵する例について説明したが、本
発明はこれに限られるものではない。本発明の効果は、
入力端子３からコンデンサＣ迄の信号伝達経路中に、
ｎＭＯＳトランジスタＱN1とｐＭＯＳトランジスタＱ
P1の並列接続回路を挿入し、エンハンスメント型ｎＭ
ＯＳトランジスタＱN1における「しきい値落ち現象」に
基づくレベル変換作用と、ｐＭＯＳトランジスタＱP1の
スイッチ作用とにより、電源電圧ＶDDが高いときは、
入力クロック信号ＣＬＫをｎＭＯＳトランジスタＱN1を
通し、そのハイレベル側電圧を降圧してコンデンサＣに
伝達し、一方、電源電圧ＶDDが低いときはｐＭＯＳトラ
ンジスタＱP1を通してコンデンサＣに伝達するように、
切り替え可能にしたことにより得られるものである。従
ってリミッタ回路６の出力ＶLMT及び電源電圧検出回路
７の出力ＶA に替て、外部から直接信号を入力し、ｎＭ
ＯＳトランジスタＱN1，ｐＭＯＳトランジスタＱP1の導
通状態をそれぞれ、直接制御するようにしても、本実施
例と同様の効果が得られる。但し、その場合は、そのよ
うな制御信号を入力するための専用の端子を２つ必要と
することになるので、近年のＬＳＩのように、入出力端
子を共通に用いてでも極力減少させようとするものに適
用する場合には、支障を生じることが有り得る。従っ
て、リミッタ回路および電源電圧検出回路は、適用範囲
拡大の点で、内蔵させた方が好ましいであろう。
【００４２】又、本実施例では、リミッタ回路６の制限
レベルＶC1と、電源電圧検出回路７での出力電圧切替え
レベルＶC2とが等しいものとして説明したが、前述した
ようにそれらは、それぞれの回路を構成するトランジス
タのしきい値電圧によって定まるものである。従って、
各トランジスタのしきい値電圧を適当に設計することに
より、各レベルＶC1，ＶC2を互いに独立に任意の値に設
定できる。但し、本発明を半導体ＬＳＩのチップ中に形
成する場合などを想定すると、トランジスタのしきい値
電圧の多種類化は製造工程の複雑化を招くので、ＶC1＝
ＶC2とするのが良いであろう。
【００４３】
【発明の効果】以上説明したように、本発明は、電源端
子と出力端子との間にこの方向に順方向になるように直
列接続された整流素子と、一方の電極板がそれら整流素
子の直列接続点に接続されたコンデンサとを少なくとも
含み、入力端子に外部から与えられる周期的信号をコン
デンサの他方の電極板に入力して上記直列接続点の電圧
を周期的に変化させることにより、出力端子に電源電圧
より高い電圧を発生させる構成の昇圧回路に対して、入
力端子からコンデンサに至る信号伝達経路中に設けられ
て、入力端子に印加される信号を、その振幅の高レベル
側を降圧してコンデンサに出力するレベル変換素子と、
そのレベル変換素子に並列に接続されて、導通状態のと
きレベル変換素子に対するバイパスを形成するスイッチ
素子とを設けることにより、入力の周期的信号がハイレ
ベルにあるときのコンデンサへの信号伝達経路を、電源
電圧の高低に応じて、電源電圧が高いときはレベル変換
素子側とし、電源電圧が低いときはバイパス側とするよ
うに切替られる構成となっている。
【００４４】このことにより、本発明によれば、電源電
圧が低いときは、昇圧比、消費電力とも従来と同一であ
りながら、電源電圧が高いときは消費電流の小さい昇圧
回路を提供できる。
【００４５】本発明の昇圧回路において、レベル変換素
子をエンハンスメント型のｎＭＯＳトランジスタで構成
し、そのしきい値落ち現象をレベル変換作用に用い、ス
イッチ素子をｐＭＯＳトランジスタで構成すると、半導
体ＬＳＩの１チップ中に組み込みが容易となるので、近
年広範に用いられているＬＳＩに適用してその低消費電
力化に大きな効果をもたらす。
【００４６】又、電源電圧からその電源電圧以下の定電
圧を発生し、発生した定電圧をレベル変換素子としての
ｎＭＯＳトランジスタのゲート電圧として与えることに
よって、レベル変換後の信号の高レベル側の電圧を指定
するリミット回路と、スイッチ素子としてのｐＭＯＳト
ランジスタを電源電圧の高低に応じて導通、非導通させ
ることにより、入力端子に印加された周期的信号が高レ
ベルにあるときのコンデンサへの信号伝達経路を、電源
電圧の高低に応じて、電源電圧が高のときはｎＭＯＳト
ランジスタ側とし、電源電圧が低のときはｐＭＯＳトラ
ンジスタ側とするように制御する電源電圧検出回路を内
蔵させると、昇圧回路専用の入出力端子が不要であるの
で、半導体ＬＳＩへの適用に好都合である。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】図１に示す実施例に用いられるリミッタ回路の
一例の回路図および、その入出力特性図である。
【図３】図１に示す実施例に用いられる電源電圧検出回
路の一例の回路図および、その入出力特性図である。
【図４】本発明の実施例において、電源電圧が低いとき
の昇圧動作時のタイミングチャート図である。
【図５】本発明の実施例において、電源電圧が高いとき
の昇圧動作時のタイミングチャート図である。
【図６】従来の昇圧回路の一例の回路図および、その昇
圧動作時のタイミングチャート図である。
【符号の説明】
１ 電源端子 ２ 出力端子 ３ 入力端子 ４ グランド端子 ５ 出力点 ６ リミッタ回路 ７ 電源電圧検出回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 電源電圧供給端子と出力端子との間にこ
    の方向に順方向になるように直列接続された整流素子
    と、一方の電極板がそれら整流素子の直列接続点に接続
    されたコンデンサとを少なくとも含み、入力端子に外部
    から与えられる周期的信号を前記コンデンサの他方の電
    極板に入力して前記直列接続点の電圧を周期的に変化さ
    せることにより、前記出力端子に前記電源電圧より高い
    電圧を発生させる構成の昇圧回路において、 前記入力端子から前記コンデンサへの信号伝達経路中
    に、前記電源電圧供給端子から供給される電源電圧が所
    定の値より低であるか高であるかに応じて開・閉するア
    ナログスイッチを内蔵する振幅制限手段を備え、 高レベルにあるときの前記入力端子への周期的信号を、
    前記アナログスイッチの開・閉に応じて、直接又は高レ
    ベル側を電源電圧より低く電源電圧の変化には関わりの
    ない一定電位に振幅制限して、前記コンデンサに入力す
    ることを特徴とする昇圧回路。
  2. 【請求項２】 請求項１記載の昇圧回路において、前記
    振幅制限手段が、 前記入力端子から前記コンデンサに至る信号伝達経路中
    に設けられて、前記入力端子に印加される信号を、その
    振幅の高レベル側を電源電圧より低く電源電圧の変化に
    は関わりのない一定電位に降圧して前記コンデンサに出
    力するレベル変換手段と、前記電源電圧が所定の値より低であるか高であるかに応
    じて開・閉するスイッチ手段であって、電流経路が前記
    レベル変換手段の電流経路に並列であるように接続され
    て、 導通状態のとき前記レベル変換手段に対するバイパ
    スを形成するスイッチ手段とを含んでなることを特徴と
    する昇圧回路。
  3. 【請求項３】 請求項２記載の昇圧回路において、 前記レベル変換手段は、前記電源電圧が所定の電圧より
    低であるか高であるかに応じて、低であるときは電源電
    圧に等しい電圧を出力し、高であるときは電源電圧より
    低く電源電圧の変化には関わりのない一定の電圧を出力
    する第１の回路と、ゲート電極に前記第１の回路の出力
    電圧を与えられるエンハンスメント型でｎチャネル型の
    ＭＯＳ電界効果型トランジスタとを含んでなり、 前記スイッチ手段は、電源電圧が所定の電圧より低であ
    るか高であるかに応じて、低であるときは零電圧を出力
    し、高であるときは前記電源電圧に等しい電圧を出力す
    る第２の回路と、前記ｎチャネル型のＭＯＳ電界効果型
    トランジスタに並列接続されたエンハンス型でｐチャネ
    ル型のＭＯＳ電界効果型トランジスタであって、ゲート
    電極に前記第２の回路の出力電圧を与えられるＭＯＳ電
    界効果型トランジスタとを含んでなり、 前記レベル変換手段における降圧作用が、前記ｎチャネ
    ル型のＭＯＳ電界効果型トランジスタにおけるゲート電
    圧に対するしきい値落ち現象に基づくものであることを
    特徴とする昇圧回路。
  4. 【請求項４】請求項２記載の昇圧回路において、前記レベル変換手段は、エンハンス型のｎチャネル型Ｍ
    ＯＳ電界効果型トランジスタと、 電源電圧からその電源
    電圧以下で電源電圧の変化には関わりのない一定電圧を
    発生する第１の回路とからなり、前記第１の回路が発生
    した一定電圧を前記ｎチャネル型ＭＯＳ電界効果型トラ
    ンジスタのゲート電圧として与えることにより、前記降
    圧後の信号の高レベル側電圧を指定し、前記スイッチ手段は、前記ｎチャネル型ＭＯＳ電界効果
    型トランジスタに並列なエンハンス型のｐチャネル型Ｍ
    ＯＳ電界効果型トランジスタと、 前記ｐチャネル型ＭＯ
    Ｓ電界効果型トランジスタを電源電圧が所定の値より低
    であるか高であるかに応じて導通、非導通させる第２の
    回路とからなり、前記入力端子に印加された周期的信号
    が高レベルにあるときの前記コンデンサへの信号伝達経
    路を、前記電源電圧の高低に応じた前記ｐチャネル型Ｍ
    ＯＳ電界効果型トランジスタの導通、非導通により、電
    源電圧が前記所定の値より高のときは前記ｎチャネル型
    ＭＯＳ電界効果型トランジスタ側とし、前記所定の値よ
    り低のときは前記ｐチャネル型ＭＯＳ電界効果型トラン
    ジスタ側とするように切り替えることを特徴とする昇圧
    回路。
  5. 【請求項５】 電源電圧供給端子と出力端子との間にこ
    の方向に順方向になるように直列接続されたｎチャネル
    型でダイオード接続の第１，第２のＭＯＳ電界効果型ト
    ランジスタと、 一方の電極板がそれら第１，第２のＭＯＳ電界効果型ト
    ランジスタの直列接続点に接続されたコンデンサと、入
    力端子と前記コンデンサの他方の電極板との間に電流経
    路を成すように接続されたエンハンスメント型でｎチャ
    ネル型の第３のＭＯＳ電界効果型トランジスタと、前記
    第３のＭＯＳ電界効果型トランジスタに並列に接続され
    たエンハンスメント型でｐチャネル型の第４のＭＯＳ電
    界効果型トランジスタと、 出力点が前記第３のＭＯＳ電界効果型トランジスタのゲ
    ート電極に接続されたリミッタ回路であって、電源電圧
    がこのリミッタ回路に用いられるＭＯＳ電界効果型トラ
    ンジスタのしきい値電圧により予め定まる所定の電圧以
    下のとき、前記電源電圧と同一の値の電圧を出力し、電
    源電圧が前記所定の電圧以上のとき、電源電圧の値の如
    何に関わらず前記所定の電圧に制限された一定電圧を出
    力するリミッタ回路と、 出力点が前記第４のＭＯＳ電界効果型トランジスタのゲ
    ート電極に接続された電源電圧検出回路であって、電源
    電圧がこの電源電圧検出回路に用いられるＭＯＳ電界効
    果型トランジスタのしきい値電圧により予め定まる所定
    の電圧より高であるか低であるかに応じて、電源電圧が
    低であるときは０Ｖの低レベルであり、電源電圧が高で
    あるときは前記電源電圧と同一電圧の高レベルの二値制
    御信号を出力する電源電圧検出回路とを少なくとも含ん
    で成る昇圧回路。
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