JP4354056B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4354056B2 JP4354056B2 JP28951899A JP28951899A JP4354056B2 JP 4354056 B2 JP4354056 B2 JP 4354056B2 JP 28951899 A JP28951899 A JP 28951899A JP 28951899 A JP28951899 A JP 28951899A JP 4354056 B2 JP4354056 B2 JP 4354056B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- semiconductor integrated
- supply voltage
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は半導体集積回路に関する。
【0002】
【従来の技術】
近年における携帯型通信機等の電子機器の普及には目覚ましいものがあり,その低電力化の要請が大きい。一般に電子機器の低電力化の妨げとなるのは,電子機器の構成部品のうち大きなトランスコンダクタンスgmを必要とするMOSトランジスタ(以下,「MOS」と称する。)やインバータ等の論理ゲートである。例えば,携帯型通信機においては,音声等のアナログデータの入出力部の切り替えのためにMOSにより構成されるスイッチ(以下,「アナログスイッチ」と称する。)が用いられており低電力化の妨げとなっている。
【0003】
一例として携帯型通信機に用いられるアナログスイッチとその駆動回路からなる半導体集積回路について,図8を参照しながら説明する。半導体集積回路500は,図8に示したように,アナログデータの入出力部の切り替えを行うアナログスイッチ510と,アナログスイッチ510を駆動するための駆動回路520とにより構成されている。
【0004】
アナログスイッチ510は,Pチャネル型MOSトランジスタ(以下,「POMS」と称する。)M1と,Nチャネル型MOSトランジスタ(以下,「NMOS」と称する。)M2とにより構成されている。PMOSM1のソース及びNMOSM2のドレインはアナログデータの入力T1に接続されている。PMOSM1のドレイン及びNMOSM2のソースはアナログデータの出力T2に接続されている。かかる構成のアナログスイッチ510は,トランスファゲートとも称されており,SCF(スイッチドキャパシタフィルタ)回路や積分回路を構成するために広く用いられている。
【0005】
駆動回路520は,アナログスイッチ510を駆動するための電源電圧VDDあるいは接地電圧GNDが印加される入力T3と,入力T3に対して直列に接続されたインバータINV1,INV2と,入力T3に接続され,インバータINV1,INV2と並列に接続されたインバータINV3とにより構成されている。直列に接続されたインバータINV1,INV2の出力は,上記PMOSM1のゲートG1に接続されている。また,インバータINV3の出力は,上記NMOSM2のゲートG2に接続されている。
【0006】
駆動回路520の出力であるインバータINV2の出力と,インバータINV3の出力とは論理レベルが反転したものとなっている。通常,インバータの出力は電源電圧VDDあるいは接地電圧GNDのいずれかの電圧になっているため,インバータINV2の出力が印加されるPMOSM1のゲートG1と,インバータINV3の出力が印加されるNMOSM2のゲートG2のいずれか一方には電源電圧VDDが印加され,他方には接地電圧GNDが印加されている。
【0007】
例えば,入力T3が電源電圧VDDであるときには,PMOSM1のゲートG1は電源電圧VDDであり,NMOSM2のゲートG2は接地電圧GNDであるため,アナログスイッチ510は駆動しない。また,入力T3が接地電圧GNDであるときには,PMOSM1のゲートG1は接地電圧GNDであり,NMOSM2のゲートG2は電源電圧VDDであるため,アナログスイッチ510は駆動する。
【0008】
ところで,上述したように,通常,インバータの出力は電源電圧VDDあるいは接地電圧GNDのいずれかの電圧になっている。このときの,MOSのトランスコンダクタンスgmについて考察する。トランスコンダクタンスgmを考察するため,まずドレイン電流IDについて説明する。
MOSのドレイン電流IDは以下の(式1)で表される。
(式1) ID=β(VGS−VT)2/2
ここで,VGSはゲート・ソース間電圧(単に「ゲート電圧」ともいう。)であり,VTはしきい値電圧であり,βはMOSの実効チャネル長及び実効チャネル幅により決定されるMOSのディメンジョンに比例する定数である。
【0009】
そして(式1)で表されるドレイン電流IDをゲート電圧VGSで微分すると,
(式2) gm=dID/dVGS=β(VGS−VT)
が得られる。MOSの特性はドレイン電流IDあるいはトランスコンダクタンスgmを用いて表される。また,(式1)及び(式2)によれば,ドレイン電流はゲート電圧VGSの二乗に比例し,トランスコンダクタンスgmはゲート電圧VGSに比例することが分かる。
【0010】
半導体集積回路500においては,ゲート電圧VGSは電源電圧VDDに等しいため,電源電圧VDDの低下とともに端子T1と端子T2との間のトランスコンダクタンスgmが小さくなってしまう。また,上記回路構成の場合,(式2)によれば,電源電圧VDDが(PMOSM1のしきい値VTp)+(NMOSM2のしきい値VTn)と同程度の電圧になるとアナログスイッチのトランスコンダクタンスgmが低下することが分かる。
【0011】
一例として,PMOSM1のしきい値電圧VTpが−0.8V,NMOSM2のしきい値電圧VTnが0.8Vであるときに,電源電圧VDDが2.0Vから1.8Vに低下した場合について考察する。電源電圧VDD=2.0Vの場合,PMOSM1の(VGS−VTp)は−1−(−0.8)=−0.2(V),NMOSM2の(VGS−VTn)は1−0.8=0.2(V)となる。そして,電源電圧VDD=1.8Vに低下すると,PMOSM1の(Vgs−VTp)は−0.9−(−0.8)=−0.1(V),NMOSM2の(Vgs−VTn)は0.9−0.8=0.1(V)となる。
【0012】
ここで,上述のように,MOSのドレイン電流IDはゲート電圧VGSの二乗に比例し,トランスコンダクタンスgmはゲート電圧VGSに比例するので,電源電圧VDDが2Vから1.8Vに低下した場合には,ドレイン電流IDは(0.1/0.2)2=25(%)にまで低下し,トランスコンダクタンスgmは(0.1/0.2)=50(%)にまで低下してしまう。
【0013】
【発明が解決しようとする課題】
上述のように,低電圧化を図るべく電源電圧VDDを下げて,電源電圧VDDが,(PMOSM1のしきい値VTp)+(NMOSM2のしきい値VTn)に近づいてくると,アナログスイッチを構成するMOSのドレイン電流ID及びトランスコンダクタンスgmを確保する必要が生じる。トランスコンダクタンスgmを確保する一手段としてMOSのディメンジョンを大きくし,(式2)の定数βを大きくすることが考えられる。
【0014】
しかしながら,MOSのディメンジョンを大きくすると,ゲートとドレイン及びソース間の容量が大きくなり,それによって注入される電荷が増加して,スイッチングのノイズが大きくなってしまう。このため,MOSのディメンジョンを大きくすることによるトランスコンダクタンスgmの確保には限界があった。
【0015】
本発明は,従来の半導体集積回路が有する上記問題点に鑑みてなされたものであり,本発明の目的は,電源電圧を下げた場合であっても,アナログスイッチの駆動に必要なドレイン電流及びトランスコンダクタンスを実現することの可能な,新規かつ改良された半導体集積回路を提供することである。
【0016】
【課題を解決するための手段】
上記課題を解決するため,請求項1によれば,半導体集積回路において,電源電圧以上の電圧を生成する昇圧部と,昇圧部に接続され,入力信号に応じて昇圧部で生成された電源電圧以上の電圧を出力する第1の出力部とを備えたことを特徴とする半導体集積回路が提供される。そして,昇圧部は,請求項2に記載のように,少なくとも電源電圧以上の電圧と電源電圧との差分に相当する電荷を蓄える第1のキャパシタを含むように構成することができる。
【0017】
かかる構成によれば,大きなトランスコンダクタンスgmを必要とするMOS等の素子に対して電源電圧以上の電圧を印加することができる。このため,電源電圧を低下させた場合であっても,素子のトランスコンダクタンスgmの低下の割合を相対的に小さくすることができる。このため,かかる素子が用いられる電子機器の低電圧化を図ることが可能である。
【0018】
また,昇圧部は,請求項3に記載のように,電圧変動の小さな独立の電圧源を用いて電源電圧以上の電圧を生成することが好ましい。かかる構成によれば,出力部からの電圧の変動を小さくすることができる。このため,電源電圧変動に対しても,素子への影響を抑え安定した特性を得ることが可能である。さらに,この電圧源を制御することにより,素子の搭載後であっても,トランスコンダクタンスgmを調整することが可能である。
【0019】
またさらに,請求項4に記載のように,接地電圧以下の電圧を生成する降圧部と,降圧部に接続され,入力信号に応じて降圧部で生成された接地電圧以下の電圧を出力する第2の出力部とを備えるように構成してもよい。この場合も,降圧部は,請求項5に記載のように,少なくとも接地電圧と接地電圧以下の電圧との差分に相当する電荷を蓄える第2のキャパシタを含むように構成することができる。
【0020】
かかる構成によれば,素子に対して電源電圧以上の電圧を印加するとともに,接地電圧以下の電圧を印加することができるので,電源電圧を低下させた場合であっても,第1の素子及び第2の素子のドレイン電流の低下やトランスコンダクタンスの低下を抑えることが可能である。このため,かかる半導体集積回路が用いられる電子機器の低電圧化を図ることが可能であるとともに,接地電圧以下の電圧を印加することが有効な駆動部に対して優れた効果を奏する。
【0021】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかる半導体集積回路の好適な実施の形態について詳細に説明する。なお,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
【0022】
(第1の実施の形態)
本実施の形態にかかる半導体集積回路100を,図1を参照しながら説明する。
半導体集積回路100は,図1に示したように,電源電圧以上の電圧を生成する昇圧部130と,昇圧部130に接続され,入力信号に応じて昇圧部130で生成された電源電圧以上の電圧を出力する出力部140とを含む駆動回路120を含んでいる。駆動回路120は,図示の例では,アナログデータの入出力が行われるアナログスイッチ110を駆動する。
【0023】
アナログスイッチ110は,PMOSM4と,NMOSM5とにより構成されている。PMOSM4のソース及びNMOSM5のドレインはアナログデータの入力T1に接続されている。PMOSM4のドレイン及びNMOSM5のソースはアナログデータの出力T2に接続されている。
【0024】
駆動回路120は,アナログスイッチ110を制御するための電源電圧レベルVDDあるいは接地電圧レベルGNDの電圧が印加される入力T3が入力され,入力T3に対して直列に接続された2つのインバータINV1,INV2と,電源電圧以上の電圧を生成する昇圧部130と,昇圧部130に接続され,インバータINV1の出力に応じて,昇圧部130で生成された電源電圧以上の電圧をアナログスイッチ110に印加する出力部140とにより構成されている。
【0025】
インバータINV1の出力は,アナログスイッチ110内のPMOSM4のゲートG4に接続されるとともに,出力部140を介してアナログスイッチ110内のNMOSM5のゲートG5に接続されている。さらに,インバータINV1の出力はインバータINV2を介して昇圧部130に接続されている。
【0026】
昇圧部130は,少なくとも電源電圧以上の電圧と電源電圧との差分に相当する電荷を蓄えるキャパシタC1と,PMOSM1とを含んでいる。PMOSM1のソースは電源に接続され,ドレインは出力部140を構成するPMOSM2のソースと接続されている。キャパシタC1は,PMOSM1のゲートG1とPMOSM1のドレインとの間に接続されている。なお,図中符号D1は,PMOSM1のドレインとNWELL間の寄生ダイオードである。
【0027】
出力部140は,PMOSM2とNMOSM3とからなり,このPMOSM2とNMOSM3が,インバータINV1の出力とアナログスイッチ110内のNMOSM5のゲートG5との間に並列に接続されている。PMOSM2のソースはPMOSM1のドレインに接続され,PMOSM2のドレインは,NMOSM3のドレインに接続されている。NMOSM3のソースは接地されている。かかる構成からなる出力部140は,通常のインバータと同様に論理レベルを反転させる機能を有するが,接地電圧GNDが印加されると,後述するように,電源電圧VDD以上の電圧を後段のNMOSM5のゲートG5に印加する点で通常のインバータと異なる。
【0028】
上記構成からなる半導体集積回路100の動作について説明する。なお,電源電圧VDDを2V,接地電圧GNDを0Vとし,寄生ダイオードD1のしきい値電圧VTD1を0.5Vとする。
【0029】
まず,入力T3が0Vであるとき,インバータINV1により出力ノードN3は2Vとなる。また,インバータINV2の出力ノードN6は0Vとなり,PMOSM1はオンして,PMOSM1のドレインに接続されたノードN5は2Vとなる。また,インバータINV1の出力が2Vであるので,出力部140の出力ノードN4は0Vとなる。ノードN3が2Vであり,ノードN4が0Vであるため,アナログスイッチ110はオフしている。このとき,キャパシタC1の両端の電位差(N6−N5)VC1=−2Vである。
【0030】
次いで,図2に示したように,入力T3を0Vから2Vに変化させると,ノードN3は2Vから0Vとなり,ノードN6は0Vから2VとなりPMOSM1はオフする。また,出力部140内では,PMOSM2はオンし,NMOSM3はオフする。このとき,キャパシタC1の電荷は保存されて電位差VC1=−2Vで変化しないので,ノードN6が0Vから2Vに変化することにより,ノードN5の電圧は2Vから4Vへと変化する。このとき,寄生ダイオードD1はオンして,ノードN5の電圧VN5はVN5−VDD<VTDとなるまでオンし続ける。したがって,ノードN5の電圧VT5=VDD+VTD=2.5Vとなる。そして,出力部140内のPMOSM2がオンしているので,ノードN4も2.5Vとなる。
【0031】
本実施の形態にかかる半導体集積回路100におけるアナログスイッチ110を構成するMOSのトランスコンダクタンスgmについて,上述の従来技術との比較において説明する。寄生ダイオードD1のしきい値電圧VTD=0.5V,電源電圧VDDを2Vから1.8Vに低下させる場合について考察する。電源電圧VDDが2Vの場合には入力T1と出力T2の電圧はともに1Vである。そして,入力T3の電圧が2Vのときには,ノードN3の電圧は0Vであり,ノードN4の電圧は電源電圧VDD+VTD=2.5Vである。したがって,アナログスイッチ110を構成するNMOSM5の(Vgs−VTn)は,従来回路に比べてVTD=0.5V分だけ高くなり0.7Vとなる。そして,電源電圧VDDを2Vから1.8Vに低下させると。NMOSM5の(Vgs−VTn)は,同様に,従来回路に比べてVTD=0.5V分だけ高くなり0.6Vとなる。
【0032】
NMOSM5のトランスコンダクタンスgmは,(Vgs−VTn)に比例するので,NMOSM5のトランスコンダクタンスgmは,VDD=1.8Vのときには,VDD=2.0Vの場合に比べて0.6/0.7=85.7%になる。従来回路では電源電圧VDDを2Vから1.8Vに低下させるとトランスコンダクタンスgmが50%になっていたので大幅な改善である。したがって,M5のディメンジョンを大きくせずとも必要なトランスコンダクタンスgmを実現できる。
【0033】
また,NMOSM5のドレイン電流IDは,(Vgs−VTn)の二乗に比例するので,NMOSM5のドレイン電流IDは,VDD=1.8Vのときには,VDD=2.0Vの場合に比べて(0.6/0.7)2=73.5%になる。従来回路では電源電圧VDDを2Vから1.8Vに低下させるとトランスコンダクタンスgmが25%になっていたので大幅な改善である。
【0034】
本実施の形態によれば,アナログスイッチ110に対して電源電圧以上の電圧を印加することができる。このため,電源電圧を低下させた場合であっても,PMOSM5のトランスコンダクタンスの低下の割合を相対的に小さくすることができる。このため,半導体集積回路100が用いられる電子機器の低電圧化を図ることが可能である。
【0035】
(第2の実施の形態)
本実施の形態にかかる半導体集積回路200を,図3及び図4を参照しながら説明する。なお,半導体集積回路200は,上記半導体集積回路100を改良したものであるため,半導体集積回路100との相違点についてのみ説明する。半導体集積回路200は,PMOSM1のバルク及び寄生ダイオードD1がVDDに接続されていない。すなわち,昇圧部240内のPMOSM1と出力部230内のPMOSM2とが,図4に示したように,物理的にウェハに形成される所のNWELLを電源電圧VDDに接続していない。
【0036】
半導体集積回路200の動作は半導体集積回路100の動作と実質的に同様であるが,入力T3が0Vから2Vに遷移して,ノードN5が2Vから4Vへと変化したとき,寄生ダイオードD1を通って電荷が流出しないので,ノードN4は4Vに保持されている。そして,出力部240により,アナログスイッチ110内のNMOSM5のゲートに4Vの電圧が印加される。
【0037】
本実施の形態にかかる半導体集積回路200におけるアナログスイッチ210を構成するMOSのトランスコンダクタンスgmについて,上述の従来技術との比較において説明する。第1の実施の形態の場合と同様の条件のもとで電源電圧を2Vとすると,アナログスイッチ110を構成するNMOSM5の(Vgs−VTn)は,従来回路に比べてVc1=2V分だけ高くなり2.2Vとなる。そして,電源電圧を2Vから1.8Vに低下させると,NMOSM5の(Vgs−VTn)は,同様に,従来回路に比べてVc1=2V分だけ高くなり2.1Vとなる。
【0038】
NMOSM5のトランスコンダクタンスgmは,(Vgs−VTn)に比例するので,NMOSM5のトランスコンダクタンスgmは,VDD=1.8Vのときには,VDD=2.0Vの場合に比べて2.1/2.2=95.5%になる。従来回路では電源電圧VDDを2Vから1.8Vに低下させるとトランスコンダクタンスgmが50%になっていたので大幅な改善である。したがって,M5のディメンジョンを大きくせずとも必要なトランスコンダクタンスgmを実現できる。
【0039】
また,NMOSM5のドレイン電流IDは,(Vgs−VTn)の二乗に比例するので,NMOSM5のドレイン電流IDは,VDD=1.8Vのときには,VDD=2.0Vの場合に比べて(2.1/2.2)2=91.1%になる。従来回路では電源電圧VDDを2Vから1.8Vに低下させるとトランスコンダクタンスgmが25%になっていたので大幅な改善である。
【0040】
本実施の形態では,キャパシタC1に蓄積された電荷が寄生ダイオードD1を通って流出しないので,第1の実施の場合に比べて,より高い電圧をアナログスイッチ110に印加することができる。このため,PMOSM5のディメンジョンを大きくせずとも,必要なトランスコンダクタンスgmを確保することが可能である。
【0041】
(第3の実施の形態)
本実施の形態にかかる半導体集積回路300を,図5を参照しながら説明する。半導体集積回路300は,上記半導体集積回路200を改良したものであり,昇圧部330内のPMOSM1のドレインを電源電圧VDDに比べて変動の小さな電圧源VRFに接続している。この電圧源VRFとしては,例えば,バンドギャップジェネレータを用いることができる。
【0042】
半導体集積回路300の動作は半導体集積回路200の動作と同様であるが,入力T3が0Vから2Vに遷移したとき,ノードN5はVRFからVRFの2倍に保持される。そして,出力部140により,アナログスイッチ110内のNMOSM5のゲートにVRFの2倍の電圧が印加される。
【0043】
VRFの電圧の変動値がVDDに比べて小さいとき,アナログスイッチを構成するNMOSM5のVgsの変動は,上記第1の実施の形態や第2の実施の形態の場合に比べて小さくなるので,NMOSM5のトランスコンダクタンスgmの変動も小さくなり,電源電圧変動に対して安定した特性を得ることができる。
【0044】
さらに,電圧源VRFを制御すれば,NMOSM5のディメンジョンを変えなくてもトランスコンダクタンスgmの関係を変えることができる。このため,NMOSM5を,スイッチングのノイズが少ないディメンジョンにした後でもトランスコンダクタンスgmを調節することができる。
【0045】
(第4の実施の形態)
本実施の形態にかかる半導体集積回路400を,図6及び図7を参照しながら説明する。半導体集積回路400は,上記半導体集積回路100を改良したものであり,アナログスイッチ110内のPMOSM4のゲート端子G4に,新たに降圧部450と第2出力部460とを接続したものである。すなわち,本実施の形態では,アナログスイッチ110内のNMOSM5のゲート電圧を上昇させるとともに,PMOSM4のゲート電圧を降下させる点に特徴がある。以下では,降圧部450及び第2出力部460についてのみ説明する。
【0046】
降圧部450は,少なくとも電源電圧と接地電圧以下の電圧との差分に相当する電荷を備えるキャパシタC2と,NMOSM8とを含んでいる。NMOSM8のドレインは接地され,ソースは第2出力部460を構成するNMOSM7のソースと接続されている。キャパシタC2は,NMOSM8のゲートとNMOSM7のソースとの間に接続されている。なお,図中符号D2は,NMOSM8のドレインとPWELL間の寄生ダイオードである。
【0047】
第2出力部460は,PMOSM6とNMOSM7とからなり,このPMOSM6とNMOSM7が,インバータINV3の出力と,アナログスイッチ110内のPMOSM4のゲートG4との間に並列に接続されている。NMOSM7のソースはNMOSM8のドレインに接続され,NMOSM7のドレインは,PMOSM6のドレインに接続されている。PMOSM6のソースは電源に接続されている。かかる構成からなる第2出力部460は,通常のインバータと同様に論理レベルを反転させる機能を有するが,電源電圧VDDが印加されると,後述するように,接地電圧以下の電圧を後段のPMOSM4のゲートG4に印加する点で通常のインバータと異なる。
【0048】
上記構成からなる半導体集積回路400の動作について説明する。なお,寄生ダイオードD2のしきい値電圧VTD2を0.5Vとし,他の条件については,他の実施の形態の場合と同様とする。
【0049】
まず,入力T3が0Vであるとき,インバータINV1により出力ノードN8は2Vとなる。NMOSM8はオンして,NMOSM8のドレインに接地されたノードN9は0Vとなる。また,インバータINV3の出力は0Vであるので,第2出力部460の出力ノードN3は2Vとなる。ノードN3が2Vであり,ノードN4は上記他の実施の形態と同様に0Vであるため,アナログスイッチ110はオフしている。このとき,キャパシタC2の両端の電位差(N8−N9)=2Vである。
【0050】
次いで,図7に示したように,入力T3を0Vから2Vに変化させると,ノードN8は2Vから0VとなりNMOSM8はオフする。また,第2出力部460内では,NMOSM7はオンし,PMOSM6はオフする。このとき,キャパシタC2の電荷は保存されて電位差2Vで変化しないので,ノードN8が2Vから0Vへ変化することにより,ノードN9の電圧は0Vから−2Vへと変化する。このとき,寄生ダイオードD2はオンして,ノードN9の電圧VN9はGND−VN9<VTDとなるまでオンし続ける。したがって,ノードN9の電圧VT9=VDD−VTD=−0.5Vとなる。そして,第2出力部460内のNMOSM7がオンしているので,ノードN3も−0.5Vとなる。
【0051】
また,第1の実施の形態の場合と同様に,ノードN5の電圧は2.5Vとなり,PMOSM2がオンしているので,ノードN4は2.5Vとなる。
【0052】
本実施の形態によれば,アナログスイッチ110に対して電源電圧以上の電圧及び接地電圧以下の電圧を印加することができる。このため,電源電圧を低下させた場合であっても,NMOSM4及びPMOSM5のトランスコンダクタンスの低下の割合を相対的に小さくすることができる。このため,半導体集積回路400が用いられる電子機器の低電圧化を図ることが可能である。
【0053】
以上,添付図面を参照しながら本発明にかかる半導体集積回路の好適な実施形態について説明したが,本発明はかかる例に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0054】
例えば,上記実施の形態では,アナログスイッチのゲートを駆動する場合の一例を示したが,本発明にかかる駆動回路はこれに限定されず,大きな必要なトランスコンダクタンスgmが必要なインバータ等の論理ゲートを駆動するためにも用いることもできる。
【0055】
【発明の効果】
以上説明したように,本発明によれば,大きなトランスコンダクタンスgmを必要とする素子に対して電源電圧以上の電圧を印加することができる。このため,電源電圧を低下させた場合であっても,素子のトランスコンダクタンスgmの低下の割合を相対的に小さくすることができる。このため,かかる素子が用いられる電子機器の低電圧化を図ることが可能である。
【0056】
また特に,請求項3に記載の発明によれば,出力部からの電圧の変動を小さくすることができる。このため,電源電圧変動に対しても,素子への影響を抑え安定した特性を得ることが可能である。さらに,この電圧源を制御することにより,素子の搭載後であっても,トランスコンダクタンスgmを調整することが可能である。
【0057】
さらにまた,請求項4または5に記載の発明によれば,素子に対して電源電圧以上の電圧を印加するとともに,接地電圧以下の電圧を印加することができるので,電源電圧を低下させた場合であっても,トランスコンダクタンスの低下を相対的に小さくすることが可能である。このため,かかる半導体集積回路が用いられる電子機器の低電圧化を図ることが可能であるとともに,接地電圧以下の電圧を印加することが有効な駆動部に対して優れた効果を奏する。
【図面の簡単な説明】
【図1】第1の実施の形態にかかる半導体集積回路の説明図である。
【図2】図1の半導体集積回路のタイミングチャートである。
【図3】第2の実施の形態にかかる半導体集積回路の説明図である。
【図4】図3の半導体集積回路に用いられる寄生ダイオードの説明図である。
【図5】第3の実施の形態にかかる半導体集積回路の説明図である。
【図6】第4の実施の形態にかかる半導体集積回路の説明図である。
【図7】図6の半導体集積回路のタイミングチャートである。
【図8】従来の半導体集積回路の説明図である。
【符号の説明】
100,200,300,400 半導体集積回路
110 アナログスイッチ
120,220,320,420 駆動回路
130,230,330,430 昇圧部
140,240,340 出力部
440 第1出力部
450 降圧部
460 第2出力部
Claims (4)
- 半導体集積回路において:
電源電圧以上の電圧を生成する昇圧部と;
前記昇圧部に接続され,入力信号に応じて前記昇圧部で生成された電源電圧以上の電圧を出力する第1の出力部と;
を備え,
前記昇圧部は,少なくとも前記電源電圧以上の電圧と前記電源電圧との差分に相当する電荷を蓄える第1のキャパシタと,
ゲートが前記第1のキャパシタの一端と,ドレインが前記第1のキャパシタの他端と,それぞれ接続され,ウェルが前記電源電圧と接続されていないMOSトランジスタと,
を含むことを特徴とする,半導体集積回路。 - 前記昇圧部は,電圧変動の小さな独立の電圧源を用いて前記電源電圧以上の電圧を生成することを特徴とする,請求項1または2に記載の半導体集積回路。
- さらに,
接地電圧以下の電圧を生成する降圧部と;
前記降圧部に接続され,前記入力信号に応じて前記降圧部で生成された接地電圧以下の電圧を出力する第2の出力部と;
を備えたことを特徴とする,請求項1,2または3のいずれかに記載の半導体集積回路。 - 前記降圧部は,少なくとも前記接地電圧と前記接地電圧以下の電圧との差分に相当する電荷を蓄える第2のキャパシタを含むことを特徴とする,請求項3に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28951899A JP4354056B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体集積回路 |
US09/615,707 US6380792B1 (en) | 1999-10-12 | 2000-07-13 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28951899A JP4354056B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001111397A JP2001111397A (ja) | 2001-04-20 |
JP4354056B2 true JP4354056B2 (ja) | 2009-10-28 |
Family
ID=17744309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28951899A Expired - Fee Related JP4354056B2 (ja) | 1999-10-12 | 1999-10-12 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6380792B1 (ja) |
JP (1) | JP4354056B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1621580B1 (en) * | 2003-05-02 | 2008-12-10 | Toray Industries, Inc. | Polyester resin composition |
US20050195015A1 (en) * | 2004-03-05 | 2005-09-08 | Matthew Goldman | Low voltage boosted analog transmission gate |
US7268610B2 (en) * | 2004-09-03 | 2007-09-11 | Qualcomm Incorporated | Low-voltage CMOS switch with novel clock boosting scheme |
WO2006105052A1 (en) * | 2005-03-31 | 2006-10-05 | Spinnaker Semiconductor, Inc | Schottky barrier mosfet device and circuit |
JP4808995B2 (ja) * | 2005-05-24 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体回路装置 |
US8461905B2 (en) | 2009-01-07 | 2013-06-11 | Zentrum Mikroelektronic Dresden Ag | Adaptive bootstrap circuit for controlling CMOS switch(es) |
JP5350834B2 (ja) * | 2009-02-23 | 2013-11-27 | セイコーインスツル株式会社 | 磁気検出回路 |
JP2013130802A (ja) * | 2011-12-22 | 2013-07-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、画像表示装置、記憶装置、及び電子機器 |
US8994439B2 (en) * | 2012-04-19 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, image display device, storage device, and electronic device |
KR101863973B1 (ko) * | 2013-07-08 | 2018-06-04 | 매그나칩 반도체 유한회사 | 씨모스 아날로그 스위치 회로 |
CN106411302B (zh) * | 2015-07-28 | 2019-03-15 | 无锡华润上华科技有限公司 | 开关控制电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5216290A (en) * | 1988-10-19 | 1993-06-01 | Texas Instruments, Incorporated | Process of conserving charge and a boosting circuit in a high efficiency output buffer with NMOS output devices |
JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
DE69226021T2 (de) * | 1992-09-23 | 1998-10-22 | St Microelectronics Srl | Treiberschaltung für einen elektronischen Schalter |
KR0154157B1 (ko) * | 1994-04-29 | 1998-12-15 | 김주용 | 반도체 소자의 부스트랩 회로 |
JPH0897706A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
JP2001014877A (ja) * | 1999-06-25 | 2001-01-19 | Mitsubishi Electric Corp | 電圧発生回路およびそれを備えた半導体記憶装置 |
-
1999
- 1999-10-12 JP JP28951899A patent/JP4354056B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-13 US US09/615,707 patent/US6380792B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6380792B1 (en) | 2002-04-30 |
JP2001111397A (ja) | 2001-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6064227A (en) | Output buffer circuit having low breakdown voltage | |
US6075404A (en) | Substrate biasing circuit and semiconductor integrated circuit device | |
JP3200703B2 (ja) | 遅延回路 | |
JP3238826B2 (ja) | 出力回路 | |
US5877635A (en) | Full-swing buffer circuit with charge pump | |
US6215159B1 (en) | Semiconductor integrated circuit device | |
JP4354056B2 (ja) | 半導体集積回路 | |
JPH06153493A (ja) | チャージポンプ回路 | |
JPH06217527A (ja) | 高効率nチャネルチャージポンプ | |
JPH06311732A (ja) | 昇圧回路 | |
JP2738335B2 (ja) | 昇圧回路 | |
JPH0221721A (ja) | 出力バッファ回路 | |
JPH10173511A (ja) | 電圧レベルシフチング回路 | |
KR100283634B1 (ko) | 반도체 장치 | |
US6621329B2 (en) | Semiconductor device | |
US7545128B2 (en) | Regulator circuit | |
JPH08251016A (ja) | 論理回路 | |
JP3099189B2 (ja) | 高出力電圧生成用半導体回路 | |
US7002400B2 (en) | Input circuits including boosted voltage and related methods | |
JPH08288830A (ja) | 集積バッファ回路 | |
JPH07111314A (ja) | 半導体集積回路装置 | |
JP2005044203A (ja) | 電源回路 | |
JP2848282B2 (ja) | 昇圧回路 | |
JP3077664B2 (ja) | 入力回路 | |
JP4137364B2 (ja) | チャージポンプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061010 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090107 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090309 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090728 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090729 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4354056 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120807 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130807 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |