JP3238826B2 - 出力回路 - Google Patents

出力回路

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    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の出力回
路に関するものである。近年、半導体装置は電源電圧の
低電圧化が進み、その出力回路は低出力インピーダンス
化が要請されている。ＬＡＮ（Local Area Network）等
のネットワークでは、各端末への電源の供給が遮断され
ても、ネットワークを接続する回線は活性状態である。
このため、このようなネットワークの端末に使用される
出力回路では、電源の供給が遮断されているとき、出力
信号はハイインピーダンス状態とする必要がある。ま
た、出力トランジスタをＰチャネルＭＯＳトランジスタ
で構成すると、寄生ダイオードが発生して出力信号がハ
イインピーダンス状態とならないことがある。従って、
このような出力回路は通常バイポーラトランジスタ、若
しくはＮチャネルＭＯＳトランジスタでプルアップ側ト
ランジスタ及びプルダウン側トランジスタが構成されて
いる。
【０００２】
【従来の技術】出力回路の第一の従来例を図８に従って
説明する。入力信号ＩＮはインバータ回路１ａを介して
ＮチャネルＭＯＳトランジスタＴr1のゲートに入力信号
・バーＩＮとして入力される。また、入力信号ＩＮはＮ
チャネルＭＯＳトランジスタＴr2のゲートに入力され
る。
【０００３】前記トランジスタＴr1のドレインは電源Ｖ
ccに接続され、ソースは出力端子Ｔo に接続される。前
記トランジスタＴr2のドレインは前記出力端子Ｔo に接
続され、ソースはグランドＧＮＤに接続される。
【０００４】このように構成された出力回路では、電源
Ｖccが供給されている状態で入力信号ＩＮがＨレベルと
なると、トランジスタＴr1がオフされるとともに、トラ
ンジスタＴr2がオンされる。従って、出力端子Ｔo から
出力される出力信号ＯＵＴはＬレベルとなる。
【０００５】また、入力信号ＩＮがＬレベルとなると、
トランジスタＴr1がオンされるとともに、トランジスタ
Ｔr2がオフされる。従って、出力端子Ｔo から出力され
る出力信号ＯＵＴはＨレベルとなる。
【０００６】また、この出力回路を含む半導体装置への
電源の供給が遮断されると、トランジスタＴr1，Ｔr2は
ともにオフされ、出力信号ＯＵＴはハイインピーダンス
状態となる。
【０００７】このとき、出力端子Ｔo に接続される回線
が活性状態で、同出力端子Ｔo の電位がＨレベルとなっ
ても、トランジスタＴr1，Ｔr2のゲート電位は充分に低
いため、同トランジスタＴr1，Ｔr2はオフ状態に維持さ
れ、寄生ダイオードが生じることはない。
【０００８】ところが、このような出力回路では出力端
子Ｔo から出力されるＨレベルの出力信号ＯＵＴは、電
源ＶccからトランジスタＴr1のしきい値Ｖth分低下した
レベルとなる。
【０００９】従って、出力信号ＯＵＴとしてＨレベルが
出力されるとき、充分な負荷駆動能力を確保することが
できないという問題点がある。図９は出力回路の第二の
従来例を示す。昇圧回路２はトランジスタと容量とから
構成される。前記昇圧回路２にはクロック信号ＣＬＫが
入力され、同クロック信号ＣＬＫに基づいて電源Ｖccを
昇圧する。そして、例えば５Ｖの電源Ｖccを１０Ｖ程度
に昇圧した出力電圧ＶccＨを電圧変換回路３に出力す
る。
【００１０】入力信号ＩＮはインバータ回路１ｂを介し
て電圧変換回路３に入力信号・バーＩＮとして入力され
る。また、入力信号ＩＮはＮチャネルＭＯＳトランジス
タＴr4のゲートに入力される。
【００１１】前記電圧変換回路３は入力信号・バーＩＮ
がＨレベルとなると、前記昇圧回路２の出力電圧ＶccＨ
をＮチャネルＭＯＳトランジスタＴr3のゲートに出力す
る。また、電圧変換回路３は入力信号・バーＩＮががＬ
レベルとなると、ＬレベルすなわちグランドＧＮＤレベ
ルの信号を前記トランジスタＴr3のゲートに出力する。
【００１２】前記トランジスタＴr3のドレインは電源Ｖ
ccに接続され、ソースは出力端子Ｔo に接続される。前
記トランジスタＴr4のドレインは出力端子Ｔo に接続さ
れ、ソースはグランドＧＮＤに接続される。
【００１３】このように構成された出力回路では、電源
Ｖccが供給されている状態で、入力信号ＩＮがＨレベル
となると、トランジスタＴr3のゲートにＬレベルの信号
が入力され、トランジスタＴr4のゲートにＨレベルの信
号が入力されて、出力信号ＯＵＴはＬレベルとなる。
【００１４】また、入力信号ＩＮがＬレベルとなると、
トランジスタＴr4がオフされ、トランジスタＴr3がオン
されて、出力信号ＯＵＴはＨレベルとなる。このとき、
トランジスタＴr3のゲートには前記出力電圧ＶccＨが入
力されるため、Ｈレベルの出力信号ＯＵＴとして電源Ｖ
ccレベルが出力される。従って、前記第一の従来例より
負荷駆動能力を向上させることができる。
【００１５】また、電源Ｖccの供給が遮断されると、前
記第一の従来例と同様にトランジスタＴr3，Ｔr4がオフ
され、出力信号ＯＵＴはハイインピーダンス状態とな
る。
【００１６】
【発明が解決しようとする課題】ところが、上記第二の
従来例では昇圧回路２が必要であり、同昇圧回路２は電
源Ｖccとクロック信号ＣＬＫの供給により常時動作する
ため、同昇圧回路２による消費電力が増大するという問
題点がある。また、電圧変換回路３が必要であるため、
回路面積が増大し、集積度が低下する。
【００１７】この発明の目的は、負荷駆動能力を充分に
確保しながら、消費電力の増大を防止し、かつ回路面積
の増大を防止して高集積化を図り得る出力回路を提供す
ることにある。
【００１８】
【課題を解決するための手段】高電位側電源Ｖccと、低
電位側電源ＧＮＤとの間に一個の高レベル出力用Ｎチャ
ネルＭＯＳトランジスタＴr6と低レベル出力用Ｎチャネ
ルＭＯＳトランジスタＴr7とが直列に接続され、前記ト
ランジスタＴr6,Ｔr7の接続点が出力端子Ｔoに接続さ
れ、前記高レベル出力用ＮチャネルＭＯＳトランジスタ
Ｔr6のゲートには制御信号が供給され、低レベル出力用
ＮチャネルＭＯＳトランジスタＴr7が第１の入力信号Ｉ
Ｎが供給される。第２の入力信号バーＩＮとクロック信
号ＣＬＫとが供給されるゲート回路を有し、該クロック
信号ＣＬＫに基づいて高電位側電源Ｖccを昇圧した信号
を前記制御信号として出力する昇圧回路５を有する。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【作用】プルアップ用ＮチャネルＭＯＳトランジスタＴ
r6をオンさせる第二の入力信号バーＩＮが昇圧回路５に
入力されると、昇圧回路５はクロック信号ＣＬＫに基づ
いて昇圧動作を行う。そして、プルアップ用Ｎチャネル
ＭＯＳトランジスタＴr6のゲートには高電位側電源Ｖcc
を昇圧した信号が制御信号として入力され、その制御信
号に基づいてプルアップ用ＮチャネルＭＯＳトランジス
タＴr6がオンされる。
【００２４】
【００２５】
【００２６】
【実施例】図２は本発明を具体化した第一の実施例を示
す。クロック信号ＣＬＫはＮＡＮＤ回路４の一方の入力
端子に入力される。入力信号ＩＮはインバータ回路１ｃ
に入力され、同インバータ回路１ｃの出力信号は前記Ｎ
ＡＮＤ回路４の他方の入力端子に入力信号・バーＩＮと
して入力される。
【００２７】前記ＮＡＮＤ回路４の出力端子（ノードＮ
１）は容量Ｃ１の一方の端子に接続され、同容量Ｃ１の
他方の端子はダイオードＤ１のアノード（ノードＮ２）
に接続される。また、前記ＮＡＮＤ回路４の出力端子は
インバータ回路１ｄの入力端子に接続され、同インバー
タ回路１ｄの出力端子はＮチャネルＭＯＳトランジスタ
Ｔr5のゲートに接続される。
【００２８】前記トランジスタＴr5のドレインは電源Ｖ
ccに接続され、ソースは前記ダイオードＤ１のアノード
に接続される。前記ダイオードＤ１のカソード（ノード
Ｎ３）はプルアップ側のＮチャネルＭＯＳトランジスタ
Ｔr6のゲートに接続され、同トランジスタＴr6のドレイ
ンは電源Ｖccに接続され、ソースは出力端子Ｔo に接続
される。
【００２９】前記トランジスタＴr6のゲートは容量Ｃ２
を介してグランドＧＮＤに接続される。また、前記トラ
ンジスタＴr6のゲートはＮチャネルＭＯＳトランジスタ
Ｔr8のドレインに接続され、同トランジスタＴr8のソー
スはグランドＧＮＤに接続され、ゲートには前記入力信
号ＩＮが入力される。
【００３０】前記入力信号ＩＮはプルダウン側のＮチャ
ネルＭＯＳトランジスタＴr7のゲートに入力され、同ト
ランジスタＴr7のドレインは前記出力端子Ｔo に接続さ
れ、ソースはグランドＧＮＤに接続される。なお、前記
電源Ｖccとして５Ｖが供給される。
【００３１】次に、上記のように構成された出力回路の
動作を図３に従って説明する。さて、このように構成さ
れた出力回路では、入力信号ＩＮがＨレベルとなると、
トランジスタＴr7，Ｔr8がオンされる。また、ＮＡＮＤ
回路４の入力信号・バーＩＮはＬレベルとなるため、Ｎ
ＡＮＤ回路４の出力信号はクロック信号ＣＬＫに関わら
ずＨレベルとなる。
【００３２】すると、インバータ回路１ｄの出力信号は
ＬレベルとなってトランジスタＴr5がオフされる。この
状態では、ＮＡＮＤ回路４の出力信号に基づいて容量Ｃ
１が充電され、ノードＮ１の電位はＨレベル、すなわち
電源Ｖccレベルとなる。
【００３３】また、トランジスタＴr8のオン動作に基づ
いて容量Ｃ２の充電電荷がグランドＧＮＤに放電され、
ノードＮ２，Ｎ３はＬレベルとなる。従って、トランジ
スタＴr6はオフされ、出力信号ＯＵＴはＬレベルとな
る。
【００３４】この状態から入力信号ＩＮがＬレベルとな
ると、トランジスタＴr7，Ｔr8がオフされる。また、入
力信号・バーＩＮはＨレベルとなって、ＮＡＮＤ回路４
の出力信号はクロック信号ＣＬＫを反転させた信号とな
る。
【００３５】クロック信号ＣＬＫに基づいて、ＮＡＮＤ
回路４の出力信号がＬレベルとなると、ノードＮ１はＬ
レベル、すなわちグランドＧＮＤレベルとなる。また、
インバータ回路１ｄの出力信号はＨレベルとなってトラ
ンジスタＴr5がオンされ、容量Ｃ１，Ｃ２が充電され、
ノードＮ２，Ｎ３の電位が上昇する。従って、トランジ
スタＴr6がオンされる。
【００３６】次いで、クロック信号ＣＬＫに基づいてＮ
ＡＮＤ回路４の出力信号がＨレベルとなると、トランジ
スタＴr5はオフされるが、ノードＮ１が瞬間的にグラン
ドＧＮＤレベルから電源Ｖccレベルまで引き上げられ
る。
【００３７】すると、ノードＮ２は瞬間的にノードＮ１
の電位上昇分引き上げられ、容量Ｃ２が充電されて、ノ
ードＮ３の電位が上昇する。次いで、クロック信号ＣＬ
Ｋに基づいてＮＡＮＤ回路４の出力信号がＬレベルとな
って、ノードＮ１，Ｎ２の電位が低下しても、ダイオー
ドＤ１によりノードＮ３からノードＮ２への放電は阻止
され、ノードＮ３の電位は維持される。
【００３８】このような動作が繰り返されて、ノードＮ
３の電位は電源Ｖccの２倍の電圧レベル、すなわち１０
Ｖ近傍まで昇圧される。従って、ＮＡＮＤ回路４、容量
Ｃ１，Ｃ２、ダイオードＤ１、インバータ回路１ｄ及び
トランジスタＴr5で昇圧回路５ａが構成される。
【００３９】そして、トランジスタＴr6は電源Ｖcc以上
に昇圧されたゲート電位によりオンされるので、出力端
子Ｔo から出力される出力信号ＯＵＴはＨレベルとな
り、その出力信号ＯＵＴは電源Ｖccレベルとなる。
【００４０】以上のようにこの出力回路では、入力信号
ＩＮがＬレベルとなると、クロック信号ＣＬＫに基づい
て昇圧回路５ａによりノードＮ３の電位が電源Ｖcc以上
に昇圧される。従って、Ｈレベルの出力信号ＯＵＴとし
て電源Ｖccレベルを出力して、充分な負荷駆動能力を確
保することができる。
【００４１】また、昇圧回路５ａは出力信号ＯＵＴのＨ
レベル出力時にのみ昇圧動作を行い、容量Ｃ２の放電を
補う程度の能力を備えればよいので、前記従来例の昇圧
回路に比して、消費電力を低減することができる。
【００４２】また、昇圧回路５ａの回路構成は前記従来
例の昇圧回路２及び電圧変換回路３に対し素子数を大幅
に削減することができる。従って、この出力回路の回路
面積の増大を防止することができる。
【００４３】図４は本発明を具体化した第二の実施例を
示す。この実施例は前記第一の実施例の昇圧回路５ａを
昇圧回路５ｂ，５ｃに置き換えたものであり、その他の
構成は前記第一の実施例と同様である。なお、前記第一
の実施例と同一構成部分は同一符号を付して説明する。
【００４４】前記昇圧回路５ｂは前記第一の実施例の昇
圧回路５ａの容量Ｃ２を省略した構成である。前記昇圧
回路５ｃは前記インバータ回路１ｃの出力端子が容量Ｃ
３を介してダイオードＤ２のカソード（ノードＮ４）に
接続され、同ダイオードＤ２のアノードは電源Ｖccに接
続される。
【００４５】前記ダイオードＤ２のカソードはＰチャネ
ルＭＯＳトランジスタＴr9を介して前記トランジスタＴ
r6のゲートに接続される。また、前記トランジスタＴr9
のゲートには前記入力信号ＩＮが入力される。
【００４６】次に、上記のように構成された出力回路の
動作を図５に従って説明する。さて、このように構成さ
れた出力回路では、入力信号ＩＮがＨレベルとなると、
トランジスタＴr7，Ｔr8がオンされ、トランジスタＴr9
がオフされる。また、入力信号・バーＩＮはＬレベルと
なる。すると、昇圧回路５ｃではダイオードＤ２を介し
て容量Ｃ３が充電され、ノードＮ４が電源Ｖccからダイ
オードＤ２のしきい値Ｖth分低下したレベルとなる。ま
た、ＮＡＮＤ回路４の出力信号はクロック信号ＣＬＫに
関わらずＨレベルとなる。
【００４７】すると、容量Ｃ１が充電されてノードＮ１
がＨレベル、ノードＮ２，Ｎ３がＬレベルとなる。従っ
て、この状態ではトランジスタＴr6がオフされ、出力信
号ＯＵＴはＬレベルとなる。
【００４８】一方、入力信号ＩＮがＬレベルとなると、
トランジスタＴr7，Ｔr8がオフされ、トランジスタＴr9
がオンされる。入力信号・バーＩＮはＨレベルとなるた
め、ノードＮ４の電位は電源Ｖccのほぼ２倍のレベルま
で瞬間的に引き上げられ、そのノードＮ４の電位はトラ
ンジスタＴr9を介してノードＮ３に供給される。
【００４９】従って、ノードＮ３の電位はグランドＧＮ
Ｄレベルから電源Ｖccのほぼ２倍のレベルまで瞬間的に
昇圧されて、トランジスタＴr6がオンされる。また、入
力信号・バーＩＮがＨレベルとなると、ＮＡＮＤ回路４
の出力信号はクロック信号ＣＬＫを反転させた信号とな
る。このような動作により、前記第一の実施例と同様に
ノードＮ２の電位が上昇し、やがてノードＮ２の電位が
ノードＮ３の電位より高くなると、ノードＮ３の電位は
ノードＮ２の電位により維持される。
【００５０】上記のような動作により、ノードＮ３の電
位は電源Ｖccの２倍程度の電位に維持される。従って、
トランジスタＴr6がオンされてＨレベルの出力信号ＯＵ
Ｔが出力され、そのＨレベルの出力信号ＯＵＴとして電
源Ｖccレベルの信号を出力することができるので、充分
な負荷駆動能力を確保することができる。
【００５１】また、昇圧回路５ｂは入力信号ＩＮがＬレ
ベルとなったとき、すなわち出力信号ＯＵＴがＨレベル
となるときに限り昇圧動作を行い、容量Ｃ３の放電を補
う程度の能力を備えればよい。昇圧回路５ｃは入力信号
ＩＮのＨレベルからＬレベルの切り換わりに基づいて１
回だけ昇圧動作を行う。従って、昇圧回路５ａ，５ｂ
は、前記従来例の昇圧回路に比して、消費電力を低減す
ることができる。
【００５２】また、昇圧回路５ａの回路構成は前記従来
例の昇圧回路２及び電圧変換回路３に対し素子数を大幅
に削減することができる。従って、この出力回路の回路
面積の増大を防止することができる。
【００５３】また、入力信号ＩＮのＨレベルからＬレベ
ルへの切り換わりに基づいて、昇圧回路５ｃによりノー
ドＮ３の電位が速やかに電源Ｖccレベルを越えるレベル
まで昇圧される。従って、この実施例の出力回路は前記
第一の実施例に比べて出力信号ＯＵＴの立ち上がり速度
を向上させることができる。
【００５４】上記各実施例の出力回路は、例えば図６及
び図７に示すシステムに使用される。図６はビル空調シ
ステムの一例を示すものであり、多数の室内ユニット６
がバス７を介して集中コントロールユニット８に接続さ
れる。
【００５５】前記各室内ユニット６には操作装置９がそ
れぞれ接続され、その操作装置９を介して各室内ユニッ
ト６を操作可能となっている。前記室内ユニット６の一
例を図７に従って説明する。この室内ユニット６は、Ｃ
ＰＵ１０と、コントロールＩＣ１１とから構成される。
【００５６】前記ＣＰＵ１０は、コントロールＩＣ１１
のシリアル・インターフェース１２及びパラレル・イン
ターフェース１３を介して、同コントロールＩＣ１１を
制御する。
【００５７】前記シリアル・インターフェース１２及び
パラレル・インターフェース１３は、内部バス１４を介
して送受信ＦＩＦＯメモリ１５及びアドレスデコーダ１
６に接続される。
【００５８】そして、送受信ＦＩＦＯメモリ１５は、Ｃ
ＰＵ１０の制御に基づいてアドレスデコーダ１６から出
力されるアドレス信号に基づいて、書き込み及び読み出
し動作を行う。なお、内部バス１４の動作は、内部バス
制御回路１７により制御され、送受信ＦＩＦＯメモリ１
５は、発振回路１８の出力信号に基づいて、クロックジ
ェネレータ１９で生成されるクロック信号により動作す
る。
【００５９】前記送受信ＦＩＦＯメモリ１５は、送受信
制御部２０に接続され、その送受信制御部２０はドライ
バ／レシーバ部２１に接続されている。前記ドライバ／
レシーバ部２１は、各入出力端子を介して前記バス７に
接続される。そして、ドライバ／レシーバ部２１のドラ
イバ部に前記第一及び第二の実施例の出力回路が使用さ
れる。
【００６０】
【発明の効果】以上詳述したように、この発明は負荷駆
動能力を充分に確保しながら、消費電力の増大を防止
し、かつ回路面積の増大を防止して高集積化を図り得る
出力回路を提供することができる優れた効果を発揮す
る。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第一の実施例の動作を示す波形図である。
【図４】第二の実施例を示す回路図である。
【図５】第二の実施例の動作示す波形図である。
【図６】第一及び第二の実施例の使用例を示すブロック
図である。
【図７】第一及び第二の実施例の使用例を示すブロック
図である。
【図８】第一の従来例を示す回路図である。
【図９】第二の従来例を示す回路図である。
【符号の説明】
Ｖcc 高電位側電源 ＧＮＤ 低電位側電源 Ｔr6 プルアップ用ＮチャネルＭＯＳトランジスタ Ｔr7 プルダウン用ＮチャネルＭＯＳトランジスタ Ｔo 出力端子 ＯＵＴ 出力信号 ＩＮ 第一の入力信号 バーＩＮ 第二の入力信号 ＣＬＫ クロック信号 ５ 昇圧回路

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 高電位側電源と低電位側電源との間に直
    列接続された一個の高レベル出力用ＮチャネルＭＯＳト
    ランジスタと低レベル出力用ＮチャネルＭＯＳトランジ
    スタとを有し、 前記高レベル出力用ＮチャネルＭＯＳトランジスタと前
    記低レベル出力用ＮチャネルＭＯＳトランジスタとの接
    続点が出力端子に接続され、 前記高レベル出力用ＮチャネルＭＯＳトランジスタのゲ
    ートには制御信号が供給され、 前記低レベル出力用ＮチャネルＭＯＳトランジスタのゲ
    ートには第１の入力信号が供給される出力回路におい
    て、 第２の入力信号とクロック信号とが供給されるゲート回
    路を有し、該クロック信号に基づいて高電位側電源を昇
    圧した信号を前記制御信号として出力する昇圧回路を有
    することを特徴とする出力回路。
  2. 【請求項２】 前記第１の入力信号と前記第２の入力信
    号とは相補であることを特徴とする請求項１に記載の出
    力回路。
  3. 【請求項３】 前記昇圧回路は、 前記ゲート回路の出力
    が供給され、高電位側電源を昇圧した信号を前記制御信
    号として出力する電圧生成回路を有することを特徴とす
    る請求項１又は２に記載の出力回路。
  4. 【請求項４】 前記ゲート回路はＮＡＮＤ回路であるこ
    とを特徴とする請求項１，２又は３に記載の出力回路。
  5. 【請求項５】 前記電圧生成回路は、 前記ゲート回路の出力信号が供給されるインバータと、 前記インバータの出力信号がゲートに供給されるととも
    に、ドレインが高電位電源側に接続されるＮチャネルＭ
    ＯＳトランジスタと、 前記ゲート回路の出力と前記ＮチャネルＭＯＳトランジ
    スタのソースとの間に接続される第１の容量と、 前記ＮチャネルＭＯＳトランジスタのソースに接統され
    るダイオードと、 前記ダイオードのアノードと低電位側電源との間に接続
    される第２の容量と を有することを特徴とする請求項３
    に記載の出力回路。
  6. 【請求項６】 前記電圧生成回路は、 前記ゲート回路の出力信号が供給されるインバータと、 前記インバータの出力信号がゲートに供給されるととも
    に、ドレインが高電位電源側に接続されるＮチャネルＭ
    ＯＳトランジスタと、 前記ゲート回路の出力と前記ＮチャネルＭＯＳトランジ
    スタのソースとの間に接続される第１の容量と、 前記ＮチャネルＭＯＳトランジスタのソースに接続され
    る第１のダイオードと、 前記高電位側電源に接続される第２のダイオードと、 一端に前記第２の入力信号が供給され、他端が前記第２
    のダイオードのアノードに接続される第２の容量と、 前記第２のダイオードのアノードに接続されるとともに
    前記第１の入力信号がゲートに供給されるＰチャネルＭ
    ＯＳトランジスタと を有することを特徴とする請求項３
    に記載の出力回路。
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