JPH10163854A - レベルコンバータ及び半導体装置 - Google Patents
レベルコンバータ及び半導体装置Info
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- JPH10163854A JPH10163854A JP8318268A JP31826896A JPH10163854A JP H10163854 A JPH10163854 A JP H10163854A JP 8318268 A JP8318268 A JP 8318268A JP 31826896 A JP31826896 A JP 31826896A JP H10163854 A JPH10163854 A JP H10163854A
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
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Abstract
(57)【要約】
【課題】 電源電圧の状態にかかわら、貫通電流が流れ
ることなく、低電力消費のレベルコンバータ及びこれを
有する半導体装置を提供することを目的とする。 【解決手段】 信号の電圧レベルを増大させて出力する
レベルコンバータ（Ｍ３〜Ｍ６）において、電源投入直
後や何らかの要因でレベルコンバータが通常動作状態で
はない状態の場合に、レベルコンバータの所定ノード
（Ｎ２、Ｎ３）の電位を速やかに確定させるための手段
（Ｃ１、Ｃ２）を設けたレベルコンバータ。
ることなく、低電力消費のレベルコンバータ及びこれを
有する半導体装置を提供することを目的とする。 【解決手段】 信号の電圧レベルを増大させて出力する
レベルコンバータ（Ｍ３〜Ｍ６）において、電源投入直
後や何らかの要因でレベルコンバータが通常動作状態で
はない状態の場合に、レベルコンバータの所定ノード
（Ｎ２、Ｎ３）の電位を速やかに確定させるための手段
（Ｃ１、Ｃ２）を設けたレベルコンバータ。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧レベルを
変換して出力するレベルコンバータに関し、特にＬＳＩ
の内部信号に使用され、入力信号の電圧レベルを増大さ
せて出力するるレベルコンバータに関するものである。
変換して出力するレベルコンバータに関し、特にＬＳＩ
の内部信号に使用され、入力信号の電圧レベルを増大さ
せて出力するるレベルコンバータに関するものである。
【０００２】近年のＬＳＩ（半導体装置）は、低消費電
力化及び低ノイズが要求されている。これらの要求は、
ＬＳＩの内部電源電圧のみを低く押さえることによって
実現することができる。
力化及び低ノイズが要求されている。これらの要求は、
ＬＳＩの内部電源電圧のみを低く押さえることによって
実現することができる。
【０００３】
【従来の技術】ＬＳＩの内部回路の電源電圧を低くして
低電力化及び低ノイズ化が可能となる。このようなＬＳ
Ｉを使用する場合、これに接続される外部の回路や装置
（以下、外部インタフェース回路という）の電源電圧と
の整合性を考えなければならない。ＬＳＩ内部回路の電
源電圧（以下、内部電源電圧という）が外部インタフェ
ース回路の電源電圧がよりも低い場合、ＬＳＩ内部回路
が出力する信号をそのまま外部インタフェース回路に出
力しても、外部インタフェース回路は正しく動作するこ
とができない。例えば、内部電源電圧が３Ｖで、外部イ
ンタフェース回路の電源電圧が５Ｖの場合、ＬＳＩ内部
回路が出力する信号は０Ｖ〜３Ｖで変化する（３Ｖの振
幅）のに対し、外部インタフェース回路は０Ｖ〜５Ｖの
間で変化する信号入力（５Ｖの振幅）を必要としてい
る。従って、一般にＬＳＩ内部にレベルコンバータを設
けて、内部回路が出力する信号の電圧レベルを外部イン
タフェース回路が必要とする信号レベルに変換すること
が行われている。例えば、上記の例では、内部回路が出
力する３Ｖの信号をレベルコンバータで５Ｖの信号に変
換して、外部インタフェース回路に出力する。
低電力化及び低ノイズ化が可能となる。このようなＬＳ
Ｉを使用する場合、これに接続される外部の回路や装置
（以下、外部インタフェース回路という）の電源電圧と
の整合性を考えなければならない。ＬＳＩ内部回路の電
源電圧（以下、内部電源電圧という）が外部インタフェ
ース回路の電源電圧がよりも低い場合、ＬＳＩ内部回路
が出力する信号をそのまま外部インタフェース回路に出
力しても、外部インタフェース回路は正しく動作するこ
とができない。例えば、内部電源電圧が３Ｖで、外部イ
ンタフェース回路の電源電圧が５Ｖの場合、ＬＳＩ内部
回路が出力する信号は０Ｖ〜３Ｖで変化する（３Ｖの振
幅）のに対し、外部インタフェース回路は０Ｖ〜５Ｖの
間で変化する信号入力（５Ｖの振幅）を必要としてい
る。従って、一般にＬＳＩ内部にレベルコンバータを設
けて、内部回路が出力する信号の電圧レベルを外部イン
タフェース回路が必要とする信号レベルに変換すること
が行われている。例えば、上記の例では、内部回路が出
力する３Ｖの信号をレベルコンバータで５Ｖの信号に変
換して、外部インタフェース回路に出力する。
【０００４】図１２は、従来のレベルコンバータを示す
図である。レベルコンバータはＭＯＳトランジスタのよ
うな電界効果トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６を所
謂襷掛けに接続したものである。なお、トランジスタＭ
３とＭ５はＰチャネルトランジスタであり、トランジス
タＭ４とＭ６はＮチャネルトランジスタである。レベル
コンバータの電源の高電位側レベルはＶＤＤ２であり、
ＬＳＩ外部の（レベルコンバータに接続される）外部イ
ンタフェース回路の電源電圧に等しい。なお、低電位側
レベルは接地レベルＧＮＤである。なお、以下、単に電
源電圧と記述した場合には、高電位側レベルを意味する
場合がある。トランジスタＭ１とＭ２はＬＳＩの内部回
路であり（勿論、トランジスタＭ１とＭ２は実際の内部
回路のごく一部分である）、内部電源電圧ＶＤＤ１で動
作する。内部電源電圧ＶＤＤ１の高電位側電圧レベルは
外部電源電圧ＶＤＤ２のそれよりも低い（ＶＤＤ１＜Ｖ
ＤＤ２）。なお、トランジスタＭ１とＭ２でインバータ
（ＣＭＯＳインバータ）が構成されている。
図である。レベルコンバータはＭＯＳトランジスタのよ
うな電界効果トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６を所
謂襷掛けに接続したものである。なお、トランジスタＭ
３とＭ５はＰチャネルトランジスタであり、トランジス
タＭ４とＭ６はＮチャネルトランジスタである。レベル
コンバータの電源の高電位側レベルはＶＤＤ２であり、
ＬＳＩ外部の（レベルコンバータに接続される）外部イ
ンタフェース回路の電源電圧に等しい。なお、低電位側
レベルは接地レベルＧＮＤである。なお、以下、単に電
源電圧と記述した場合には、高電位側レベルを意味する
場合がある。トランジスタＭ１とＭ２はＬＳＩの内部回
路であり（勿論、トランジスタＭ１とＭ２は実際の内部
回路のごく一部分である）、内部電源電圧ＶＤＤ１で動
作する。内部電源電圧ＶＤＤ１の高電位側電圧レベルは
外部電源電圧ＶＤＤ２のそれよりも低い（ＶＤＤ１＜Ｖ
ＤＤ２）。なお、トランジスタＭ１とＭ２でインバータ
（ＣＭＯＳインバータ）が構成されている。
【０００５】トランジスタＭ１とＭ２の前段回路（図示
していない）からの信号ＩＮは、トランジスタＭ１、Ｍ
２のゲート及びトランジスタＭ６のゲートに与えられ、
トランジスタＭ１とＭ２からなるインバータの出力信号
はトランジスタＭ４に与えられる。レベルコンバータの
出力ＯＵＴは、トランジスタＭ５のドレインソースとト
ランジスタＭ６のドレインの接続点（ノード）から得ら
れる。
していない）からの信号ＩＮは、トランジスタＭ１、Ｍ
２のゲート及びトランジスタＭ６のゲートに与えられ、
トランジスタＭ１とＭ２からなるインバータの出力信号
はトランジスタＭ４に与えられる。レベルコンバータの
出力ＯＵＴは、トランジスタＭ５のドレインソースとト
ランジスタＭ６のドレインの接続点（ノード）から得ら
れる。
【０００６】例えば、信号ＩＮがローレベルの場合、ト
ランジスタＭ１、Ｍ４がオンし、トランジスタＭ５のゲ
ートは接地レベルに設定されるので、トランジスタＭ５
がオンする。この時、トランジスタＭ６はオフである。
よって、出力信号ＯＵＴはハイレベル（電源電圧ＶＤＤ
２）となる。また、信号ＩＮがハイレベルの場合、トラ
ンジスタＭ６はオンとなり、出力信号ＯＵＴはローレベ
ル（接地レベルＧＮＤ）である。この時、インバータは
ローレベルを出力するので、トランジスタＭ４はオフで
ある。また、トランジスタＭ６はオンなので、トランジ
スタＭ３はオンしている。
ランジスタＭ１、Ｍ４がオンし、トランジスタＭ５のゲ
ートは接地レベルに設定されるので、トランジスタＭ５
がオンする。この時、トランジスタＭ６はオフである。
よって、出力信号ＯＵＴはハイレベル（電源電圧ＶＤＤ
２）となる。また、信号ＩＮがハイレベルの場合、トラ
ンジスタＭ６はオンとなり、出力信号ＯＵＴはローレベ
ル（接地レベルＧＮＤ）である。この時、インバータは
ローレベルを出力するので、トランジスタＭ４はオフで
ある。また、トランジスタＭ６はオンなので、トランジ
スタＭ３はオンしている。
【０００７】実際のＬＳＩでは、図１３に示すように、
レベルコンバータの後にバッファ回路１０を設け、バッ
ファ回路１０の出力を外部接続用の端子１１に接続して
いる。バッファ回路１０は、Ｐチャネルの電界効果トラ
ンジスタＭ７とＮチャネルの電界効果トランジスタＭ８
とからなる。レベルコンバータの出力は、トランジスタ
Ｍ７、Ｍ８のゲートに与えられる。
レベルコンバータの後にバッファ回路１０を設け、バッ
ファ回路１０の出力を外部接続用の端子１１に接続して
いる。バッファ回路１０は、Ｐチャネルの電界効果トラ
ンジスタＭ７とＮチャネルの電界効果トランジスタＭ８
とからなる。レベルコンバータの出力は、トランジスタ
Ｍ７、Ｍ８のゲートに与えられる。
【０００８】また、実際のＬＳＩでは、図１４に示すよ
うにも構成される。トランジスタＭ１〜Ｍ６からなる内
部回路及びレベルコンバータと同様の回路１２が設けら
れ、その出力がトランジスタＭ８のゲートに接続されて
いる。この回路１２には入力信号ＩＮ２が与えられ、他
方の回路には入力信号と異なる又は同一の入力信号ＩＮ
１が与えられる。図１４の構成では、バッファ回路１０
が端子１１をハイインピーダンス状態に設定できる点
で、図１３に示すバッファ回路１０とは異なる。すなわ
ち、トランジスタＭ７とＭ８とをいずれもオフに設定す
ることで端子１１はハイインピーダンス状態となる。
うにも構成される。トランジスタＭ１〜Ｍ６からなる内
部回路及びレベルコンバータと同様の回路１２が設けら
れ、その出力がトランジスタＭ８のゲートに接続されて
いる。この回路１２には入力信号ＩＮ２が与えられ、他
方の回路には入力信号と異なる又は同一の入力信号ＩＮ
１が与えられる。図１４の構成では、バッファ回路１０
が端子１１をハイインピーダンス状態に設定できる点
で、図１３に示すバッファ回路１０とは異なる。すなわ
ち、トランジスタＭ７とＭ８とをいずれもオフに設定す
ることで端子１１はハイインピーダンス状態となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のレベルコンバータは、図１３及び図１４に示すよう
な貫通電流が流れ、消費電力が大きいという問題点を有
する。以下、この点を詳述する。
来のレベルコンバータは、図１３及び図１４に示すよう
な貫通電流が流れ、消費電力が大きいという問題点を有
する。以下、この点を詳述する。
【００１０】内部電源電圧ＶＤＤ１は、電源電圧ＶＤＤ
２を外部から受けてＬＳＩ内部で生成する場合や、外部
から供給される場合がある。いずれにしても、電源電圧
ＶＤＤ１とＶＤＤ２との関係で、図１３や図１４に示す
ようにノードＮ２、Ｎ３が不定電圧となる。例えば、図
１５に示すように、電源電圧ＶＤＤ２が立ち上がり、そ
の後内部電源電圧ＶＤＤ１が立ち上がる場合に、上記問
題点が発生する。すなわち、図１５に示すように、電源
電圧ＶＤＤ２のみが立ち上がり、内部電源電圧ＶＤＤ１
が０Ｖになっている状態では、トランジスタＭ１、Ｍ２
のゲート電圧（換言すれば、信号ＩＮ（ＩＮ１、ＩＮ
２））が０ＶでノードＮ１も０Ｖである。このため、ト
ランジスタＭ４とＭ６がオフ状態となって、ノードＮ
２、Ｎ３は不定状態となっていまう。不定状態での不定
電圧は、図１５に示す斜線部分のいずれかのレベルとな
る可能性がある。ノードＮ３に不定電圧が与えられる
と、トランジスタＭ７とＭ８の両方がオン状態となり、
図示する貫通電流が流れる。
２を外部から受けてＬＳＩ内部で生成する場合や、外部
から供給される場合がある。いずれにしても、電源電圧
ＶＤＤ１とＶＤＤ２との関係で、図１３や図１４に示す
ようにノードＮ２、Ｎ３が不定電圧となる。例えば、図
１５に示すように、電源電圧ＶＤＤ２が立ち上がり、そ
の後内部電源電圧ＶＤＤ１が立ち上がる場合に、上記問
題点が発生する。すなわち、図１５に示すように、電源
電圧ＶＤＤ２のみが立ち上がり、内部電源電圧ＶＤＤ１
が０Ｖになっている状態では、トランジスタＭ１、Ｍ２
のゲート電圧（換言すれば、信号ＩＮ（ＩＮ１、ＩＮ
２））が０ＶでノードＮ１も０Ｖである。このため、ト
ランジスタＭ４とＭ６がオフ状態となって、ノードＮ
２、Ｎ３は不定状態となっていまう。不定状態での不定
電圧は、図１５に示す斜線部分のいずれかのレベルとな
る可能性がある。ノードＮ３に不定電圧が与えられる
と、トランジスタＭ７とＭ８の両方がオン状態となり、
図示する貫通電流が流れる。
【００１１】このような貫通電流は、内部電源電圧ＶＤ
Ｄ１を電源電圧ＶＤＤ２からＬＳＩ内部で生成する構成
における電源投入時や、電源電圧ＶＤＤ１とＶＤＤ２の
両方をＬＳＩ外部から供給する場合で、何らかの要因で
電源電圧ＶＤＤ１を０Ｖに設定する必要がある場合や障
害で０Ｖになってしまった場合に流れる。このような貫
通電流はＬＳＩ各部で流れ、全体として非常に大きな値
となり、消費電力が大きくなる。
Ｄ１を電源電圧ＶＤＤ２からＬＳＩ内部で生成する構成
における電源投入時や、電源電圧ＶＤＤ１とＶＤＤ２の
両方をＬＳＩ外部から供給する場合で、何らかの要因で
電源電圧ＶＤＤ１を０Ｖに設定する必要がある場合や障
害で０Ｖになってしまった場合に流れる。このような貫
通電流はＬＳＩ各部で流れ、全体として非常に大きな値
となり、消費電力が大きくなる。
【００１２】このように、従来のレベルコンバータは、
電源電圧ＶＤＤ１とＶＤＤ２の両方が供給されている状
態でないと、出力電圧ＯＵＴが確定せず、上記のように
して貫通電流が流れ、消費電力が大きくなってしまうと
いう課題があった。従って、本発明は上記従来技術の問
題点を解決し、電源電圧の状態にかかわら、貫通電流が
流れることなく、低電力消費のレベルコンバータ及びこ
れを有する半導体装置を提供することを目的とする。
電源電圧ＶＤＤ１とＶＤＤ２の両方が供給されている状
態でないと、出力電圧ＯＵＴが確定せず、上記のように
して貫通電流が流れ、消費電力が大きくなってしまうと
いう課題があった。従って、本発明は上記従来技術の問
題点を解決し、電源電圧の状態にかかわら、貫通電流が
流れることなく、低電力消費のレベルコンバータ及びこ
れを有する半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、信号の電圧レベルを増大させて出力するレベルコン
バータにおいて、電源投入直後や何らかの要因でレベル
コンバータが通常動作状態ではない状態の場合に、レベ
ルコンバータの所定ノードの電位を速やかに確定させる
ための手段を設けたことを特徴とするレベルコンバータ
である。従来、電源投入直後にレベルコンバータの前段
回路が出力する電圧が０Ｖのため、レベルコンバータの
出力端子等の所定ノードは不定電圧となり、次段のバッ
ファ回路に貫通電流が流れ消費電力が大きいという問題
点があったが、請求項１に記載の手段により、所定ノー
ドの電位を速やかに確定させることができるため、例え
ば所定ノードは電源投入直後から接地レベル又は電源電
圧の上昇に従い上昇することになり、不定電圧となるこ
とはない。よって、従来の問題点は解消できる。
は、信号の電圧レベルを増大させて出力するレベルコン
バータにおいて、電源投入直後や何らかの要因でレベル
コンバータが通常動作状態ではない状態の場合に、レベ
ルコンバータの所定ノードの電位を速やかに確定させる
ための手段を設けたことを特徴とするレベルコンバータ
である。従来、電源投入直後にレベルコンバータの前段
回路が出力する電圧が０Ｖのため、レベルコンバータの
出力端子等の所定ノードは不定電圧となり、次段のバッ
ファ回路に貫通電流が流れ消費電力が大きいという問題
点があったが、請求項１に記載の手段により、所定ノー
ドの電位を速やかに確定させることができるため、例え
ば所定ノードは電源投入直後から接地レベル又は電源電
圧の上昇に従い上昇することになり、不定電圧となるこ
とはない。よって、従来の問題点は解消できる。
【００１４】請求項２に記載の発明は、請求項１におい
て、前記所定ノードはレベルコンバータの出力端子であ
り、前記手段は該出力端子の電圧レベルをレベルコンバ
ータの電源の高電位側レベル又は低電位側レベルに設定
することを特徴とする。請求項１の所定ノード及び手段
を具体的に規定したものである。
て、前記所定ノードはレベルコンバータの出力端子であ
り、前記手段は該出力端子の電圧レベルをレベルコンバ
ータの電源の高電位側レベル又は低電位側レベルに設定
することを特徴とする。請求項１の所定ノード及び手段
を具体的に規定したものである。
【００１５】請求項３に記載の発明は、請求項１におい
て、前記レベルコンバータは、Ｐチャネルの第１及び第
２のトランジスタとＮチャネルの第３及び第４のトラン
ジスタを有し、第１及び第３のトランジスタは直列に接
続され、その両端に電源が接続され、第２及び第４のト
ランジスタは直列に接続され、その両端に前記電源が接
続され、第１のトランジスタのゲートは第２及び第４の
トランジスタが直列に接続されかつレベルコンバータの
出力端子を構成する第１のノードに接続され、第２のト
ランジスタのゲートは第１及び第３のトランジスタが直
列に接続される第２のノードに接続され、レベルコンバ
ータに与えれる前記信号は第３及び第４のトランジスタ
のゲートに印加され、前記手段は、前記第１及び第２の
ノードの少なくともいずれか一方に一端が接続され、他
端が前記電源の高電位側又は低電位側に接続されている
キャパシタを有することを特徴とする。例えば、キャパ
シタが第１のノードと高電位側に接続されているとする
と、電源投入後の第１のノードは電源電圧の上昇ととも
に上昇し、所定の高電位側レベルとなる。よって、従来
のように、第１のノードが不定電圧となることはなく、
従来の問題点は解消できる。
て、前記レベルコンバータは、Ｐチャネルの第１及び第
２のトランジスタとＮチャネルの第３及び第４のトラン
ジスタを有し、第１及び第３のトランジスタは直列に接
続され、その両端に電源が接続され、第２及び第４のト
ランジスタは直列に接続され、その両端に前記電源が接
続され、第１のトランジスタのゲートは第２及び第４の
トランジスタが直列に接続されかつレベルコンバータの
出力端子を構成する第１のノードに接続され、第２のト
ランジスタのゲートは第１及び第３のトランジスタが直
列に接続される第２のノードに接続され、レベルコンバ
ータに与えれる前記信号は第３及び第４のトランジスタ
のゲートに印加され、前記手段は、前記第１及び第２の
ノードの少なくともいずれか一方に一端が接続され、他
端が前記電源の高電位側又は低電位側に接続されている
キャパシタを有することを特徴とする。例えば、キャパ
シタが第１のノードと高電位側に接続されているとする
と、電源投入後の第１のノードは電源電圧の上昇ととも
に上昇し、所定の高電位側レベルとなる。よって、従来
のように、第１のノードが不定電圧となることはなく、
従来の問題点は解消できる。
【００１６】請求項４に記載の発明は、請求項３の記載
において、前記キャパシタはＭＯＳキャパシタであるこ
とを特徴とする。レベルコンバータを最も現実的と思わ
れるＭＯＳトランジスタで構成した場合、同一プロセス
で前記キャパシタを形成することができる。
において、前記キャパシタはＭＯＳキャパシタであるこ
とを特徴とする。レベルコンバータを最も現実的と思わ
れるＭＯＳトランジスタで構成した場合、同一プロセス
で前記キャパシタを形成することができる。
【００１７】請求項５に記載の発明は、請求項３に記載
の前記手段が、前記キャパシタを選択的に前記第１及び
第２のノードの少なくともいずれか一方に接続するスイ
ッチを有することを特徴とする。スイッチを設けること
で、キャパシタの接続先を選択することができ、よりこ
の好ましい箇所に接続できる。
の前記手段が、前記キャパシタを選択的に前記第１及び
第２のノードの少なくともいずれか一方に接続するスイ
ッチを有することを特徴とする。スイッチを設けること
で、キャパシタの接続先を選択することができ、よりこ
の好ましい箇所に接続できる。
【００１８】請求項６に記載の発明は、内部回路と、該
内部回路が出力する信号の電圧レベルを増大させて出力
するレベルコンバータと、該レベルコンバータの出力を
バッファリングするバッファ回路と、該バッファ回路に
接続される外部接続用の端子とを有する半導体装置であ
って、前記レベルコンバータは、請求項１ないし５のい
ずれか一項記載のレベルコンバータであることを特徴と
する半導体装置である。レベルコンバータが次段の回路
で貫通電流を生じさせないように機能するので、消費電
力の小さい半導体装置を提供できる。
内部回路が出力する信号の電圧レベルを増大させて出力
するレベルコンバータと、該レベルコンバータの出力を
バッファリングするバッファ回路と、該バッファ回路に
接続される外部接続用の端子とを有する半導体装置であ
って、前記レベルコンバータは、請求項１ないし５のい
ずれか一項記載のレベルコンバータであることを特徴と
する半導体装置である。レベルコンバータが次段の回路
で貫通電流を生じさせないように機能するので、消費電
力の小さい半導体装置を提供できる。
【００１９】請求項７に記載の発明は、請求項６におい
て、前記内部回路は第１の電源で動作し、前記レベルコ
ンバータは第２の電源で動作し、第２の電源の電源電圧
は第１の電源の電源電圧よりも高いことを特徴とする。
内部回路及びレベルコンバータの電源電圧の関係を規定
したものである。
て、前記内部回路は第１の電源で動作し、前記レベルコ
ンバータは第２の電源で動作し、第２の電源の電源電圧
は第１の電源の電源電圧よりも高いことを特徴とする。
内部回路及びレベルコンバータの電源電圧の関係を規定
したものである。
【００２０】請求項８に記載の発明は、請求項７におい
て、前記半導体装置は、前記第１の電源を接続するため
の端子と、前記第２の電源を接続するための端子とを有
することを特徴とする。この半導体装置が第１及び第２
の電源とも外部から供給されるものであることを規定す
る。
て、前記半導体装置は、前記第１の電源を接続するため
の端子と、前記第２の電源を接続するための端子とを有
することを特徴とする。この半導体装置が第１及び第２
の電源とも外部から供給されるものであることを規定す
る。
【００２１】請求項９に記載の発明は、請求項７におい
て、前記半導体装置は、前記第１の電源を接続するため
の端子と、該端子に接続され、第１の電源の電源電圧を
降圧して第２の電源電圧を生成する降圧回路を有するこ
とを特徴とする。この半導体装置が第２の電源電圧を半
導体装置内部で生成することを規定したものである。
て、前記半導体装置は、前記第１の電源を接続するため
の端子と、該端子に接続され、第１の電源の電源電圧を
降圧して第２の電源電圧を生成する降圧回路を有するこ
とを特徴とする。この半導体装置が第２の電源電圧を半
導体装置内部で生成することを規定したものである。
【００２２】請求項１０に記載の発明は、請求項６にお
いて、前記レベルコンバータを２個有し、前記バッファ
回路は該２個のレベルコンバータの出力信号をバッファ
リングして前記外部接続用の端子に出力することを特徴
とする。レベルコンバータを用いた回路の一例を規定し
たものである。
いて、前記レベルコンバータを２個有し、前記バッファ
回路は該２個のレベルコンバータの出力信号をバッファ
リングして前記外部接続用の端子に出力することを特徴
とする。レベルコンバータを用いた回路の一例を規定し
たものである。
【００２３】
【発明の実施の形態】図１は、本発明の一実施の形態に
よるレベルコンバータ及びその周辺回路を示す図であ
る。なお、図１中、前述した構成要素と同一のものには
同一の参照番号を付けてある。
よるレベルコンバータ及びその周辺回路を示す図であ
る。なお、図１中、前述した構成要素と同一のものには
同一の参照番号を付けてある。
【００２４】図１に示す構成は、図１２に示す構成に対
し、キャパシタＣ１とＣ２を設けたことを特徴とする。
キャパシタＣ１の一端はノードＮ２に接続され、他端は
接地ＧＮＤに接続されている。キャパシタＣ２の一端は
ノードＮ３に接続され、他端には電源電圧ＶＤＤ２が与
えられる（換言すれば、電源電圧ＶＤＤ２の電源線に接
続されている）。
し、キャパシタＣ１とＣ２を設けたことを特徴とする。
キャパシタＣ１の一端はノードＮ２に接続され、他端は
接地ＧＮＤに接続されている。キャパシタＣ２の一端は
ノードＮ３に接続され、他端には電源電圧ＶＤＤ２が与
えられる（換言すれば、電源電圧ＶＤＤ２の電源線に接
続されている）。
【００２５】上記キャパシタＣ１、Ｃ２の動作を図２を
参照して説明する。図２に示すように、電源電圧ＶＤＤ
２が０Ｖから立ち上がり、その後内部電源電圧ＶＤＤ１
が立ち上がる場合を考える。電源電圧ＶＤＤ２が０Ｖか
ら立ち上がると、ノードＮ３の電位もほぼ電源電圧ＶＤ
Ｄ２の立ち上がりに従って０Ｖから立ち上がる。キャパ
シタＣ２は、交流的にはノードＮ３と電源電圧ＶＤＤ２
を接続し、直流的には両者を遮断している（カップリン
グ作用）。他方、ノードＮ２はキャパシタＣ１を介して
交流的に接地されているので、上記電源電圧ＶＤＤ２が
立ち上がる過渡状態ではノードＮ２の電位は接地レベル
である。
参照して説明する。図２に示すように、電源電圧ＶＤＤ
２が０Ｖから立ち上がり、その後内部電源電圧ＶＤＤ１
が立ち上がる場合を考える。電源電圧ＶＤＤ２が０Ｖか
ら立ち上がると、ノードＮ３の電位もほぼ電源電圧ＶＤ
Ｄ２の立ち上がりに従って０Ｖから立ち上がる。キャパ
シタＣ２は、交流的にはノードＮ３と電源電圧ＶＤＤ２
を接続し、直流的には両者を遮断している（カップリン
グ作用）。他方、ノードＮ２はキャパシタＣ１を介して
交流的に接地されているので、上記電源電圧ＶＤＤ２が
立ち上がる過渡状態ではノードＮ２の電位は接地レベル
である。
【００２６】この結果、電源電圧ＶＤＤ２が立ち上がる
過程で内部電源電圧ＶＤＤ１が０Ｖにある状態において
は、ノードＮ２とノードＮ３の間に明確な電位差が生じ
るので、レベル変換回路の状態が電源電圧ＶＤＤ２の立
ち上がり直後から明確に決まる。すなわち、ノードＮ３
の電位は次第に上昇するのに対し、ノードＮ２は接地レ
ベルのままである。換言すれば、ノードＮ２とＮ３の電
位は不定になることはない。よって、図１３や図１４に
示すバッファ回路１０をレベルコンバータの後段に接続
した場合において、トランジスタＭ７は直ちにオフに向
かい、トランジスタＭ８は直ちにオンに向かう。この結
果、従来問題となっていた貫通電流が流れることはほと
んどない。
過程で内部電源電圧ＶＤＤ１が０Ｖにある状態において
は、ノードＮ２とノードＮ３の間に明確な電位差が生じ
るので、レベル変換回路の状態が電源電圧ＶＤＤ２の立
ち上がり直後から明確に決まる。すなわち、ノードＮ３
の電位は次第に上昇するのに対し、ノードＮ２は接地レ
ベルのままである。換言すれば、ノードＮ２とＮ３の電
位は不定になることはない。よって、図１３や図１４に
示すバッファ回路１０をレベルコンバータの後段に接続
した場合において、トランジスタＭ７は直ちにオフに向
かい、トランジスタＭ８は直ちにオンに向かう。この結
果、従来問題となっていた貫通電流が流れることはほと
んどない。
【００２７】その後、内部電源電圧ＶＤＤ１が立ち上が
り、動作可能状態になる。以上の説明から明らかなよう
に、電源電圧ＶＤＤ２の立ち上がり時に、レベルコンバ
ータの状態、すなわちノードＮ２とノードＮ３の少なく
とも一方の電位を接地方向かＶＤＤ１方向に変化するよ
うな手段を設けることで、ノードＮ２とＮ３が不定状態
となることを防止することができる。
り、動作可能状態になる。以上の説明から明らかなよう
に、電源電圧ＶＤＤ２の立ち上がり時に、レベルコンバ
ータの状態、すなわちノードＮ２とノードＮ３の少なく
とも一方の電位を接地方向かＶＤＤ１方向に変化するよ
うな手段を設けることで、ノードＮ２とＮ３が不定状態
となることを防止することができる。
【００２８】なお、ノードＮ２とＮ３にそれぞれ接続さ
れたキャパシタＣ１とＣ２は、電源の立ち上がり後負荷
として作用するので、回路動作は図１２に示す構成に比
べ多少遅くなる。図３は、図１に示す実施の形態の第１
の変形例である。図３では、キャパシタＣ２のみを設
け、キャパシタＣ１は設けられていない。キャパシタＣ
２により、電源電圧ＶＤＤ２の立ち上がり時にノードＮ
３は電源電圧ＶＤＤ２側に向けて上昇する。他方、ノー
ドＮ２は図４は、図１に示す実施の形態の第２の変形例
である。図４では、キャパシタＣ１のみを設け、キャパ
シタＣ２は設けられていない。キャパシタＣ１により電
源ＶＤＤ２の立ち上がり時、ノードＮ２は接地方向に引
っ張られ、ノードＮ２の電位が不定となることはない。
また、ノードＮ２が接地方向なのでノードＮ３の電位は
電源電圧ＶＤＤ２に従い上昇する。
れたキャパシタＣ１とＣ２は、電源の立ち上がり後負荷
として作用するので、回路動作は図１２に示す構成に比
べ多少遅くなる。図３は、図１に示す実施の形態の第１
の変形例である。図３では、キャパシタＣ２のみを設
け、キャパシタＣ１は設けられていない。キャパシタＣ
２により、電源電圧ＶＤＤ２の立ち上がり時にノードＮ
３は電源電圧ＶＤＤ２側に向けて上昇する。他方、ノー
ドＮ２は図４は、図１に示す実施の形態の第２の変形例
である。図４では、キャパシタＣ１のみを設け、キャパ
シタＣ２は設けられていない。キャパシタＣ１により電
源ＶＤＤ２の立ち上がり時、ノードＮ２は接地方向に引
っ張られ、ノードＮ２の電位が不定となることはない。
また、ノードＮ２が接地方向なのでノードＮ３の電位は
電源電圧ＶＤＤ２に従い上昇する。
【００２９】図５は、図１に示す実施の形態の第３の変
形例である。図５では、キャパシタＣ２のみをノードＮ
３に設けているが、図３に示す第１の変形例とは異な
り、キャパシタＣ２は接地されている。この接地された
キャパシタＣ２は、図４に示すキャパシタＣ１と同様に
動作する。
形例である。図５では、キャパシタＣ２のみをノードＮ
３に設けているが、図３に示す第１の変形例とは異な
り、キャパシタＣ２は接地されている。この接地された
キャパシタＣ２は、図４に示すキャパシタＣ１と同様に
動作する。
【００３０】図６は、図１に示す実施の形態の第４の変
形例である。図６では、キャパシタＣ１のみをノードＮ
２に設けているが、図３に示す第２の変形例とは異な
り、キャパシタＣ１は電源電圧ＶＤＤ２に接続されてい
る。このキャパシタＣ１は、図３に示すキャパシタＣ２
と同様に動作する。
形例である。図６では、キャパシタＣ１のみをノードＮ
２に設けているが、図３に示す第２の変形例とは異な
り、キャパシタＣ１は電源電圧ＶＤＤ２に接続されてい
る。このキャパシタＣ１は、図３に示すキャパシタＣ２
と同様に動作する。
【００３１】図７は、上記レベルコンバータを具備する
半導体装置の一部を示す図である。図７中、前述した構
成要素と同一のものには同一の参照番号を付けてある。
信号ＩＮ１は、内部電源電圧ＶＤＤ１で動作するインバ
ータＩＮＶ１及びトランジスタＭ１とＭ２からなるイン
バータを通り、トランジスタＭ３〜Ｍ６からなるレベル
コンバータに与えられる。ここで、ＶＤＤ１レベルの信
号をＶＤＤ２レベルの信号に変換し、電源電圧ＶＤＤ２
で動作するインバータＩＮＶ２を通り、バッファ回路１
０のトランジスタＭ７に与えられる。ＭＣ１は図５に示
すキャパシタＣ２に相当するもので、ＭＯＳキャパシタ
である。
半導体装置の一部を示す図である。図７中、前述した構
成要素と同一のものには同一の参照番号を付けてある。
信号ＩＮ１は、内部電源電圧ＶＤＤ１で動作するインバ
ータＩＮＶ１及びトランジスタＭ１とＭ２からなるイン
バータを通り、トランジスタＭ３〜Ｍ６からなるレベル
コンバータに与えられる。ここで、ＶＤＤ１レベルの信
号をＶＤＤ２レベルの信号に変換し、電源電圧ＶＤＤ２
で動作するインバータＩＮＶ２を通り、バッファ回路１
０のトランジスタＭ７に与えられる。ＭＣ１は図５に示
すキャパシタＣ２に相当するもので、ＭＯＳキャパシタ
である。
【００３２】また、信号ＩＮ２は、内部電源電圧ＶＤＤ
１で動作するインバータＩＮＶ３及びトランジスタＭ９
とＭ１０からなるインバータを通り、トランジスタＭ１
１〜Ｍ１４からなるレベルコンバータに与えられる。こ
こで、ＶＤＤ１レベルの信号をＶＤＤ２レベルの信号に
変換し、電源電圧ＶＤＤ２で動作するインバータＩＮＶ
４を通り、バッファ回路１０のトランジスタＭ８に与え
られる。ＭＣ２は図４に示すキャパシタＣ１に相当する
もので、ＭＯＳキャパシタである。
１で動作するインバータＩＮＶ３及びトランジスタＭ９
とＭ１０からなるインバータを通り、トランジスタＭ１
１〜Ｍ１４からなるレベルコンバータに与えられる。こ
こで、ＶＤＤ１レベルの信号をＶＤＤ２レベルの信号に
変換し、電源電圧ＶＤＤ２で動作するインバータＩＮＶ
４を通り、バッファ回路１０のトランジスタＭ８に与え
られる。ＭＣ２は図４に示すキャパシタＣ１に相当する
もので、ＭＯＳキャパシタである。
【００３３】電源電圧ＶＤＤ２が０Ｖから立ち上がり、
内部電源電圧ＶＤＤ１が０Ｖにある状態においては、キ
ャパシタＭＣ１の作用によりトランジスタＭ５とＭ６の
接続ノードの電位は接地電位に引っ張られ、キャパシタ
ＭＣ２の作用によりトランジスタＭ１１とＭ１２の接続
ノードの電位は接地電位に引っ張られる。よって、イン
バータＩＮＶ２の出力電位はＶＤＤ２方向に引っ張ら
れ、インバータＩＮＶ４の出力電位はＶＤＤ２に引っ張
られる。よって、トランジスタＭ７及びＭ８ともオフの
方向に遷移し、貫通電流はほとんど流れない。
内部電源電圧ＶＤＤ１が０Ｖにある状態においては、キ
ャパシタＭＣ１の作用によりトランジスタＭ５とＭ６の
接続ノードの電位は接地電位に引っ張られ、キャパシタ
ＭＣ２の作用によりトランジスタＭ１１とＭ１２の接続
ノードの電位は接地電位に引っ張られる。よって、イン
バータＩＮＶ２の出力電位はＶＤＤ２方向に引っ張ら
れ、インバータＩＮＶ４の出力電位はＶＤＤ２に引っ張
られる。よって、トランジスタＭ７及びＭ８ともオフの
方向に遷移し、貫通電流はほとんど流れない。
【００３４】上記実施の形態及び変形例では、キャパシ
タＣ１、Ｃ２は固定的に接続されている。しかしなが
ら、キャパシタを選択的にノードＮ２とＮ３に接続でき
るような構成とすることも可能である。実際問題とし
て、ノードＮ２にキャパシタを接続した場合とノードＮ
３に接続した場合とでは、ノード電位の立ち上がり速度
等が多少異なる場合がある。この点を考慮すると、キャ
パシタを選択的にノードＮ２とＮ３のいずれかに接続で
きるようにすることが好ましい。
タＣ１、Ｃ２は固定的に接続されている。しかしなが
ら、キャパシタを選択的にノードＮ２とＮ３に接続でき
るような構成とすることも可能である。実際問題とし
て、ノードＮ２にキャパシタを接続した場合とノードＮ
３に接続した場合とでは、ノード電位の立ち上がり速度
等が多少異なる場合がある。この点を考慮すると、キャ
パシタを選択的にノードＮ２とＮ３のいずれかに接続で
きるようにすることが好ましい。
【００３５】図８は、このような構成を有するレベルコ
ンバータを示す図である。なお、図８中、前述した構成
要素と同一のものには同一の参照番号を付けてある。ス
イッチＳＷが設けられ、一端が接地されたキャパシタＭ
Ｃ１を接点ＳＷ１とＳＷ２のいずれか一方に接続可能で
ある。どちらの接点を選択するかは、例えば回路動作を
コンピュータでシミュレーションし、ノード電位の立ち
上がり速度等を調べて決める。
ンバータを示す図である。なお、図８中、前述した構成
要素と同一のものには同一の参照番号を付けてある。ス
イッチＳＷが設けられ、一端が接地されたキャパシタＭ
Ｃ１を接点ＳＷ１とＳＷ２のいずれか一方に接続可能で
ある。どちらの接点を選択するかは、例えば回路動作を
コンピュータでシミュレーションし、ノード電位の立ち
上がり速度等を調べて決める。
【００３６】図９は、図８の回路構成を実現するための
半導体装置のレイアウトを示す図である（マスクパター
ンを示す図であるとも言える）。なお、図９中、図８に
示す構成要素に対応するパターン部分には同一の参照符
号を付けてある。図８に示すスイッチＳＷは、図９にお
いて、ＳＷ１、ＳＷ２と表記されたメタル配線のどちら
を設けるかによって実現している。メタル配線ＳＷ１は
キャパシタＭＣ１からの配線パターンと、トランジスタ
Ｍ７、Ｍ８のゲートに接続されている配線パターンとを
接続する。メタル配線ＳＷ２はキャパシタＭＣ１からの
配線パターンと、トランジスタＭ５のゲートに接続され
ている配線パターンとを接続する。
半導体装置のレイアウトを示す図である（マスクパター
ンを示す図であるとも言える）。なお、図９中、図８に
示す構成要素に対応するパターン部分には同一の参照符
号を付けてある。図８に示すスイッチＳＷは、図９にお
いて、ＳＷ１、ＳＷ２と表記されたメタル配線のどちら
を設けるかによって実現している。メタル配線ＳＷ１は
キャパシタＭＣ１からの配線パターンと、トランジスタ
Ｍ７、Ｍ８のゲートに接続されている配線パターンとを
接続する。メタル配線ＳＷ２はキャパシタＭＣ１からの
配線パターンと、トランジスタＭ５のゲートに接続され
ている配線パターンとを接続する。
【００３７】図１０は、本発明によるレベルコンバータ
を有する半導体装置の一例である。図１０に示す半導体
装置は、外部から供給される電源電圧ＶＤＤ２から内部
電源電圧ＶＤＤ１を半導体装置内部で生成する構成を有
する。半導体装置はチップ２０を有し、内部回路形成領
域２１の周辺にはパッド２６〜３０が設けられている。
内部回路形成領域２１には、３Ｖ（＝ＶＤＤ１）で動作
する３Ｖ系内部回路２２、降圧回路２３、本発明による
レベルコンバータ２４、入力バッファ回路２５が設けら
れている。降圧回路２３は、パッド２６に外部から印加
される５Ｖの電源電圧（＝ＶＤＤ２）を降圧して３Ｖの
内部電源電圧ＶＤＤ１を発生し、これを内部回路２２及
び入力バッファ回路２５に与える。内部回路２２は３Ｖ
の内部電源電圧ＶＤＤ１で動作する。前述したトランジ
スタＭ１、Ｍ２、Ｍ９、Ｍ１０はこの内部回路２２内の
回路である。
を有する半導体装置の一例である。図１０に示す半導体
装置は、外部から供給される電源電圧ＶＤＤ２から内部
電源電圧ＶＤＤ１を半導体装置内部で生成する構成を有
する。半導体装置はチップ２０を有し、内部回路形成領
域２１の周辺にはパッド２６〜３０が設けられている。
内部回路形成領域２１には、３Ｖ（＝ＶＤＤ１）で動作
する３Ｖ系内部回路２２、降圧回路２３、本発明による
レベルコンバータ２４、入力バッファ回路２５が設けら
れている。降圧回路２３は、パッド２６に外部から印加
される５Ｖの電源電圧（＝ＶＤＤ２）を降圧して３Ｖの
内部電源電圧ＶＤＤ１を発生し、これを内部回路２２及
び入力バッファ回路２５に与える。内部回路２２は３Ｖ
の内部電源電圧ＶＤＤ１で動作する。前述したトランジ
スタＭ１、Ｍ２、Ｍ９、Ｍ１０はこの内部回路２２内の
回路である。
【００３８】レベルコンバータ２４は本発明によるもの
で、３Ｖの信号を５Ｖの信号に変換する。具体的には、
レベルコンバータ２４は前述した図１、３〜９に示すよ
うなトランジスタＭ３〜Ｍ６とキャパシタＣ１又はＣ２
（又はＭＣ１）で構成される。ただし、図１０のレベル
コンバータ２４を示すブロック内には、前述したバッフ
ァ回路１０やインバータＩＮＶ２、ＩＮＶ４を含む。レ
ベルコンバータ２４はパッド２８に接続されている。こ
のパッド２８には、外部から５Ｖの電源電圧ＶＤＤ２が
与えられる。なお、図１０では、５Ｖの電源電圧ＶＤＤ
２を受けるパッドが２つあるが（２６、２８）、１つの
パッドを設け、降圧回路２３とレベルコンバータ２４を
共通に接続する構成であっても良い。入力バッファ回路
２５は３Ｖの内部電源電圧を受けて動作し、パッド２９
に与えられた信号をバッファして内部回路２２に出力す
る。パッド２９に与えられる信号が０Ｖ〜５Ｖの電圧振
幅を持つ場合（５Ｖ系）、入力バッファ回路２５は３Ｖ
で動作するので、入力バッファ回路２５が出力する信号
は０Ｖ〜３Ｖに変換されたものである。なお、パッド２
９に与えられる信号が３Ｖ系の場合には、入力バッファ
回路２５をそのまま通り、内部回路２２に入る。パッド
３０は接地用端子である。
で、３Ｖの信号を５Ｖの信号に変換する。具体的には、
レベルコンバータ２４は前述した図１、３〜９に示すよ
うなトランジスタＭ３〜Ｍ６とキャパシタＣ１又はＣ２
（又はＭＣ１）で構成される。ただし、図１０のレベル
コンバータ２４を示すブロック内には、前述したバッフ
ァ回路１０やインバータＩＮＶ２、ＩＮＶ４を含む。レ
ベルコンバータ２４はパッド２８に接続されている。こ
のパッド２８には、外部から５Ｖの電源電圧ＶＤＤ２が
与えられる。なお、図１０では、５Ｖの電源電圧ＶＤＤ
２を受けるパッドが２つあるが（２６、２８）、１つの
パッドを設け、降圧回路２３とレベルコンバータ２４を
共通に接続する構成であっても良い。入力バッファ回路
２５は３Ｖの内部電源電圧を受けて動作し、パッド２９
に与えられた信号をバッファして内部回路２２に出力す
る。パッド２９に与えられる信号が０Ｖ〜５Ｖの電圧振
幅を持つ場合（５Ｖ系）、入力バッファ回路２５は３Ｖ
で動作するので、入力バッファ回路２５が出力する信号
は０Ｖ〜３Ｖに変換されたものである。なお、パッド２
９に与えられる信号が３Ｖ系の場合には、入力バッファ
回路２５をそのまま通り、内部回路２２に入る。パッド
３０は接地用端子である。
【００３９】パッド２６、２８に電源電圧ＶＤＤ２が印
加された瞬間は降圧回路２３は内部電源電圧ＶＤＤ１を
出力しない。すなわち、図２の内部電源電圧ＶＤＤ１が
立ち上がり始める前の状態にある。前述したように、レ
ベルコンバータ２４内のキャパシタＣ１、Ｃ２又はＭＣ
１の作用により、レベルコンバータ２４の状態は素早く
決まり、従来問題となっていた貫通電流はほとんど流れ
ない。
加された瞬間は降圧回路２３は内部電源電圧ＶＤＤ１を
出力しない。すなわち、図２の内部電源電圧ＶＤＤ１が
立ち上がり始める前の状態にある。前述したように、レ
ベルコンバータ２４内のキャパシタＣ１、Ｃ２又はＭＣ
１の作用により、レベルコンバータ２４の状態は素早く
決まり、従来問題となっていた貫通電流はほとんど流れ
ない。
【００４０】なお、図１０において、実際のチップ２０
上には図示するパッド以外にも多数のパッドが設けられ
ている。また、レベルコンバータ２４と同様のレベルコ
ンバータが内部回路形成領域２１に複数形成されてい
る。入力系も同様に複数設けられている。更に、図１０
ではパッド２７は信号出力用でパッド２９は信号入力用
であったが、例えば、パッド２７は信号入出力用であっ
てもよい。この場合には、入力バッファ２５と同様の入
力バッファがパッド２７に接続される。更に、内部回路
２２は任意のものを意味し、例えばＣＰＵコア、ＲＯ
Ｍ、ＲＡＭ及びその他の周辺回路を含むものである。こ
の場合の半導体装置は、マイクロコンピュータである。
上には図示するパッド以外にも多数のパッドが設けられ
ている。また、レベルコンバータ２４と同様のレベルコ
ンバータが内部回路形成領域２１に複数形成されてい
る。入力系も同様に複数設けられている。更に、図１０
ではパッド２７は信号出力用でパッド２９は信号入力用
であったが、例えば、パッド２７は信号入出力用であっ
てもよい。この場合には、入力バッファ２５と同様の入
力バッファがパッド２７に接続される。更に、内部回路
２２は任意のものを意味し、例えばＣＰＵコア、ＲＯ
Ｍ、ＲＡＭ及びその他の周辺回路を含むものである。こ
の場合の半導体装置は、マイクロコンピュータである。
【００４１】図１１は、３Ｖの内部電源電圧ＶＤＤ１も
電源電圧ＶＤＤ２と同様に外部から供給される半導体装
置を示す図である。従って、図１１に示す装置は図１０
に示す降圧回路２３を具備しない。パッド３１には３Ｖ
の内部電源電圧ＶＤＤ１が与えれ、直接内部回路２２に
印加される。また、パッド３２にも同様に内部電源電圧
ＶＤＤ１が印加される。パッド３１と３２の代わりに１
つのパッドを設け、内部回路２２と入力バッファ回路２
５とを共通に接続する構成であってもよい。
電源電圧ＶＤＤ２と同様に外部から供給される半導体装
置を示す図である。従って、図１１に示す装置は図１０
に示す降圧回路２３を具備しない。パッド３１には３Ｖ
の内部電源電圧ＶＤＤ１が与えれ、直接内部回路２２に
印加される。また、パッド３２にも同様に内部電源電圧
ＶＤＤ１が印加される。パッド３１と３２の代わりに１
つのパッドを設け、内部回路２２と入力バッファ回路２
５とを共通に接続する構成であってもよい。
【００４２】以上、本発明の実施の形態及び種々の変形
例を説明した。本発明は、上記説明から当業者が通常の
創作活動により得られるその他の実施の態様等を含むも
のである。
例を説明した。本発明は、上記説明から当業者が通常の
創作活動により得られるその他の実施の態様等を含むも
のである。
【００４３】
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。請求項１、２に記載の発明によれ
ば、従来、電源投入直後にレベルコンバータの前段回路
が出力する電圧が０Ｖのため、レベルコンバータの出力
端子等の所定ノードは不定電圧となり、次段のバッファ
回路に貫通電流が流れ消費電力が大きいという問題点が
あったが、請求項１に記載の手段により、所定ノードの
電位を速やかに確定させることができるため、例えば所
定ノードは電源投入直後から接地レベル又は電源電圧の
上昇に従い上昇することになり、不定電圧となることは
ない。よって、従来の問題点は解消できる。
下の効果が得られる。請求項１、２に記載の発明によれ
ば、従来、電源投入直後にレベルコンバータの前段回路
が出力する電圧が０Ｖのため、レベルコンバータの出力
端子等の所定ノードは不定電圧となり、次段のバッファ
回路に貫通電流が流れ消費電力が大きいという問題点が
あったが、請求項１に記載の手段により、所定ノードの
電位を速やかに確定させることができるため、例えば所
定ノードは電源投入直後から接地レベル又は電源電圧の
上昇に従い上昇することになり、不定電圧となることは
ない。よって、従来の問題点は解消できる。
【００４４】請求項３に記載の発明によれば、請求項３
の構成に従い例えば、キャパシタが第１のノードと高電
位側に接続されているとすると、電源投入後の第１のノ
ードは電源電圧の上昇とともに上昇し、所定の高電位側
レベルとなる。よって、従来のように、第１のノードが
不定電圧となることはなく、従来の問題点は解消でき
る。
の構成に従い例えば、キャパシタが第１のノードと高電
位側に接続されているとすると、電源投入後の第１のノ
ードは電源電圧の上昇とともに上昇し、所定の高電位側
レベルとなる。よって、従来のように、第１のノードが
不定電圧となることはなく、従来の問題点は解消でき
る。
【００４５】請求項４に記載の発明によれば、レベルコ
ンバータを構成するトランジスタと同一プロセスでキャ
パシタを製造することができる。請求項５に記載の発明
によれば、スイッチを設けることで、キャパシタの接続
先を選択することができ、よりこの好ましい箇所に接続
できる。
ンバータを構成するトランジスタと同一プロセスでキャ
パシタを製造することができる。請求項５に記載の発明
によれば、スイッチを設けることで、キャパシタの接続
先を選択することができ、よりこの好ましい箇所に接続
できる。
【００４６】請求項６ないし１０に記載の発明によれ
ば、レベルコンバータが次段の回路で貫通電流を生じさ
せないように機能するので、消費電力の小さい半導体装
置を提供できる。
ば、レベルコンバータが次段の回路で貫通電流を生じさ
せないように機能するので、消費電力の小さい半導体装
置を提供できる。
【図１】本発明の一実施の形態によるレベルコンバータ
及びその前段及び後段回路を示す図である。
及びその前段及び後段回路を示す図である。
【図２】図１に示すレベルコンバータの動作を説明する
ためのグラフである。
ためのグラフである。
【図３】図１に示すレベルコンバータの第１の変形例を
示す図である。
示す図である。
【図４】図１に示すレベルコンバータの第２の変形例を
示す図である。
示す図である。
【図５】図１に示すレベルコンバータの第３の変形例を
示す図である。
示す図である。
【図６】図１に示すレベルコンバータの第４の変形例を
示す図である。
示す図である。
【図７】本発明のレベルコンバータを有する半導体装置
の一部を示す図である。
の一部を示す図である。
【図８】スイッチを具備するレベルコンバータの一実施
の態様を示す図である。
の態様を示す図である。
【図９】図８に示す回路を具備する半導体装置のレイア
ウトを示す図である。
ウトを示す図である。
【図１０】本発明のレベルコンバータを有する半導体装
置の一構成例を示すブロック図である。
置の一構成例を示すブロック図である。
【図１１】本発明のレベルコンバータを有する半導体装
置の別の構成例を示すブロック図である。
置の別の構成例を示すブロック図である。
【図１２】従来のレベルコンバータ及びその前段及び後
段回路を示す図である。
段回路を示す図である。
【図１３】従来のレベルコンバータを含む回路の一例を
示す図である。
示す図である。
【図１４】従来のレベルコンバータを含む回路の別の例
を示す図である。
を示す図である。
【図１５】従来のレベルコンバータの動作を示す図であ
る。
る。
１０ 出力バッファ回路 １１ 端子（パッド） ２０ チップ ２１ 内部回路形成領域 ２２ 内部回路 ２３ 降圧回路 ２４ レベルコンバータ ２５ 入力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/08
Claims (10)
- 【請求項１】 信号の電圧レベルを増大させて出力する
レベルコンバータにおいて、 レベルコンバータが通常動作状態ではない場合に、レベ
ルコンバータの所定ノードの電位を速やかに確定させる
ための手段を設けたことを特徴とするレベルコンバー
タ。 - 【請求項２】 前記所定ノードはレベルコンバータの出
力端子であり、前記手段は該出力端子の電圧レベルをレ
ベルコンバータの電源の高電位側レベル又は低電位側レ
ベルに設定することを特徴とする請求項１記載のレベル
コンバータ。 - 【請求項３】 前記レベルコンバータは、Ｐチャネルの
第１及び第２のトランジスタとＮチャネルの第３及び第
４のトランジスタを有し、 第１及び第３のトランジスタは直列に接続され、その両
端に電源が接続され、第２及び第４のトランジスタは直
列に接続され、その両端に前記電源が接続され、 第１のトランジスタのゲートは第２及び第４のトランジ
スタが直列に接続されかつレベルコンバータの出力端子
を構成する第１のノードに接続され、 第２のトランジスタのゲートは第１及び第３のトランジ
スタが直列に接続される第２のノードに接続され、 レベルコンバータに与えれる前記信号は第３及び第４の
トランジスタのゲートに印加され、 前記手段は、前記第１及び第２のノードの少なくともい
ずれか一方に一端が接続され、他端が前記電源の高電位
側又は低電位側に接続されているキャパシタを有するこ
とを特徴とする請求項１記載のレベルコンバータ。 - 【請求項４】 前記キャパシタはＭＯＳキャパシタであ
ることを特徴とする請求項３記載のレベルコンバータ。 - 【請求項５】 前記手段は、前記キャパシタを選択的に
前記第１及び第２のノードの少なくともいずれか一方に
接続するスイッチを有することを特徴とする請求項３記
載のレベルコンバータ。 - 【請求項６】 内部回路と、該内部回路が出力する信号
の電圧レベルを増大させて出力するレベルコンバータ
と、該レベルコンバータの出力をバッファリングするバ
ッファ回路と、該バッファ回路に接続される外部接続用
の端子とを有する半導体装置であって、 前記レベルコンバータは、請求項１ないし５のいずれか
一項記載のレベルコンバータであることを特徴とする半
導体装置。 - 【請求項７】 前記内部回路は第１の電源で動作し、前
記レベルコンバータは第２の電源で動作し、第２の電源
の電源電圧は第１の電源の電源電圧よりも高いことを特
徴とする請求項６記載の半導体装置。 - 【請求項８】 前記半導体装置は、前記第１の電源を接
続するための端子と、前記第２の電源を接続するための
端子とを有することを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 前記半導体装置は、前記第１の電源を接
続するための端子と、該端子に接続され、第１の電源の
電源電圧を降圧して第２の電源電圧を生成する降圧回路
を有することを特徴とする請求項７記載の半導体装置。 - 【請求項１０】 前記レベルコンバータを２個有し、前
記バッファ回路は該２個のレベルコンバータの出力信号
をバッファリングして前記外部接続用の端子に出力する
ことを特徴とする請求項６記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31826896A JP3705880B2 (ja) | 1996-11-28 | 1996-11-28 | レベルコンバータ及び半導体装置 |
| US08/857,269 US6163170A (en) | 1996-11-28 | 1997-05-16 | Level converter and semiconductor device |
| KR1019970021151A KR100362762B1 (ko) | 1996-11-28 | 1997-05-28 | 레벨컨버터및반도체장치 |
| EP97401673A EP0845864B1 (en) | 1996-11-28 | 1997-07-11 | Level converter and semiconductor device |
| DE69732469T DE69732469T2 (de) | 1996-11-28 | 1997-07-11 | Pegelumsetzer und Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31826896A JP3705880B2 (ja) | 1996-11-28 | 1996-11-28 | レベルコンバータ及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163854A true JPH10163854A (ja) | 1998-06-19 |
| JP3705880B2 JP3705880B2 (ja) | 2005-10-12 |
Family
ID=18097311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31826896A Expired - Fee Related JP3705880B2 (ja) | 1996-11-28 | 1996-11-28 | レベルコンバータ及び半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6163170A (ja) |
| EP (1) | EP0845864B1 (ja) |
| JP (1) | JP3705880B2 (ja) |
| KR (1) | KR100362762B1 (ja) |
| DE (1) | DE69732469T2 (ja) |
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Also Published As
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| EP0845864A3 (en) | 1998-10-21 |
| EP0845864B1 (en) | 2005-02-09 |
| EP0845864A2 (en) | 1998-06-03 |
| KR100362762B1 (ko) | 2003-02-05 |
| US6163170A (en) | 2000-12-19 |
| DE69732469D1 (de) | 2005-03-17 |
| KR19980041746A (ko) | 1998-08-17 |
| JP3705880B2 (ja) | 2005-10-12 |
| DE69732469T2 (de) | 2005-08-04 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100805 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120805 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130805 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
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