JP3711075B2 - 出力バッファ回路、および入出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の電圧の電源で動作するボード上に搭載された場合等、複数の電圧の電源が混在する環境で動作する出力バッファ回路および入出力バッファ回路に関する。
【０００２】
【従来の技術】
近年、一部のデバイスの電源電圧を例えば３Ｖに落とし、その他のデバイスを５Ｖで動作させるような、電源電圧を混在させたボード設計が行なわれるようになってきた。その理由は全体の消費電力を抑える目的のものや、一部のデバイスの電源電圧の仕様が５Ｖ未満であることなどが多い。このような電源電圧の混在環境で、５Ｖで動作するデバイスがそれより低電圧で動作するデバイスに信号を供給したり、それら異なる電圧で動作するデバイスが同じバスに接続されたりした場合、５Ｖ動作のデバイス側から低電圧動作するデバイス側に電流が流れ込んでしまうことがあった。このような電流は消費電力の増加をもたらし、またデバイスのラッチアップの起因になったり、さらには近年の微細化が進んだ高密度なデバイスでは５Ｖの電圧によりトランジスタが破壊されるなどの大きな問題となる可能性がある。
【０００３】
そこで、デバイスの出力最終段のみ厚い酸化膜にする等のプロセスによる対策を施すとともに、その出力最終段のトランジスタを完全にオフできるようにするために、３Ｖ振幅の信号を５Ｖ振幅に変換するレベルシフト回路を備え、３Ｖ系回路の３Ｖ振幅の信号を５Ｖ振幅に変換して出力最終段のトランジスタのゲートに供給する対策を施すことにより、３Ｖで動作するデバイスと５Ｖで動作するデバイスとの双方の接続が許容された回路系が提案されている。
【０００４】
しかし、この回路系では、一部だけ厚い酸化膜を作る等プロセスの工程が増加し、チップの製造に時間がかかり、コストアップとなるという問題が生じる。また、そのデバイスに３Ｖと５Ｖとの２系統の電源を供給する必要があり、その分ボード上の配線が複雑になり、またチップの必要ピン数が増えてしまうという問題も生じる。そこで、プロセスの工程を追加する必要がなく、かつ単一電源のみを供給し、その単一電源の電圧よりも高い電圧の印加が許容された入出力バッファ回路が特開平０７―１８３７７４号公報に提案されている。
【０００５】
図４は、特開平０７―１８３７７４号公報に提案された入出力バッファ回路を示す回路図である。
【０００６】
図４に示す入出力バッファ回路を構成する出力バッファ回路１００は、パッド１１に‘Ｈ’レベル、‘Ｌ’レベルおよびハイインピーダンスを出力する回路であり、その出力バッファ回路１００には、３Ｖの電源ＶDDとパッド１１との間に、電源ＶDD側から順に、バックゲートが電源ＶDDに接続された第１のＰチャンネルトランジスタ１０１と、バックゲートがパッド１１に接続された第２のＰチャンネルトランジスタ１０２が直列に接続されている。また、この出力バッファ回路１００には、パッド１１とグラウンドＧＮＤとの間に、パッド１１側から順に、第１のＮチャンネルトランジスタ１０３と第２のＮチャンネルトランジスタ１０４が直列に接続されている。
【０００７】
第１のＰチャンネルトランジスタ１０１のゲートは、第１のインバータ１０５の出力端子１２１、即ち第１のＰチャンネルトランジスタ１０１のゲート端子と接続されており、この第１のインバータ１０５には信号Ｄ１が入力される。
【０００８】
また第２のＰチャンネルトランジスタ１０２のゲートは、第１のインバータ１０５の出力端子１２１と、第２のＰチャンネルトランジスタ１０２のゲートとの間に直列接続された第３のＮチャンネルトランジスタ１０６と第４のＮチャンネルトランジスタ１０７を介して第１のインバータ１０５の出力端子１２１に接続されている。さらに、第２のＰチャンネルトランジスタ１０２のゲートとパッド１１との間には、バックゲートがパッド１１に接続された第３のＰチャンネルトランジスタ１０８が接続されている。
【０００９】
第３のＮチャンネルトランジスタ１０６のゲートにはイネーブル信号ＥＮが入力される。
【００１０】
第４のＮチャンネルトランジスタ１０７のゲートと第３のＰチャンネルトランジスタ１０８のゲートはともに第２のインバータ１１２の入力端子１２３に接続されている。第２のインバータ１１２には、信号Ｄ２が入力される。
【００１１】
さらに、第１のＮチャンネルトランジスタ１０３のゲートは電源ＶDDに接続され、第２のＮチャンネルトランジスタ１０４のゲートは第２のインバータ１１２の出力端子１２２、即ち第２のＮチャンネルトランジスタ１０４のゲート端子に接続されている。
【００１２】
また、図４に示す入出力バッファ回路を構成する入力バッファ回路２００には、電源ＶDDとグラウンドＧＮＤとの間に直列に接続された一対のＰチャンネルトランジスタ２０２およびＮチャンネルトランジスタ２０３からなるインバータ２０１と、パッド１１とインバータ２０１の入力端子との間に配置され、ゲートが電源ＶDDに接続された第７のＮチャンネルトランジスタ２０４と、電源ＶDDとインバータ２０１の入力端子との間に配置されゲートがインバータ２０１の出力端子と接続された、フィードバック用のＰチャンネルトランジスタ２０５と、入力端子がインバータ２０１の出力端子に接続された第３のインバータ２０６から構成されている。
【００１３】
このように構成された入出力バッファ回路は、前述したように、パッド１１に‘Ｈ’レベル（３Ｖ）、‘Ｌ’レベル（０Ｖ）、およびハイインピーダンスを出力する。以下、図５、図６、図７を参照して説明する。
【００１４】
図５は、パッド１１に‘Ｈ’レベル（３Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【００１５】
パッド１１に‘Ｈ’レベルを出力するには、信号Ｄ１，Ｄ２の双方が‘Ｈ’レベルに遷移される。また、イネーブル信号ＥＮは‘Ｈ’レベルに保持される。
【００１６】
イネーブル信号ＥＮが‘Ｈ’レベルに保持された状態において、信号Ｄ１，Ｄ２が‘Ｈ’レベルに遷移すると、第１のＰチャンネルトランジスタ１０１のゲートには‘Ｌ’レベルが印加されてこの第１のＰチャンネルトランジスタ１０１がオンとなり、第２のＰチャンネルトランジスタ１０２の寄生ダイオード１０２ａでバルク充電され、パッド１１が‘Ｈ’レベルに遷移を開始する。
【００１７】
また、第３のＮチャンネルトランジスタ１０６および第４のＮチャンネルトランジスタ１０７双方がオンとなるため、その後第２のＰチャンネルトランジスタ１０２がオンとなり、第１のＰチャンネルトランジスタ１０１および第２のＰチャンネルトランジスタ１０２を経由してパッド１１に‘Ｈ’レベルが出力される。また、第２のＮチャンネルトランジスタ１０４のゲートには‘Ｌ’レベルが印加され第２のＮチャンネルトランジスタ１０４はオフとなる。
【００１８】
またこのとき、入力バッファ回路２００にも‘Ｈ’レベルが印加され、第７のＮチャンネルトランジスタ２０４のゲートに電源ＶDD＝３Ｖが印加されているため、インバータ２０１の入力端子には、電源電圧ＶDDよりもスレショルド電圧Ｖthだけ低い電圧ＶDD−Ｖth、例えばＶth＝０．８Ｖであれば２．２Ｖが印加される。これを受けてインバータ２０１の出力端子の電位が低下し、Ｐチャンネルトランジスタ２０５がオンし、このＰチャンネルトランジスタ２０５を介して電源ＶDD＝３Ｖがインバータ２０１の入力端子に印加され、これにより、インバータ２０１の出力端子は完全に‘Ｌ’レベルとなり、その信号が第３のインバータ２０６を経由し信号Ｄ３が‘Ｈ’レベルとなる。パッド１１に‘Ｈ’レベルが出力されたときの入力バッファ回路２００の動作は以上のとおりであるが、出力バッファ回路１００からパッド１１に信号を出力するタイミングでは、通常この信号Ｄ３は使用されない。
【００１９】
このようにして、この入出力バッファ回路では、パッド１１に‘Ｈ’レベルが出力される。
【００２０】
図６は、パッド１１に‘Ｌ’レベル（０Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【００２１】
パッド１１に‘Ｌ’レベルを出力するには、信号Ｄ１，Ｄ２の双方が‘Ｌ’レベルに遷移される。またイネーブル信号ＥＮは、このときも‘Ｈ’レベルに保持される。
【００２２】
イネーブル信号ＥＮが‘Ｈ’レベルに保持された状態において、信号Ｄ１，Ｄ２が‘Ｌ’レベルに遷移すると、第２のＮチャンネルトランジスタ１０４がオン状態となる。このとき第１のＮチャンネルトランジスタ１０３もオン状態にあることから、これら第１および第２のＮチャンネルトランジスタ１０３，１０４を経由してパッド１１とグラウンドＧＮＤとが接続され、パッド１１に‘Ｌ’レベル（０Ｖ）が出力される。
【００２３】
またこのとき第１のＰチャンネルトランジスタ１０１はそのゲートに‘Ｈ’レベルが印加されてオフし、第２のＰチャンネルトランジスタ１０２のゲートの電位は不定となるがそのバックゲートがパッド１１に接続されていて０Ｖとなり、したがって第２のＰチャンネルトランジスタ１０２もオフする。
【００２４】
またこのとき、入力バッファ回路２００のインバータ２０１の入力端子に‘Ｌ’レベルが印加され、インバータ２０１の出力端子は‘Ｈ’レベル、第３のインバータの出力信号Ｄ３は‘Ｌ’レベルとなる。
【００２５】
このようにして、この入出力バッファ回路では、パッド１１に‘Ｌ’レベルが出力される。
【００２６】
図７は、出力バッファ回路１００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から‘Ｈ’レベル（５Ｖ）が印加された状態を示した図４と同一の回路図である。
【００２７】
このとき、イネーブル信号ＥＮとして‘Ｌ’レベルが入力され、信号Ｄ１，Ｄ２としてそれぞれ‘Ｌ’レベル、‘Ｈ’レベルが入力される。
【００２８】
このとき、第１のＰチャンネルトランジスタ１０１は、そのゲートに‘Ｈ’レベルが印加されてオフ状態となる。さらにこのとき、第３のＰチャンネルトランジスタ１０８のゲートには、信号Ｄ２の３Ｖが印加され、バックゲートにはパッド１１の５Ｖが印加されるため、第３のＰチャンネルトランジスタ１０８に電流が流れ、これにより第２のＰチャンネルトランジスタ１０２のゲートに５Ｖが印加される。このため、この第２のＰチャンネルトランジスタ１０２は完全にオフ状態となる。さらにこのとき、第４のＮチャンネルトランジスタ１０７のゲートには信号Ｄ２の‘Ｈ’レベル（３Ｖ）が印加されてオン状態にあるが、Ｎチャンネルトランジスタであることから第３のＮチャンネルトランジスタ１０６と第４のＮチャンネルトランジスタ１０７との接続点は例えば２．２Ｖとなり、この第４のＮチャンネルトランジスタ１０７には耐圧を越える高電界は生じない。また、第３のＮチャンネルトランジスタ１０６のソース・ドレイン間の電位差は０．８Ｖにとどまる。
【００２９】
さらにこのとき、第２のＮチャンネルトランジスタ１０４のゲートには、‘Ｌ’レベルが印加されるためこの第２のＮチャンネルトランジスタ１０４はオフ状態となり、パッド１１に印加された５Ｖは第１のＮチャンネルトランジスタ１０３と第２のＮチャンネルトランジスタ１０４とに分圧され、これら第１および第２のＮチャンネルトランジスタ１０３，１０４のいずれにも耐圧を越える高電界は生じない。
【００３０】
パッド１１に印加された５Ｖは、第７のＮチャンネルトランジスタ２０４に印加されるが、その第７のＮチャンネルトランジスタ２０４のゲートには３Ｖが印加されており、このためインバータ２０１の入力端子には２．２Ｖが印加される。したがって第７のＮチャンネルトランジスタ２０４のソース・ドレイン間には２．８Ｖしか印加されず、そこに耐圧を越える電界は生じない。
【００３１】
その後、前述したように、インバータ２０１の入力端子にはフィードバック用Ｐチャンネルトランジスタ２０５を介して３Ｖが印加され、インバータ２０１の出力が‘Ｌ’レベル、第３のインバータ２０６の出力信号Ｄ３が‘Ｈ’レベルとなりこの‘Ｈ’レベルの信号Ｄ３が内部に取り込まれる。
【００３２】
このようにして、出力バッファ回路１００からハイインピーダンスが出力された状態で、パッド１１に外部回路から５Ｖが印加されても、大きなリーク電流が流れることはなく、また出力最終段のＮチャンネルトランジスタ１０３、入力初段のＮチャンネルトランジスタ２０４が破壊されてしまうというような問題も生じることなく、パッド１１に印加された５Ｖの‘Ｈ’レベルが３Ｖの‘Ｈ’レベルの信号に変換されて内部に取り込まれる。このように、この入出力バッファ回路によれば、プロセスの変更、追加を伴うことなく、かつ、３Ｖの単一電源のみを供給し、しかも外部から５Ｖの電圧を印加することが許容された入出力回路が実現されている。
【００３３】
【発明が解決しようとする課題】
ここで、上述した入出力バッファ回路において、出力バッファ回路１００からパッド１１にハイインピーダンスを出力している状態で、そのパッド１１に外部回路から０Ｖ〜ＶDD＋Ｖtp（Ｖtpは第３のＰチャンネルトランジスタ１０８のしきい値電圧）までの電圧が印加された場合、その第３のＰチャンネルトランジスタ１０８はオフするため、第２のＰチャンネルトランジスタ１０２のゲートはフローティング状態になる。このような状態では、第２のＰチャンネルトランジスタ１０２がオン状態になることが考えられる。ここで、パッド１１に印加される電圧がＶDDまでならば第１のＰチャンネルトランジスタ１０１がオフしているため、リーク電流が流れることはないが、ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧がパッド１１に印加されると、パッド１１→第２のＰチャンネルトランジスタ１０２→第１のＰチャンネルトランジスタ１０１のドレインとソース（Ｎウェル）間の寄生ダイオード（図７参照）→電源ＶDDの経路でリーク電流が流れる。以下、図８、図９を参照して詳細に説明する。
【００３４】
図８は、出力バッファ回路１００からハイインピーダンスを出力した状態で、パッド１１に３．３Ｖから５Ｖまでの電圧を印加した場合の第２のＰチャンネルトランジスタ１０２のゲート電圧を示す図である。また、図９は、第２のＰチャンネルトランジスタ１０２に流れ込むリーク電流の大きさを示した図である。尚、ここでは、電源ＶDDは３．３Ｖに設定されている。
【００３５】
図８に示す点線は、パッド１１に印加される電圧を示し、実線は第２のＰチャンネルトランジスタ１０２のゲート電位を示す。このシミュレーションでは、点線で示すように、３．３Ｖから５Ｖまでの電圧が５μｓにわたりパッド１１に印加される。１．５μｓから２．５μｓ近傍にかけては３．３Ｖを越える電圧から４．１Ｖまでの電圧、即ちＶDD＋Ｖtpの範囲内の電圧が印加される。すると、上述した経路で、図９に示すように、比較的大きなリーク電流（例えば、２．３μｓの時点で１３ｍＡ）が第２のＰチャンネルトランジスタ１０２に流れる。その後は、パッド１１にはＶDD＋Ｖtpを越える電圧から５Ｖまでの電圧が印加されるため、第３のＰチャンネルトランジスタ１０８がオン状態になり、第２のＰチャンネルトランジスタ１０２のゲートに‘Ｈ’レベルが印加され、これによりＰチャンネルトランジスタ１０２がオフされて、リーク電流が遮断される。
【００３６】
このように、従来の入出力バッファ回路では、出力バッファ回路１００からパッド１１にハイインピーダンスを出力している状態で、そのパッド１１に外部回路からＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加されると、パッド１１と電源ＶDD間に比較的大きなリーク電流が発生する可能性があるという問題がある。
【００３７】
本発明は、上記事情に鑑み、リーク電流の低減化が図られた出力バッファ回路、および入出力バッファ回路を提供することを目的とする。
【００３８】
【課題を解決するための手段】
上記目的を達成する本発明の出力バッファ回路は、外部回路との間の信号の授受を中継するパッドに、‘Ｈ’レベル、‘Ｌ’レベル、およびハイインピーダンスを出カする出力バッファ回路において、
（１＿１）電源と上記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、上記パッドに‘Ｈ’レベルを出力する際に‘Ｌ’レベル、上記パッドに‘Ｌ’レベルおよびハイインピーダンスを出力する際に‘Ｈ’レベルに遷移する第１の信号を入力する第１の信号入力端子に接続された第１のＰチャンネルトランジスタ、並びに、バックゲートが上記パッドに接続された第２のＰチャンネルトランジスタ
（１＿２）上記パッドとグラウンドとの間に接続された、上記パッド側から順に、ゲートが電源もしくは上記第１の信号入力端子に接続された第１のＮチャンネルトランジスタ、並びに、ゲートが、上記パッドに‘Ｈ’レベルおよびハイインピーダンスを出力する際に‘Ｌ’レベル、上記パッドに‘Ｌ’レベルを出力する際に、‘Ｈ’レベルに遷移する第２の信号を入力する第２の信号入力端子に接続された第２のＮチャンネルトランジスタ
（１＿３）上記第１の信号入力端子と上記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、上記第１の信号入力端子側から順に、ゲートが、上記パッドに‘Ｈ’レベルおよび‘Ｌ’レベルを出力する際に‘Ｈ’レベル、上記パッドにハイインピーダンスを出力する際に‘Ｌ’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第３のＮチャンネルトランジスタ、並びに、ゲートが、上記第２の信号の論理が反転された第３の信号が入力される第３の信号入力端子に接続された第４のＮチャンネルトランジスタ
（１＿４）上記第２のＰチャンネルトランジスタのゲートと上記パッドとの間に接続された、バックゲートが上記パッドに接続されるとともに、ゲートが電源もしくは上記第３の信号入力端子に接続された第３のＰチャンネルトランジスタ
（１＿５）電源と上記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、上記イネーブル信号入力端子に接続された第４のＰチャンネルトランジスタ、並びに、第５のＮチャンネルトランジスタ
（１＿６）上記パッドと上記第５のＮチャンネルトランジスタのゲートとの間に接続されるとともにゲートが電源に接続された第６のＮチャンネルトランジスタを備えたことを特徴とする。
【００３９】
本発明の出力バッファ回路は、例えば、実施形態で説明するように、パッドにハイインピーダンスを出力し、そのパッドに外部回路から電源電圧ＶDD〜ＶDD＋Ｖtp（ＶtpはＰチャンネルトランジスタのしきい値）までの範囲内の電圧が印加された場合であっても、第６のＮチャンネルトランジスタを介して第５のＮチャンネルトランジスタがオン状態になり、これにより電源ＶDD→第４のＰチャンネルトランジスタ→第５のＮチャンネルトランジスタの経路で、第２のＰチャンネルトランジスタのゲートに電荷が蓄積されてそのゲート電圧が上昇する。このため、第２のＰチャンネルトランジスタの抵抗値は、従来の出力バッファ回路の場合と比較し、極めて高く、従ってパッドから電源ＶDDへのリーク電流を小さく抑えることができる。
【００４０】
また、上記目的を達成する本発明の入出力バッファ回路は、上記（１＿１）〜（１＿６）を備えた出力バッファ回路を備えることに加え、さらに、上記パッドに入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力バッファ回路であって、
（２＿１）インバータ
（２＿２）そのインバータの入力端子と上記パッドとの間に配置され、ゲートが電源に接続された第７のＮチャンネルトランジスタ
（２＿３）上記パッドに‘Ｈ’レベルが入力された際に上記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路を備えた入力バッファ回路を備えたことを特徴とする。
【００４１】
本発明の入出力バッファ回路は、上記入力バッファ回路を備えるものであるため、即ち、第７のＮチャンネルトランジスタを配置したことにより、高電圧がその第７のＮチャンネルトランジスタと上記インバータとに分散され、耐圧を越えるような高電界の発生が防止される。また、上記フィードバック回路を備えたことにより、インバータの入力側が正規の電圧にまで引き上げられ、そのインバータが正しく動作する。
【００４２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００４３】
図１は、本発明の入出力バッファ回路の第１実施形態を示す回路図である。
【００４４】
尚、この図１には、入出力バッファ回路を構成する出力バッファ回路３００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から、所定の電圧（ＶDD＋α；但し、ＶDDは３Ｖ、αはＰチャンネルトランジスタのしきい値電圧Ｖtp以下の電圧）が印加された状態が示されている。また、前述した図４に示す出力バッファ回路１００と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００４５】
図１に示す出力バッファ回路３００は、図４に示す出力バッファ回路１００と比較し、第４のＰチャンネルトランジスタ１０９，第５のＮチャンネルトランジスタ１１０，第６のＮチャンネルトランジスタ１１１が追加されている点が異なっている。ここで、出力バッファ回路３００を構成する第１，第２，第３のＰチャンネルトランジスタ１０１，１０２，１０８が、本発明にいう第１，第２，第３のＰチャンネルトランジスタに相当する。また、第１，第２，第３，第４のＮチャンネルトランジスタ１０３，１０４，１０６，１０７が、本発明にいう第１，第２，第３，第４のＮチャンネルトランジスタに相当する。
【００４６】
また、追加された第４のＰチャンネルトランジスタ１０９が、本発明にいう第４のＰチャンネルトランジスタに相当し、第５，第６のＮチャンネルトランジスタ１１０，１１１が、本発明にいう第５，第６のＮチャンネルトランジスタに相当する。
【００４７】
さらに、第１のインバータ１０５の出力端子１２１が、本発明にいう第１の信号入力端子に相当し、したがって信号Ｄ１は、本発明にいう第１の信号の論理が反転された信号である。また、第３のＮチャンネルトランジスタ１０６のゲート端子がイネーブル信号入力端子に相当する。さらに、第２のインバータ１１２の出力端子１２２が、本発明にいう第２の信号入力端子に相当し、第２のインバータ１１２の入力端子１２３が、本発明にいう第３の信号入力端子に相当し、したがって信号Ｄ２が本発明にいう第３の信号、その第３の信号が第２のインバータ１１２で反転された信号が本発明にいう第２の信号に相当する。
【００４８】
本実施形態の出力バッファ回路３００には、電源ＶDDと第２のＰチャンネルトランジスタ１０２のゲートとの間に直列に接続された、電源ＶDD側から順に、バックゲートが電源ＶDDに接続されるとともに、ゲートが、イネーブル信号入力端子に接続された第４のＰチャンネルトランジスタ１０９、並びに、第５のＮチャンネルトランジスタ１１０が備えられている。
【００４９】
また、この出力バッファ回路３００には、パッド１１と第５のＮチャンネルトランジスタ１１０のゲートとの間に接続されるとともにゲートが電源ＶDDに接続された第６のＮチャンネルトランジスタ１１１が備えられている。
【００５０】
従来の出力バッファ回路１００の構成では、前述したように、その出力バッファ回路１００からパッド１１にハイインピーダンスを出力している状態で、そのパッド１１に外部回路から電源ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加されると、第２のＰチャンネルトランジスタ１０２のゲートがフローティング状態になり、パッド１１と電源ＶDD間に比較的大きなリーク電流が発生する可能性があるという問題がある。本実施形態の出力バッファ回路３００では、追加された第４のＰチャンネルトランジスタ１０９，第５，第６のＮチャンネルトランジスタ１１０，１１１の作用により、パッド１１に外部回路から電源ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加された場合、そのパッド１１に印加された電圧に応じて第２のＰチャンネルトランジスタ１０２のゲート電圧が引き上げられる。以下、図１および図２を参照して説明する。
【００５１】
図２は、パッド１１に印加された電圧と、第２のＰチャンネルトランジスタ１０２のゲート電圧との関係を示す図である。
【００５２】
図１に示すように、第４のＰチャンネルトランジスタ１０９のゲートには、イネーブル信号ＥＮとして‘Ｌ’レベルが入力されている。このため、第４のＰチャンネルトランジスタ１０９はオン状態にある。また、第６のＮチャンネルトランジスタ１１１のゲートには、電源ＶDDが入力されている。このため、第６のＮチャンネルトランジスタ１１１もオン状態にある。最初の時点（パッド１１が０Ｖの状態）では、第６のＮチャンネルトランジスタ１１１がオンしているため、第５のＮチャンネルトランジスタ１１０のゲートは‘Ｌ’レベルにあり、従って第５のＮチャンネルトランジスタ１１０はオフ状態にある。この最初の時点では、第２のＰチャンネルトランジスタ１０２のゲートには電荷は蓄積されておらず、従って第２のＰチャンネルトランジスタ１０２のゲート電圧は０Ｖにある。
【００５３】
ここで、パッド１１に徐々に電圧が印加される。パッド１１に電圧Ｖtnを越える電圧が印加された時点から、第５のＮチャンネルトランジスタ１１０はオンを開始する。パッド１１に印加される電圧がさらに上昇すると、電源ＶDD→第４のＰチャンネルトランジスタ１０９→第５のＮチャンネルトランジスタ１１０の経路で、第２のＰチャンネルトランジスタ１０２のゲートに電荷が蓄積されてそのゲート電圧が上昇する。
【００５４】
さらに、パッド１１に印加される電圧が上昇して電圧ＶDD−Ｖtnに達すると、第５のＮチャンネルトランジスタ１１０のゲート電圧が飽和して、第２のＰチャンネルトランジスタ１０２のゲート電圧はＶDD−２Ｖtn（ここで、２Ｖtnは第５，第６のＮチャンネルトランジスタ１１０，１１１双方のしきい値電圧）に達する。
【００５５】
さらに、パッド１１に印加される電圧が上昇して電圧ＶDD＋Ｖtpに達すると、今度は第３のＰチャンネルトランジスタ１０８がオンになる。これにより、第２のＰチャンネルトランジスタ１０２のゲート電圧はＶDD＋Ｖtpになる。さらに、パッド１１に印加される電圧の上昇に伴い、第２のＰチャンネルトランジスタ１０２のゲート電圧も上昇し、第２のＰチャンネルトランジスタ１０２のゲート電圧は、最終的にパッド１１に印加された電圧５Ｖと同じ電圧５Ｖに達する。尚、第５のＮチャンネルトランジスタ１１０のゲートには、第６のＮチャンネルトランジスタ１１１を介してパッド１１の電圧が印加されるため、第５のＮチャンネルトランジスタ１１０のゲートには、電源電圧よりも第６のＮチャンネルトランジスタ１１１のしきい値Ｖtn分だけ低い電圧が印加されることとなり、第５のＮチャンネルトランジスタ１１０のゲート酸化膜が保護される。
【００５６】
本実施形態では、出力バッファ回路３００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から電源電圧ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加された場合であっても、第６のＮチャンネルトランジスタ１１１を介して第５のＮチャンネルトランジスタ１１０がオン状態になり、これにより電源ＶDD→第４のＰチャンネルトランジスタ１０９→第５のＮチャンネルトランジスタ１１０の経路で、第２のＰチャンネルトランジスタ１０２のゲートに電荷が蓄積されてそのゲート電圧が上昇する。このため、第２のＰチャンネルトランジスタ１０２の抵抗値は、従来の出力バッファ回路１００の場合と比較し、極めて高く、従ってパッド１１から電源ＶDDへのリーク電流を小さく抑えることができる。また、第４のＰチャンネルトランジスタ１０９のゲートには、ハイインピーダンスを出力する場合にのみ‘Ｌ’レベルを出力するイネーブル信号ＥＮが出力されるため、通常動作であるパッド１１に‘Ｈ’，’Ｌ’レベルを出力する動作に影響を与えることはない。
【００５７】
また、本実施形態の入出力バッファ回路は、出力バッファ回路３００を備えることに加え、さらに、パッド１１に入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力バッファ回路２００が備えられている。
【００５８】
この入力バッファ回路２００には、インバータ２０１が備えられている。このインバータ２０１は、電源ＶDDとグラウンドＧＮＤとの間に直列に接続された一対のＰチャンネルトランジスタ２０２およびＮチャンネルトランジスタ２０３から構成されている。また、入力バッファ回路２００には、インバータ２０１の入力端子とパッド１１との間に配置され、ゲートが電源ＶDDに接続された第７のＮチャンネルトランジスタ２０４と、パッド１１に‘Ｈ’レベルが入力された際にインバータ２０１の入力端子の電位を電源電位に引き上げるフィードバック用Ｐチャンネルトランジスタ２０５が備えられている。
【００５９】
パッド１１に印加されたＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧は、第７のＮチャンネルトランジスタ２０４に印加されるが、その第７のＮチャンネルトランジスタ２０４のゲートには３Ｖが印加されているため、インバータ２０１の入力端子には、ＶDD〜ＶDD＋Ｖtpよりもスレショルド電圧Ｖtnだけ低い電圧、例えばＶDD＝３Ｖで且つＶtn＝０．８Ｖであれば２．２Ｖが印加される。これを受けてインバータ２０１の出力端子の電位が低下し、Ｐチャンネルトランジスタ２０５がオンし、このＰチャンネルトランジスタ２０５を介して電源ＶDD＝３Ｖがインバータ２０１の入力端子に印加され、これにより、インバータ２０１の出力端子は完全に‘Ｌ’レベルとなり、その信号が第３のインバータ２０６を経由し信号Ｄ３が‘Ｈ’レベルとなる。
【００６０】
図３は、本発明の入出力バッファ回路の第２実施形態を示す回路図である。図１に示す第１実施形態との相違点のみについて説明する。
【００６１】
この第２実施形態の第１のＮチャンネルトランジスタ１０３は第１のインバータ１０５の出力端子１２１（第１の信号入力端子）に接続されている。また、第３のＰチャンネルトランジスタ１０８のゲートは電源ＶDDに接続されている。このように、出力バッファ回路１００を構成する第１のＮチャンネルトランジスタ１０３、第３のＰチャンネルトランジスタ１０８の各ゲートは、図１に示すように、あるいは図３に示すように、それぞれ単独に、その接続先を変更してもよい。
【００６２】
またこの第２実施形態の入力バッファ回路２００のフィードバック用Ｐチャンネルトランジスタ２０５のゲートは、インバータ２０７の出力端子に接続されており、そのインバータ２０７の入力端子はインバータ２０１の入力端子に接続されている。このように、インバータ２０１の入力端子の電位を２．２Ｖから３Ｖに引き上げるためのフィードバック回路は、特に限定されるものではなく種々に構成することができるものである。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、リーク電流の低減化が図られた出力バッファ回路、および入出力バッファ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の入出力バッファ回路の第１実施形態を示す回路図である。
【図２】パッド１１に印加された電圧と、第２のＰチャンネルトランジスタ１０２のゲート電圧との関係を示す図である。
【図３】本発明の入出力バッファ回路の第２実施形態を示す回路図である。
【図４】特開平０７―１８３７７４号公報に提案された入出力バッファ回路を示す回路図である。
【図５】パッド１１に‘Ｈ’レベル（３Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【図６】パッド１１に‘Ｌ’レベル（０Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【図７】出力バッファ回路１００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から‘Ｈ’レベル（５Ｖ）が印加された状態を示した図４と同一の回路図である。
【図８】出力バッファ回路１００からハイインピーダンスを出力した状態で、パッド１１に３．３Ｖから５Ｖまでの電圧を印加した場合の第２のＰチャンネルトランジスタ１０２のゲート電圧を示す図である。
【図９】第２のＰチャンネルトランジスタ１０２に流れ込むリーク電流の大きさを示した図である。
【符号の説明】
１１ パッド
１０１ 第１のＰチャンネルトランジスタ
１０２ 第２のＰチャンネルトランジスタ
１０３ 第１のＮチャンネルトランジスタ
１０４ 第２のＮチャンネルトランジスタ
１０５ 第１のインバータ
１０６ 第３のＮチャンネルトランジスタ
１０７ 第４のＮチャンネルトランジスタ
１０８ 第３のＰチャンネルトランジスタ
１０９ 第４のＰチャンネルトランジスタ
１１０ 第５のＮチャンネルトランジスタ
１１１ 第６のＮチャンネルトランジスタ
１１２ 第２のインバータ
１２１ 第１の信号入力端子
１２２ 第２の信号入力端子
１２３ 第３の信号入力端子
２００ 入力バッファ回路
２０１ インバータ
２０２ Ｐチャンネルトランジスタ
２０３ Ｎチャンネルトランジスタ
２０４ 第７のＮチャンネルトランジスタ
２０５ フィードバック用Ｐチャンネルトランジスタ
２０６ 第３のインバータ
２０７ インバータ
３００ 出力バッファ回路
【発明の属する技術分野】
本発明は、複数の電圧の電源で動作するボード上に搭載された場合等、複数の電圧の電源が混在する環境で動作する出力バッファ回路および入出力バッファ回路に関する。
【０００２】
【従来の技術】
近年、一部のデバイスの電源電圧を例えば３Ｖに落とし、その他のデバイスを５Ｖで動作させるような、電源電圧を混在させたボード設計が行なわれるようになってきた。その理由は全体の消費電力を抑える目的のものや、一部のデバイスの電源電圧の仕様が５Ｖ未満であることなどが多い。このような電源電圧の混在環境で、５Ｖで動作するデバイスがそれより低電圧で動作するデバイスに信号を供給したり、それら異なる電圧で動作するデバイスが同じバスに接続されたりした場合、５Ｖ動作のデバイス側から低電圧動作するデバイス側に電流が流れ込んでしまうことがあった。このような電流は消費電力の増加をもたらし、またデバイスのラッチアップの起因になったり、さらには近年の微細化が進んだ高密度なデバイスでは５Ｖの電圧によりトランジスタが破壊されるなどの大きな問題となる可能性がある。
【０００３】
そこで、デバイスの出力最終段のみ厚い酸化膜にする等のプロセスによる対策を施すとともに、その出力最終段のトランジスタを完全にオフできるようにするために、３Ｖ振幅の信号を５Ｖ振幅に変換するレベルシフト回路を備え、３Ｖ系回路の３Ｖ振幅の信号を５Ｖ振幅に変換して出力最終段のトランジスタのゲートに供給する対策を施すことにより、３Ｖで動作するデバイスと５Ｖで動作するデバイスとの双方の接続が許容された回路系が提案されている。
【０００４】
しかし、この回路系では、一部だけ厚い酸化膜を作る等プロセスの工程が増加し、チップの製造に時間がかかり、コストアップとなるという問題が生じる。また、そのデバイスに３Ｖと５Ｖとの２系統の電源を供給する必要があり、その分ボード上の配線が複雑になり、またチップの必要ピン数が増えてしまうという問題も生じる。そこで、プロセスの工程を追加する必要がなく、かつ単一電源のみを供給し、その単一電源の電圧よりも高い電圧の印加が許容された入出力バッファ回路が特開平０７―１８３７７４号公報に提案されている。
【０００５】
図４は、特開平０７―１８３７７４号公報に提案された入出力バッファ回路を示す回路図である。
【０００６】
図４に示す入出力バッファ回路を構成する出力バッファ回路１００は、パッド１１に‘Ｈ’レベル、‘Ｌ’レベルおよびハイインピーダンスを出力する回路であり、その出力バッファ回路１００には、３Ｖの電源ＶDDとパッド１１との間に、電源ＶDD側から順に、バックゲートが電源ＶDDに接続された第１のＰチャンネルトランジスタ１０１と、バックゲートがパッド１１に接続された第２のＰチャンネルトランジスタ１０２が直列に接続されている。また、この出力バッファ回路１００には、パッド１１とグラウンドＧＮＤとの間に、パッド１１側から順に、第１のＮチャンネルトランジスタ１０３と第２のＮチャンネルトランジスタ１０４が直列に接続されている。
【０００７】
第１のＰチャンネルトランジスタ１０１のゲートは、第１のインバータ１０５の出力端子１２１、即ち第１のＰチャンネルトランジスタ１０１のゲート端子と接続されており、この第１のインバータ１０５には信号Ｄ１が入力される。
【０００８】
また第２のＰチャンネルトランジスタ１０２のゲートは、第１のインバータ１０５の出力端子１２１と、第２のＰチャンネルトランジスタ１０２のゲートとの間に直列接続された第３のＮチャンネルトランジスタ１０６と第４のＮチャンネルトランジスタ１０７を介して第１のインバータ１０５の出力端子１２１に接続されている。さらに、第２のＰチャンネルトランジスタ１０２のゲートとパッド１１との間には、バックゲートがパッド１１に接続された第３のＰチャンネルトランジスタ１０８が接続されている。
【０００９】
第３のＮチャンネルトランジスタ１０６のゲートにはイネーブル信号ＥＮが入力される。
【００１０】
第４のＮチャンネルトランジスタ１０７のゲートと第３のＰチャンネルトランジスタ１０８のゲートはともに第２のインバータ１１２の入力端子１２３に接続されている。第２のインバータ１１２には、信号Ｄ２が入力される。
【００１１】
さらに、第１のＮチャンネルトランジスタ１０３のゲートは電源ＶDDに接続され、第２のＮチャンネルトランジスタ１０４のゲートは第２のインバータ１１２の出力端子１２２、即ち第２のＮチャンネルトランジスタ１０４のゲート端子に接続されている。
【００１２】
また、図４に示す入出力バッファ回路を構成する入力バッファ回路２００には、電源ＶDDとグラウンドＧＮＤとの間に直列に接続された一対のＰチャンネルトランジスタ２０２およびＮチャンネルトランジスタ２０３からなるインバータ２０１と、パッド１１とインバータ２０１の入力端子との間に配置され、ゲートが電源ＶDDに接続された第７のＮチャンネルトランジスタ２０４と、電源ＶDDとインバータ２０１の入力端子との間に配置されゲートがインバータ２０１の出力端子と接続された、フィードバック用のＰチャンネルトランジスタ２０５と、入力端子がインバータ２０１の出力端子に接続された第３のインバータ２０６から構成されている。
【００１３】
このように構成された入出力バッファ回路は、前述したように、パッド１１に‘Ｈ’レベル（３Ｖ）、‘Ｌ’レベル（０Ｖ）、およびハイインピーダンスを出力する。以下、図５、図６、図７を参照して説明する。
【００１４】
図５は、パッド１１に‘Ｈ’レベル（３Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【００１５】
パッド１１に‘Ｈ’レベルを出力するには、信号Ｄ１，Ｄ２の双方が‘Ｈ’レベルに遷移される。また、イネーブル信号ＥＮは‘Ｈ’レベルに保持される。
【００１６】
イネーブル信号ＥＮが‘Ｈ’レベルに保持された状態において、信号Ｄ１，Ｄ２が‘Ｈ’レベルに遷移すると、第１のＰチャンネルトランジスタ１０１のゲートには‘Ｌ’レベルが印加されてこの第１のＰチャンネルトランジスタ１０１がオンとなり、第２のＰチャンネルトランジスタ１０２の寄生ダイオード１０２ａでバルク充電され、パッド１１が‘Ｈ’レベルに遷移を開始する。
【００１７】
また、第３のＮチャンネルトランジスタ１０６および第４のＮチャンネルトランジスタ１０７双方がオンとなるため、その後第２のＰチャンネルトランジスタ１０２がオンとなり、第１のＰチャンネルトランジスタ１０１および第２のＰチャンネルトランジスタ１０２を経由してパッド１１に‘Ｈ’レベルが出力される。また、第２のＮチャンネルトランジスタ１０４のゲートには‘Ｌ’レベルが印加され第２のＮチャンネルトランジスタ１０４はオフとなる。
【００１８】
またこのとき、入力バッファ回路２００にも‘Ｈ’レベルが印加され、第７のＮチャンネルトランジスタ２０４のゲートに電源ＶDD＝３Ｖが印加されているため、インバータ２０１の入力端子には、電源電圧ＶDDよりもスレショルド電圧Ｖthだけ低い電圧ＶDD−Ｖth、例えばＶth＝０．８Ｖであれば２．２Ｖが印加される。これを受けてインバータ２０１の出力端子の電位が低下し、Ｐチャンネルトランジスタ２０５がオンし、このＰチャンネルトランジスタ２０５を介して電源ＶDD＝３Ｖがインバータ２０１の入力端子に印加され、これにより、インバータ２０１の出力端子は完全に‘Ｌ’レベルとなり、その信号が第３のインバータ２０６を経由し信号Ｄ３が‘Ｈ’レベルとなる。パッド１１に‘Ｈ’レベルが出力されたときの入力バッファ回路２００の動作は以上のとおりであるが、出力バッファ回路１００からパッド１１に信号を出力するタイミングでは、通常この信号Ｄ３は使用されない。
【００１９】
このようにして、この入出力バッファ回路では、パッド１１に‘Ｈ’レベルが出力される。
【００２０】
図６は、パッド１１に‘Ｌ’レベル（０Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【００２１】
パッド１１に‘Ｌ’レベルを出力するには、信号Ｄ１，Ｄ２の双方が‘Ｌ’レベルに遷移される。またイネーブル信号ＥＮは、このときも‘Ｈ’レベルに保持される。
【００２２】
イネーブル信号ＥＮが‘Ｈ’レベルに保持された状態において、信号Ｄ１，Ｄ２が‘Ｌ’レベルに遷移すると、第２のＮチャンネルトランジスタ１０４がオン状態となる。このとき第１のＮチャンネルトランジスタ１０３もオン状態にあることから、これら第１および第２のＮチャンネルトランジスタ１０３，１０４を経由してパッド１１とグラウンドＧＮＤとが接続され、パッド１１に‘Ｌ’レベル（０Ｖ）が出力される。
【００２３】
またこのとき第１のＰチャンネルトランジスタ１０１はそのゲートに‘Ｈ’レベルが印加されてオフし、第２のＰチャンネルトランジスタ１０２のゲートの電位は不定となるがそのバックゲートがパッド１１に接続されていて０Ｖとなり、したがって第２のＰチャンネルトランジスタ１０２もオフする。
【００２４】
またこのとき、入力バッファ回路２００のインバータ２０１の入力端子に‘Ｌ’レベルが印加され、インバータ２０１の出力端子は‘Ｈ’レベル、第３のインバータの出力信号Ｄ３は‘Ｌ’レベルとなる。
【００２５】
このようにして、この入出力バッファ回路では、パッド１１に‘Ｌ’レベルが出力される。
【００２６】
図７は、出力バッファ回路１００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から‘Ｈ’レベル（５Ｖ）が印加された状態を示した図４と同一の回路図である。
【００２７】
このとき、イネーブル信号ＥＮとして‘Ｌ’レベルが入力され、信号Ｄ１，Ｄ２としてそれぞれ‘Ｌ’レベル、‘Ｈ’レベルが入力される。
【００２８】
このとき、第１のＰチャンネルトランジスタ１０１は、そのゲートに‘Ｈ’レベルが印加されてオフ状態となる。さらにこのとき、第３のＰチャンネルトランジスタ１０８のゲートには、信号Ｄ２の３Ｖが印加され、バックゲートにはパッド１１の５Ｖが印加されるため、第３のＰチャンネルトランジスタ１０８に電流が流れ、これにより第２のＰチャンネルトランジスタ１０２のゲートに５Ｖが印加される。このため、この第２のＰチャンネルトランジスタ１０２は完全にオフ状態となる。さらにこのとき、第４のＮチャンネルトランジスタ１０７のゲートには信号Ｄ２の‘Ｈ’レベル（３Ｖ）が印加されてオン状態にあるが、Ｎチャンネルトランジスタであることから第３のＮチャンネルトランジスタ１０６と第４のＮチャンネルトランジスタ１０７との接続点は例えば２．２Ｖとなり、この第４のＮチャンネルトランジスタ１０７には耐圧を越える高電界は生じない。また、第３のＮチャンネルトランジスタ１０６のソース・ドレイン間の電位差は０．８Ｖにとどまる。
【００２９】
さらにこのとき、第２のＮチャンネルトランジスタ１０４のゲートには、‘Ｌ’レベルが印加されるためこの第２のＮチャンネルトランジスタ１０４はオフ状態となり、パッド１１に印加された５Ｖは第１のＮチャンネルトランジスタ１０３と第２のＮチャンネルトランジスタ１０４とに分圧され、これら第１および第２のＮチャンネルトランジスタ１０３，１０４のいずれにも耐圧を越える高電界は生じない。
【００３０】
パッド１１に印加された５Ｖは、第７のＮチャンネルトランジスタ２０４に印加されるが、その第７のＮチャンネルトランジスタ２０４のゲートには３Ｖが印加されており、このためインバータ２０１の入力端子には２．２Ｖが印加される。したがって第７のＮチャンネルトランジスタ２０４のソース・ドレイン間には２．８Ｖしか印加されず、そこに耐圧を越える電界は生じない。
【００３１】
その後、前述したように、インバータ２０１の入力端子にはフィードバック用Ｐチャンネルトランジスタ２０５を介して３Ｖが印加され、インバータ２０１の出力が‘Ｌ’レベル、第３のインバータ２０６の出力信号Ｄ３が‘Ｈ’レベルとなりこの‘Ｈ’レベルの信号Ｄ３が内部に取り込まれる。
【００３２】
このようにして、出力バッファ回路１００からハイインピーダンスが出力された状態で、パッド１１に外部回路から５Ｖが印加されても、大きなリーク電流が流れることはなく、また出力最終段のＮチャンネルトランジスタ１０３、入力初段のＮチャンネルトランジスタ２０４が破壊されてしまうというような問題も生じることなく、パッド１１に印加された５Ｖの‘Ｈ’レベルが３Ｖの‘Ｈ’レベルの信号に変換されて内部に取り込まれる。このように、この入出力バッファ回路によれば、プロセスの変更、追加を伴うことなく、かつ、３Ｖの単一電源のみを供給し、しかも外部から５Ｖの電圧を印加することが許容された入出力回路が実現されている。
【００３３】
【発明が解決しようとする課題】
ここで、上述した入出力バッファ回路において、出力バッファ回路１００からパッド１１にハイインピーダンスを出力している状態で、そのパッド１１に外部回路から０Ｖ〜ＶDD＋Ｖtp（Ｖtpは第３のＰチャンネルトランジスタ１０８のしきい値電圧）までの電圧が印加された場合、その第３のＰチャンネルトランジスタ１０８はオフするため、第２のＰチャンネルトランジスタ１０２のゲートはフローティング状態になる。このような状態では、第２のＰチャンネルトランジスタ１０２がオン状態になることが考えられる。ここで、パッド１１に印加される電圧がＶDDまでならば第１のＰチャンネルトランジスタ１０１がオフしているため、リーク電流が流れることはないが、ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧がパッド１１に印加されると、パッド１１→第２のＰチャンネルトランジスタ１０２→第１のＰチャンネルトランジスタ１０１のドレインとソース（Ｎウェル）間の寄生ダイオード（図７参照）→電源ＶDDの経路でリーク電流が流れる。以下、図８、図９を参照して詳細に説明する。
【００３４】
図８は、出力バッファ回路１００からハイインピーダンスを出力した状態で、パッド１１に３．３Ｖから５Ｖまでの電圧を印加した場合の第２のＰチャンネルトランジスタ１０２のゲート電圧を示す図である。また、図９は、第２のＰチャンネルトランジスタ１０２に流れ込むリーク電流の大きさを示した図である。尚、ここでは、電源ＶDDは３．３Ｖに設定されている。
【００３５】
図８に示す点線は、パッド１１に印加される電圧を示し、実線は第２のＰチャンネルトランジスタ１０２のゲート電位を示す。このシミュレーションでは、点線で示すように、３．３Ｖから５Ｖまでの電圧が５μｓにわたりパッド１１に印加される。１．５μｓから２．５μｓ近傍にかけては３．３Ｖを越える電圧から４．１Ｖまでの電圧、即ちＶDD＋Ｖtpの範囲内の電圧が印加される。すると、上述した経路で、図９に示すように、比較的大きなリーク電流（例えば、２．３μｓの時点で１３ｍＡ）が第２のＰチャンネルトランジスタ１０２に流れる。その後は、パッド１１にはＶDD＋Ｖtpを越える電圧から５Ｖまでの電圧が印加されるため、第３のＰチャンネルトランジスタ１０８がオン状態になり、第２のＰチャンネルトランジスタ１０２のゲートに‘Ｈ’レベルが印加され、これによりＰチャンネルトランジスタ１０２がオフされて、リーク電流が遮断される。
【００３６】
このように、従来の入出力バッファ回路では、出力バッファ回路１００からパッド１１にハイインピーダンスを出力している状態で、そのパッド１１に外部回路からＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加されると、パッド１１と電源ＶDD間に比較的大きなリーク電流が発生する可能性があるという問題がある。
【００３７】
本発明は、上記事情に鑑み、リーク電流の低減化が図られた出力バッファ回路、および入出力バッファ回路を提供することを目的とする。
【００３８】
【課題を解決するための手段】
上記目的を達成する本発明の出力バッファ回路は、外部回路との間の信号の授受を中継するパッドに、‘Ｈ’レベル、‘Ｌ’レベル、およびハイインピーダンスを出カする出力バッファ回路において、
（１＿１）電源と上記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、上記パッドに‘Ｈ’レベルを出力する際に‘Ｌ’レベル、上記パッドに‘Ｌ’レベルおよびハイインピーダンスを出力する際に‘Ｈ’レベルに遷移する第１の信号を入力する第１の信号入力端子に接続された第１のＰチャンネルトランジスタ、並びに、バックゲートが上記パッドに接続された第２のＰチャンネルトランジスタ
（１＿２）上記パッドとグラウンドとの間に接続された、上記パッド側から順に、ゲートが電源もしくは上記第１の信号入力端子に接続された第１のＮチャンネルトランジスタ、並びに、ゲートが、上記パッドに‘Ｈ’レベルおよびハイインピーダンスを出力する際に‘Ｌ’レベル、上記パッドに‘Ｌ’レベルを出力する際に、‘Ｈ’レベルに遷移する第２の信号を入力する第２の信号入力端子に接続された第２のＮチャンネルトランジスタ
（１＿３）上記第１の信号入力端子と上記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、上記第１の信号入力端子側から順に、ゲートが、上記パッドに‘Ｈ’レベルおよび‘Ｌ’レベルを出力する際に‘Ｈ’レベル、上記パッドにハイインピーダンスを出力する際に‘Ｌ’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第３のＮチャンネルトランジスタ、並びに、ゲートが、上記第２の信号の論理が反転された第３の信号が入力される第３の信号入力端子に接続された第４のＮチャンネルトランジスタ
（１＿４）上記第２のＰチャンネルトランジスタのゲートと上記パッドとの間に接続された、バックゲートが上記パッドに接続されるとともに、ゲートが電源もしくは上記第３の信号入力端子に接続された第３のＰチャンネルトランジスタ
（１＿５）電源と上記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、上記イネーブル信号入力端子に接続された第４のＰチャンネルトランジスタ、並びに、第５のＮチャンネルトランジスタ
（１＿６）上記パッドと上記第５のＮチャンネルトランジスタのゲートとの間に接続されるとともにゲートが電源に接続された第６のＮチャンネルトランジスタを備えたことを特徴とする。
【００３９】
本発明の出力バッファ回路は、例えば、実施形態で説明するように、パッドにハイインピーダンスを出力し、そのパッドに外部回路から電源電圧ＶDD〜ＶDD＋Ｖtp（ＶtpはＰチャンネルトランジスタのしきい値）までの範囲内の電圧が印加された場合であっても、第６のＮチャンネルトランジスタを介して第５のＮチャンネルトランジスタがオン状態になり、これにより電源ＶDD→第４のＰチャンネルトランジスタ→第５のＮチャンネルトランジスタの経路で、第２のＰチャンネルトランジスタのゲートに電荷が蓄積されてそのゲート電圧が上昇する。このため、第２のＰチャンネルトランジスタの抵抗値は、従来の出力バッファ回路の場合と比較し、極めて高く、従ってパッドから電源ＶDDへのリーク電流を小さく抑えることができる。
【００４０】
また、上記目的を達成する本発明の入出力バッファ回路は、上記（１＿１）〜（１＿６）を備えた出力バッファ回路を備えることに加え、さらに、上記パッドに入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力バッファ回路であって、
（２＿１）インバータ
（２＿２）そのインバータの入力端子と上記パッドとの間に配置され、ゲートが電源に接続された第７のＮチャンネルトランジスタ
（２＿３）上記パッドに‘Ｈ’レベルが入力された際に上記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路を備えた入力バッファ回路を備えたことを特徴とする。
【００４１】
本発明の入出力バッファ回路は、上記入力バッファ回路を備えるものであるため、即ち、第７のＮチャンネルトランジスタを配置したことにより、高電圧がその第７のＮチャンネルトランジスタと上記インバータとに分散され、耐圧を越えるような高電界の発生が防止される。また、上記フィードバック回路を備えたことにより、インバータの入力側が正規の電圧にまで引き上げられ、そのインバータが正しく動作する。
【００４２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００４３】
図１は、本発明の入出力バッファ回路の第１実施形態を示す回路図である。
【００４４】
尚、この図１には、入出力バッファ回路を構成する出力バッファ回路３００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から、所定の電圧（ＶDD＋α；但し、ＶDDは３Ｖ、αはＰチャンネルトランジスタのしきい値電圧Ｖtp以下の電圧）が印加された状態が示されている。また、前述した図４に示す出力バッファ回路１００と同じ構成要素には同一の符号を付し、異なる点について説明する。
【００４５】
図１に示す出力バッファ回路３００は、図４に示す出力バッファ回路１００と比較し、第４のＰチャンネルトランジスタ１０９，第５のＮチャンネルトランジスタ１１０，第６のＮチャンネルトランジスタ１１１が追加されている点が異なっている。ここで、出力バッファ回路３００を構成する第１，第２，第３のＰチャンネルトランジスタ１０１，１０２，１０８が、本発明にいう第１，第２，第３のＰチャンネルトランジスタに相当する。また、第１，第２，第３，第４のＮチャンネルトランジスタ１０３，１０４，１０６，１０７が、本発明にいう第１，第２，第３，第４のＮチャンネルトランジスタに相当する。
【００４６】
また、追加された第４のＰチャンネルトランジスタ１０９が、本発明にいう第４のＰチャンネルトランジスタに相当し、第５，第６のＮチャンネルトランジスタ１１０，１１１が、本発明にいう第５，第６のＮチャンネルトランジスタに相当する。
【００４７】
さらに、第１のインバータ１０５の出力端子１２１が、本発明にいう第１の信号入力端子に相当し、したがって信号Ｄ１は、本発明にいう第１の信号の論理が反転された信号である。また、第３のＮチャンネルトランジスタ１０６のゲート端子がイネーブル信号入力端子に相当する。さらに、第２のインバータ１１２の出力端子１２２が、本発明にいう第２の信号入力端子に相当し、第２のインバータ１１２の入力端子１２３が、本発明にいう第３の信号入力端子に相当し、したがって信号Ｄ２が本発明にいう第３の信号、その第３の信号が第２のインバータ１１２で反転された信号が本発明にいう第２の信号に相当する。
【００４８】
本実施形態の出力バッファ回路３００には、電源ＶDDと第２のＰチャンネルトランジスタ１０２のゲートとの間に直列に接続された、電源ＶDD側から順に、バックゲートが電源ＶDDに接続されるとともに、ゲートが、イネーブル信号入力端子に接続された第４のＰチャンネルトランジスタ１０９、並びに、第５のＮチャンネルトランジスタ１１０が備えられている。
【００４９】
また、この出力バッファ回路３００には、パッド１１と第５のＮチャンネルトランジスタ１１０のゲートとの間に接続されるとともにゲートが電源ＶDDに接続された第６のＮチャンネルトランジスタ１１１が備えられている。
【００５０】
従来の出力バッファ回路１００の構成では、前述したように、その出力バッファ回路１００からパッド１１にハイインピーダンスを出力している状態で、そのパッド１１に外部回路から電源ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加されると、第２のＰチャンネルトランジスタ１０２のゲートがフローティング状態になり、パッド１１と電源ＶDD間に比較的大きなリーク電流が発生する可能性があるという問題がある。本実施形態の出力バッファ回路３００では、追加された第４のＰチャンネルトランジスタ１０９，第５，第６のＮチャンネルトランジスタ１１０，１１１の作用により、パッド１１に外部回路から電源ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加された場合、そのパッド１１に印加された電圧に応じて第２のＰチャンネルトランジスタ１０２のゲート電圧が引き上げられる。以下、図１および図２を参照して説明する。
【００５１】
図２は、パッド１１に印加された電圧と、第２のＰチャンネルトランジスタ１０２のゲート電圧との関係を示す図である。
【００５２】
図１に示すように、第４のＰチャンネルトランジスタ１０９のゲートには、イネーブル信号ＥＮとして‘Ｌ’レベルが入力されている。このため、第４のＰチャンネルトランジスタ１０９はオン状態にある。また、第６のＮチャンネルトランジスタ１１１のゲートには、電源ＶDDが入力されている。このため、第６のＮチャンネルトランジスタ１１１もオン状態にある。最初の時点（パッド１１が０Ｖの状態）では、第６のＮチャンネルトランジスタ１１１がオンしているため、第５のＮチャンネルトランジスタ１１０のゲートは‘Ｌ’レベルにあり、従って第５のＮチャンネルトランジスタ１１０はオフ状態にある。この最初の時点では、第２のＰチャンネルトランジスタ１０２のゲートには電荷は蓄積されておらず、従って第２のＰチャンネルトランジスタ１０２のゲート電圧は０Ｖにある。
【００５３】
ここで、パッド１１に徐々に電圧が印加される。パッド１１に電圧Ｖtnを越える電圧が印加された時点から、第５のＮチャンネルトランジスタ１１０はオンを開始する。パッド１１に印加される電圧がさらに上昇すると、電源ＶDD→第４のＰチャンネルトランジスタ１０９→第５のＮチャンネルトランジスタ１１０の経路で、第２のＰチャンネルトランジスタ１０２のゲートに電荷が蓄積されてそのゲート電圧が上昇する。
【００５４】
さらに、パッド１１に印加される電圧が上昇して電圧ＶDD−Ｖtnに達すると、第５のＮチャンネルトランジスタ１１０のゲート電圧が飽和して、第２のＰチャンネルトランジスタ１０２のゲート電圧はＶDD−２Ｖtn（ここで、２Ｖtnは第５，第６のＮチャンネルトランジスタ１１０，１１１双方のしきい値電圧）に達する。
【００５５】
さらに、パッド１１に印加される電圧が上昇して電圧ＶDD＋Ｖtpに達すると、今度は第３のＰチャンネルトランジスタ１０８がオンになる。これにより、第２のＰチャンネルトランジスタ１０２のゲート電圧はＶDD＋Ｖtpになる。さらに、パッド１１に印加される電圧の上昇に伴い、第２のＰチャンネルトランジスタ１０２のゲート電圧も上昇し、第２のＰチャンネルトランジスタ１０２のゲート電圧は、最終的にパッド１１に印加された電圧５Ｖと同じ電圧５Ｖに達する。尚、第５のＮチャンネルトランジスタ１１０のゲートには、第６のＮチャンネルトランジスタ１１１を介してパッド１１の電圧が印加されるため、第５のＮチャンネルトランジスタ１１０のゲートには、電源電圧よりも第６のＮチャンネルトランジスタ１１１のしきい値Ｖtn分だけ低い電圧が印加されることとなり、第５のＮチャンネルトランジスタ１１０のゲート酸化膜が保護される。
【００５６】
本実施形態では、出力バッファ回路３００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から電源電圧ＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧が印加された場合であっても、第６のＮチャンネルトランジスタ１１１を介して第５のＮチャンネルトランジスタ１１０がオン状態になり、これにより電源ＶDD→第４のＰチャンネルトランジスタ１０９→第５のＮチャンネルトランジスタ１１０の経路で、第２のＰチャンネルトランジスタ１０２のゲートに電荷が蓄積されてそのゲート電圧が上昇する。このため、第２のＰチャンネルトランジスタ１０２の抵抗値は、従来の出力バッファ回路１００の場合と比較し、極めて高く、従ってパッド１１から電源ＶDDへのリーク電流を小さく抑えることができる。また、第４のＰチャンネルトランジスタ１０９のゲートには、ハイインピーダンスを出力する場合にのみ‘Ｌ’レベルを出力するイネーブル信号ＥＮが出力されるため、通常動作であるパッド１１に‘Ｈ’，’Ｌ’レベルを出力する動作に影響を与えることはない。
【００５７】
また、本実施形態の入出力バッファ回路は、出力バッファ回路３００を備えることに加え、さらに、パッド１１に入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力バッファ回路２００が備えられている。
【００５８】
この入力バッファ回路２００には、インバータ２０１が備えられている。このインバータ２０１は、電源ＶDDとグラウンドＧＮＤとの間に直列に接続された一対のＰチャンネルトランジスタ２０２およびＮチャンネルトランジスタ２０３から構成されている。また、入力バッファ回路２００には、インバータ２０１の入力端子とパッド１１との間に配置され、ゲートが電源ＶDDに接続された第７のＮチャンネルトランジスタ２０４と、パッド１１に‘Ｈ’レベルが入力された際にインバータ２０１の入力端子の電位を電源電位に引き上げるフィードバック用Ｐチャンネルトランジスタ２０５が備えられている。
【００５９】
パッド１１に印加されたＶDD〜ＶDD＋Ｖtpまでの範囲内の電圧は、第７のＮチャンネルトランジスタ２０４に印加されるが、その第７のＮチャンネルトランジスタ２０４のゲートには３Ｖが印加されているため、インバータ２０１の入力端子には、ＶDD〜ＶDD＋Ｖtpよりもスレショルド電圧Ｖtnだけ低い電圧、例えばＶDD＝３Ｖで且つＶtn＝０．８Ｖであれば２．２Ｖが印加される。これを受けてインバータ２０１の出力端子の電位が低下し、Ｐチャンネルトランジスタ２０５がオンし、このＰチャンネルトランジスタ２０５を介して電源ＶDD＝３Ｖがインバータ２０１の入力端子に印加され、これにより、インバータ２０１の出力端子は完全に‘Ｌ’レベルとなり、その信号が第３のインバータ２０６を経由し信号Ｄ３が‘Ｈ’レベルとなる。
【００６０】
図３は、本発明の入出力バッファ回路の第２実施形態を示す回路図である。図１に示す第１実施形態との相違点のみについて説明する。
【００６１】
この第２実施形態の第１のＮチャンネルトランジスタ１０３は第１のインバータ１０５の出力端子１２１（第１の信号入力端子）に接続されている。また、第３のＰチャンネルトランジスタ１０８のゲートは電源ＶDDに接続されている。このように、出力バッファ回路１００を構成する第１のＮチャンネルトランジスタ１０３、第３のＰチャンネルトランジスタ１０８の各ゲートは、図１に示すように、あるいは図３に示すように、それぞれ単独に、その接続先を変更してもよい。
【００６２】
またこの第２実施形態の入力バッファ回路２００のフィードバック用Ｐチャンネルトランジスタ２０５のゲートは、インバータ２０７の出力端子に接続されており、そのインバータ２０７の入力端子はインバータ２０１の入力端子に接続されている。このように、インバータ２０１の入力端子の電位を２．２Ｖから３Ｖに引き上げるためのフィードバック回路は、特に限定されるものではなく種々に構成することができるものである。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、リーク電流の低減化が図られた出力バッファ回路、および入出力バッファ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の入出力バッファ回路の第１実施形態を示す回路図である。
【図２】パッド１１に印加された電圧と、第２のＰチャンネルトランジスタ１０２のゲート電圧との関係を示す図である。
【図３】本発明の入出力バッファ回路の第２実施形態を示す回路図である。
【図４】特開平０７―１８３７７４号公報に提案された入出力バッファ回路を示す回路図である。
【図５】パッド１１に‘Ｈ’レベル（３Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【図６】パッド１１に‘Ｌ’レベル（０Ｖ）の信号を出力する際の各部の状態を示した、図４と同一の回路図である。
【図７】出力バッファ回路１００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から‘Ｈ’レベル（５Ｖ）が印加された状態を示した図４と同一の回路図である。
【図８】出力バッファ回路１００からハイインピーダンスを出力した状態で、パッド１１に３．３Ｖから５Ｖまでの電圧を印加した場合の第２のＰチャンネルトランジスタ１０２のゲート電圧を示す図である。
【図９】第２のＰチャンネルトランジスタ１０２に流れ込むリーク電流の大きさを示した図である。
【符号の説明】
１１ パッド
１０１ 第１のＰチャンネルトランジスタ
１０２ 第２のＰチャンネルトランジスタ
１０３ 第１のＮチャンネルトランジスタ
１０４ 第２のＮチャンネルトランジスタ
１０５ 第１のインバータ
１０６ 第３のＮチャンネルトランジスタ
１０７ 第４のＮチャンネルトランジスタ
１０８ 第３のＰチャンネルトランジスタ
１０９ 第４のＰチャンネルトランジスタ
１１０ 第５のＮチャンネルトランジスタ
１１１ 第６のＮチャンネルトランジスタ
１１２ 第２のインバータ
１２１ 第１の信号入力端子
１２２ 第２の信号入力端子
１２３ 第３の信号入力端子
２００ 入力バッファ回路
２０１ インバータ
２０２ Ｐチャンネルトランジスタ
２０３ Ｎチャンネルトランジスタ
２０４ 第７のＮチャンネルトランジスタ
２０５ フィードバック用Ｐチャンネルトランジスタ
２０６ 第３のインバータ
２０７ インバータ
３００ 出力バッファ回路
Claims (2)
- 外部回路との間の信号の授受を中継するパッドに、‘Ｈ’レベル、‘Ｌ’レベル、およびハイインピーダンスを出カする出力バッファ回路において、
電源と前記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、前記パッドに‘Ｈ’レベルを出力する際に‘Ｌ’レベル、前記パッドに‘Ｌ’レベルおよびハイインピーダンスを出力する際に‘Ｈ’レベルに遷移する第１の信号を入力する第１の信号入力端子に接続された第１のＰチャンネルトランジスタ、並びに、バックゲートが前記パッドに接続された第２のＰチャンネルトランジスタと、
前記パッドとグラウンドとの間に接続された、前記パッド側から順に、ゲートが電源もしくは前記第１の信号入力端子に接続された第１のＮチャンネルトランジスタ、並びに、ゲートが、前記パッドに‘Ｈ’レベルおよびハイインピーダンスを出力する際に‘Ｌ’レベル、前記パッドに‘Ｌ’レベルを出力する際に、‘Ｈ’レベルに遷移する第２の信号を入力する第２の信号入力端子に接続された第２のＮチャンネルトランジスタと、
前記第１の信号入力端子と前記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、前記第１の信号入力端子側から順に、ゲートが、前記パッドに‘Ｈ’レベルおよび‘Ｌ’レベルを出力する際に‘Ｈ’レベル、前記パッドにハイインピーダンスを出力する際に‘Ｌ’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第３のＮチャンネルトランジスタ、並びに、ゲートが、前記第２の信号の論理が反転された第３の信号が入力される第３の信号入力端子に接続された第４のＮチャンネルトランジスタと、
前記第２のＰチャンネルトランジスタのゲートと前記パッドとの間に接続された、バックゲートが前記パッドに接続されるとともに、ゲートが電源もしくは前記第３の信号入力端子に接続された第３のＰチャンネルトランジスタと、
電源と前記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、前記イネーブル信号入力端子に接続された第４のＰチャンネルトランジスタ、並びに、第５のＮチャンネルトランジスタと、
前記パッドと前記第５のＮチャンネルトランジスタのゲートとの間に接続されるとともにゲートが電源に接続された第６のＮチャンネルトランジスタとを備えたことを特徴とする出力バッファ回路。 - 請求項１の出力バッファ回路を備えることに加え、さらに、前記パッドに入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力バッファ回路であって、
インバータと、
該インバータの入力端子と前記パッドとの間に配置され、ゲートが電源に接続された第７のＮチャンネルトランジスタと、
前記パッドに‘Ｈ’レベルが入力された際に前記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路とを備えた入力バッファ回路を備えたことを特徴とする入出力バッファ回路。
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