JP2004304475A

JP2004304475A - トレラント入力回路

Info

Publication number: JP2004304475A
Application number: JP2003094349A
Authority: JP
Inventors: Akira Tanaka; 陽田中
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-10-28

Abstract

【課題】低電源電圧で使用する場合であっても確実に動作することができる、ヒステリシス特性を有するトレラント入力回路を提供する。
【解決手段】パッド１に印加された‘Ｈ’レベルの電圧が、ゲートが電源電圧に接続されたパストランジスタ１２を経由してシュミットインバータ１３の閾値Ｖ＋よりも低い電圧になったとしても、初段インバータ１１により‘Ｌ’レベルの電圧に反転し、プルアップＰＭＯＳトランジスタ１４をオンさせて、電源電圧をシュミットインバータ１３に入力することにより、そのシュミットインバータ１３を動作させる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、所定の信号入力端子に電源電圧よりも高い電圧信号が印加されるトレラント入力回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の益々の高集積化，高速化，低電力化に伴い、それら半導体集積回路の電源電圧はより低い方向へと移行している。しかし、全ての半導体集積回路の電源電圧を一律に低い方向に移行することは、デバイス固有の特性上困難である。また、市場には、既に製造された各種の電源電圧で動作する各種の半導体集積回路も普及している。このため、電源電圧が互いに異なる半導体集積回路間での信号のやり取りが必要となる。そこで、半導体集積回路の中には、その半導体集積回路の電源電圧よりも高い電圧信号が印加された場合であっても正常に動作することができる入力回路（以下、トレラント入力回路という）を備えたものが存在する。
【０００３】
図３は、従来の、半導体集積回路に備えられたトレラント入力回路を示す図である。
【０００４】
図３に示すトレラント入力回路１１０には、初段のインバータ１１１、信号入力端子であるパッド１０１とインバータ１１１の入力との間に配備され、ゲートが電源ＶＤＤに接続されたパストランジスタ１１２が備えられている。さらに、このトレラント入力回路１１０には、電源ＶＤＤとインバータ１１１の入力との間に配備されゲートがインバータ１１１の出力に接続されたプルアップＰＭＯＳトランジスタ１１３が備えられている。
【０００５】
トレラント入力回路１１０には、電源ＶＤＤから通常の電源電圧３．３Ｖが印加される。また、パッド１０１には、‘Ｈ’レベルの電圧信号として３．３Ｖ〜５．０Ｖまでの電圧信号が印加される。ここで、パッド１０１に５．０Ｖの電圧信号が印加された場合、パストランジスタ１１２のゲートには電源ＶＤＤからの電源電圧３．３Ｖが印加されているため、インバータ１１１の入力には、３．３Ｖの電源電圧からパストランジスタ１１２の閾値Ｖｔｈが引き算された電圧信号が印加される。従って、インバータ１１１を５．０Ｖ用の比較的高耐圧の素子で形成する必要はなく、回路規模やコストアップを抑えたままそのインバータ１１１の劣化や破壊が防止される。
【０００６】
ここで、低消費電力化等のために、トレラント入力回路１１０を、通常の３．３Ｖの電源電圧よりも低い２．５Ｖの電源電圧で動作させる低電圧動作モードで使用する場合がある。その場合、パストランジスタ１１２のゲートには電源電圧２．５Ｖが印加されるため、インバータ１１１の入力には、２．５Ｖの電源電圧からパストランジスタ１１２の閾値Ｖｔｈが引き算された比較的低い‘Ｈ’レベルの電圧信号が入力される。ここで、インバータ１１１は、そのような比較的低い‘Ｈ’レベルの電圧信号で反転することのできる閾値特性を有するように構成されている。このため、そのインバータ１１１からは‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号はプルアップＰＭＯＳトランジスタ１１３のゲートに入力され、プルアップＰＭＯＳトランジスタ１１３がオン状態になり、インバータ１１１の入力には確実に２．５Ｖの電圧信号が印加される。このように、インバータ１１１の出力信号をプルアップＰＭＯＳトランジスタ１１３のゲートに入力して、そのインバータ１１１にフィードバックをかけることにより、このトレラント入力回路１１０の入力側の‘Ｈ’レベルの補正が行なわれる。従って、インバータ１１１の入出力電圧が中間電位となって貫通電流が流れることを抑えることができる。
【０００７】
図４は、ヒステリシス特性を有する従来のトレラント入力回路を示す図である。
【０００８】
図４に示すトレラント入力回路１２０には、初段のシュミットインバータ１２１と、パッド１０１とシュミットインバータ１２１の入力との間に配備されたパストランジスタ１２２と、電源ＶＤＤとシュミットインバータ１２１の入力との間に配備されゲートがシュミットインバータ１２１の出力に接続されたプルアップＰＭＯＳトランジスタ１２３とが備えられている。パストランジスタ１２２のゲートは電源ＶＤＤに接続されている。
【０００９】
このトレラント入力回路１２０においても、前述したトレラント入力回路１１０と同様に、電源ＶＤＤから通常の電源電圧３．３Ｖが印加されるとともに、パッド１０１に‘Ｈ’レベルの電圧信号として３．３Ｖ〜５．０Ｖまでの電圧信号が印加される。ここで、パッド１０１に５．０Ｖの電圧信号が印加された場合であっても、パストランジスタ１２２のゲートには電源電圧３．３Ｖが印加されているため、シュミットインバータ１２１の入力には、３．３Ｖの電源電圧からパストランジスタ１２２の閾値Ｖｔｈが引き算された電圧信号が入力される。従って、シュミットインバータ１２１を５．０Ｖ用の比較的高耐圧の素子で形成する必要はなく、回路規模やコストアップを抑えたままそのシュミットインバータ１２１の劣化や破壊が防止される。
【００１０】
【発明が解決しようとする課題】
ここで、前述したトレラント入力回路１１０と同様に、低消費電力化等のために、トレラント入力回路１２０を、通常の３．３Ｖの電源電圧よりも低い２．５Ｖの電源電圧で動作させる低電圧動作モードで使用する場合がある。その場合、パストランジスタ１２２のゲートには電源電圧２．５Ｖが印加されているため、シュミットインバータ１２１の入力には、２．５Ｖの電源電圧からパストランジスタ１２２の閾値Ｖｔｈが引き算された比較的低い‘Ｈ’レベルの電圧信号が入力される。ここで、シュミットインバータ１２１は、入力される電圧信号が‘Ｌ’レベルから‘Ｈ’レベルに遷移し、出力が‘Ｈ’レベルから‘Ｌ’レベルに遷移する場合の閾値と、入力が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、出力が‘Ｌ’レベルから‘Ｈ’レベルに遷移する場合の閾値に差を設けたヒステリシス特性を有している。出力が‘Ｈ’レベルから‘Ｌ’レベルに遷移する場合の閾値は比較的高く、このため、シュミットインバータ１２１の入力に‘Ｈ’レベルの信号として上記比較的低い電圧信号が入力された場合、その入力電圧信号は‘Ｈ’レベルの信号とは見なされない場合がある。すると、シュミットインバータ１２１が反転しないという問題が発生する。また、‘Ｈ’レベルの信号と見なされてシュミットインバータ１２１が反転する場合であっても、上述したように、シュミットインバータ１２１の、出力が‘Ｈ’レベルから‘Ｌ’レベルに遷移する場合の閾値は比較的高いため、そのシュミットインバータ１２１から出力される‘Ｌ’レベルの信号は比較的大きな遅延を伴うという問題もある。
【００１１】
本発明は、上記事情に鑑み、通常の電源電圧よりも低い電源電圧で動作する低電圧動作モードで使用する場合であっても、正常に動作することができるトレラント入力回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成する本発明のトレラント入力回路は、
初段インバータと、所定の信号入力端子とその初段インバータの入力との間に配備されたパストランジスタと、シュミット回路と、電源とそのシュミット回路の入力との間に配備されゲートが上記初段インバータの出力に接続されたプルアップトランジスタとを備えたことを特徴とする。
【００１３】
ここで、上記シュミット回路がシュミットインバータであることが好ましい。
【００１４】
本発明のトレラント入力回路は、シュミット回路が有する、入力電圧が‘Ｌ’レベルから‘Ｈ’レベルに遷移する場合の閾値よりも低い閾値を有する初段インバータにより出力が‘Ｌ’レベルの電圧信号に変換されてプルアップトランジスタに入力される。これにより、そのプルアップトランジスタがオンし、そのプルアップトランジスタを経由して電源電圧がシュミット回路に入力され、そのシュミット回路が動作する。従って、通常の電源電圧よりも低い電源電圧で動作させる低電圧動作モードで使用する場合であっても、正常な動作が行なわれる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１６】
図１は、本発明の一実施形態のトレラント入力回路を示す図である。
【００１７】
図１に示すトレラント入力回路１０には、初段インバータ１１、所定の信号入力端子であるパッド１と初段インバータ１１の入力との間に配備されゲートが電源ＶＤＤに接続されたパストランジスタ１２と、シュミットインバータ１３と、電源ＶＤＤとシュミットインバータ１３の入力との間に配備されゲートが初段インバータ１１の出力に接続されたプルアップＰＭＯＳトランジスタ１４とが備えられている。
【００１８】
図２は、図１に示すシュミットインバータのヒステリシス特性および初段インバータの閾値を示すグラフである。
【００１９】
図２には、シュミットインバータ１３の、入力電圧が‘Ｈ’レベルから‘Ｌ’レベルに遷移し、出力電圧が‘Ｌ’レベルから‘Ｈ’レベルに遷移する場合の閾値Ｖ−および入力電圧が‘Ｌ’レベルから‘Ｈ’レベルに遷移し、出力電圧がＨ’レベルから‘Ｌ’レベルに遷移する場合の閾値Ｖ＋からなるヒステリシス特性が示されている。また、この図２には、初段インバータ１１の、上記閾値Ｖ＋よりも小さく且つ上記閾値Ｖ−よりも大きい閾値Ｖａが示されている。以下、本実施形態のトレラント入力回路１０の動作について説明する。
【００２０】
先ず、本実施形態のトレラント入力回路１０を通常の電圧動作モードで使用する場合について説明する。この場合は、トレラント入力回路１０に通常の電源電圧３．３Ｖが印加される。パッド１には、‘Ｈ’レベルの電圧信号として３．３Ｖ〜５．０Ｖまでの電圧信号が印加される。ここで、パッド１に５．０Ｖの電圧信号が印加された場合であっても、パストランジスタ１２のゲートには電源電圧３．３Ｖが印加されているため、インバータ１１の入力には、３．３Ｖの電源電圧からパストランジスタ１２の閾値Ｖｔｈが引き算された電圧信号が入力される。この電圧は、図２に示す閾値Ｖ＋よりも大きく、従ってシュミットインバータ１３から‘Ｌ’レベルの信号が出力されるとともにインバータ１１からも‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号はプルアップＰＭＯＳトランジスタ１４のゲートに入力され、プルアップＰＭＯＳトランジスタ１４がオン状態になり、シュミットインバータ１３の入力には３．３Ｖの電圧信号が印加される。この３．３Ｖの電圧信号は、図２に示す閾値Ｖ＋よりも十分に大きく、このためシュミットインバータ１３から出力される‘Ｌ’レベルの信号に大きな遅延が生じることはない。
【００２１】
次に、本実施形態のトレラント入力回路１０を、通常の３．３Ｖの電源電圧よりも低い２．５Ｖの電源電圧で動作させる低電圧動作モードで使用する場合について説明する。この場合、パストランジスタ１２のゲートには電源電圧２．５Ｖが印加される。このため、インバータ１１の入力には、２．５Ｖの電源電圧からパストランジスタ１２の閾値Ｖｔｈが引き算された比較的低い‘Ｈ’レベルの電圧信号が入力される。ここで、シュミットインバータ１３の閾値Ｖ＋がこの電圧信号より高い場合であっても、インバータ１１の閾値Ｖａは、この‘Ｈ’レベルの電圧信号が有する電圧よりも低い値に設定されている。このため、インバータ１１から‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号はプルアップＰＭＯＳトランジスタ１４のゲートに入力され、これによりプルアップＰＭＯＳトランジスタ１４がオン状態になり、シュミットインバータ１３の入力には２．５Ｖの電圧信号が印加される。この２．５Ｖの電圧信号は、図２に示す閾値Ｖ＋よりも大きく、従ってシュミットインバータ１３から‘Ｌ’レベルの信号が出力される。
【００２２】
このように、本実施形態のトレラント入力回路１０は、通常の電源電圧よりも低い電源電圧で動作させる低電圧動作モードで使用する場合であっても、シュミットインバータ１３が有する閾値Ｖ＋よりも低い閾値Ｖａを有する初段インバータ１１によりパッド１に印加された‘Ｈ’レベルの入力電圧が‘Ｌ’レベルの電圧信号に反転されてプルアップＰＭＯＳトランジスタ１４に入力される。これにより、プルアップＰＭＯＳトランジスタ１４がオンし、そのプルアップＰＭＯＳトランジスタを経由して２．５Ｖの電源電圧がシュミットインバータ１３に入力され、そのシュミットインバータ１３が動作する。従って、通常の電源電圧よりも低い電源電圧で動作させる低電圧動作モードで使用する場合であっても、正常な動作が行なわれる。
【００２３】
尚、本実施形態では、本発明にいうシュミット回路は、シュミットインバータの例で説明したが、シュミットバッファでもよい。
【００２４】
【発明の効果】
以上説明したように、本発明のトレラント入力回路によれば、通常の電源電圧よりも低い電源電圧で動作する低電圧動作モードで使用する場合であっても、確実に動作することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のトレラント入力回路を示す図である。
【図２】図１に示すシュミットインバータのヒステリシス特性および初段インバータの閾値を示すグラフである。
【図３】従来のトレラント入力回路を示す図である。
【図４】従来のヒステリシス特性を有するトレラント入力回路を示す図である。
【符号の説明】
１パッド
１０トレラント入力回路
１１初段インバータ
１２パストランジスタ
１３シュミットインバータ
１４プルアップＰＭＯＳトランジスタ

Claims

初段インバータと、所定の信号入力端子と該初段インバータの入力との間に配備されたパストランジスタと、シュミット回路と、電源と該シュミット回路の入力との間に配備されゲートが前記初段インバータの出力に接続されたプルアップトランジスタとを備えたことを特徴とするトレラント入力回路。
前記シュミット回路がシュミットインバータであることを特徴とする請求項１記載のトレラント入力回路。