JP4939285B2 - レベルシフタ - Google Patents
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Description
このレベルシフタは、PチャネルMOS型のトランジスタP1〜P6と、NチャネルMOS型のトランジスタN1〜N4で構成されている。
先ず、入力信号IN,INBが、それぞれレベル“L”,“H”で安定していると、トランジスタP3,P5,N2,N4はオン、トランジスタP4,P6,N1,N3はオフである。これにより、ノードn2は“L”となり、トランジスタP1はオンとなってノードn1は“H”となり、トランジスタP2はオフとなっている。そして、出力信号OUT,OUTBには、電源電位VDDに対応したレベルの“H”,“L”の信号が、それぞれ出力されている。
このシステムは、相対的に高い電源電位VDDで動作するマイクロコンピュータに、低い電源電位VCCで動作する周辺回路からの信号が入力される例を示している。マイクロコンピュータの入力部にレベルシフタが設けられ、周辺回路からのVCCレベルのデジタル信号INはこのレベルシフタに与えられ、VDDレベルのデジタル信号に変換されて、マイクロコンピュータのコア回路に入力される。
本発明は、レベルシフタにおける貫通電流の防止を目的としている。
このレベルシフタのアクティブ状態での、トランジスタP1〜P6,N1〜N4の動作は、従来のレベルシフタと同様である。
N1〜N8 Nチャネル型MOSトランジスタ
10,20 保持回路
Claims (4)
- 第1電源電位と第1内部ノードの間に接続され、第2制御ノードの信号でオンオフ制御される第1の第1導電型トランジスタと、
第1電源電位と第2内部ノードの間に接続され、第1制御ノードの信号でオンオフ制御される第2の第1導電型トランジスタと、
前記第1内部ノードと第1出力ノードの間に接続され、第2電源電位に対応する入力信号でオンオフ制御される第3の第1導電型トランジスタと、
前記第1出力ノードと接地電位の間に接続され、前記入力信号でオンオフ制御される第1の第2導電型トランジスタと、
前記第2内部ノードと第2出力ノードの間に接続され、前記入力信号を反転した反転入力信号でオンオフ制御される第4の第1導電型トランジスタと、
前記第2出力ノードと接地電位の間に接続され、前記反転入力信号でオンオフ制御される第2の第2導電型トランジスタと、
前記第1内部ノードと前記第1制御ノードの間に接続され、前記入力信号でオンオフ制御される第5の第1導電型トランジスタと、
前記第1制御ノードと接地電位の間に接続され、前記入力信号でオンオフ制御される第3の第2導電型トランジスタと、
前記第2内部ノードと前記第2制御ノードの間に接続され、前記反転入力信号でオンオフ制御される第6の第1導電型トランジスタと、
前記第2制御ノードと接地電位の間に接続され、前記反転入力信号でオンオフ制御される第4の第2導電型トランジスタと、
前記第1制御ノードと前記第2制御ノードの信号を保持し、前記入力信号と前記反転入力信号が共に接地電位になったときも、その信号を維持して該第1制御ノードと該第2制御ノードに出力する保持回路とを、
備えたことを特徴とするレベルシフタ。 - 前記保持回路は、
前記第1内部ノードと前記第1制御ノードの間に接続され、前記第2制御ノードの信号でオンオフ制御される第7の第1導電型トランジスタと、
前記第1制御ノードと接地電位の間に接続され、前記第2制御ノードの信号でオンオフ制御される第5の第2導電型トランジスタと、
前記第2内部ノードと前記第2制御ノードの間に接続され、前記第1制御ノードの信号でオンオフ制御される第8の第1導電型トランジスタと、
前記第2制御ノードと接地電位の間に接続され、前記第1制御ノードの信号でオンオフ制御される第6の第2導電型トランジスタとで、
構成されたことを特徴とする請求項1記載のレベルシフタ。 - 請求項2記載のレベルシフタに、
前記第1内部ノードと前記第1出力ノードの間に接続され、前記第2制御ノードの信号でオンオフ制御される第9の第1導電型トランジスタと、
前記第1出力ノードと接地電位の間に接続され、前記第2制御ノードの信号でオンオフ制御される第7の第2導電型トランジスタと、
前記第2内部ノードと前記第2出力ノードの間に接続され、前記第1制御ノードの信号でオンオフ制御される第10の第1導電型トランジスタと、
前記第2出力ノードと接地電位の間に接続され、前記第1制御ノードの信号でオンオフ制御される第8の第2導電型トランジスタとを、
設けたことを特徴とするレベルシフタ。 - 前記第1電源電位は、前記第2の電源電位よりも高いことを特徴とする請求項1〜3記載のレベルシフタ。
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