JP2006135712A

JP2006135712A - レベルシフタ回路及びそれを具備する半導体集積回路

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Publication number: JP2006135712A
Application number: JP2004323220A
Authority: JP
Inventors: Shinichiro Kobayashi; 新一郎小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-11-08
Filing date: 2004-11-08
Publication date: 2006-05-25

Abstract

【課題】負荷の影響を受けにくく、動作速度の向上等が可能なレベルシフタ回路等を提供する。
【解決手段】電源電位Ｖ_ＤＤに接続されたトランジスタＰ１及びＰ２と電源電位Ｖ_ＳＳに接続されたトランジスタＮ３及びＮ４との間にトランジスタＰ５及びＰ６をそれぞれ挿入する。トランジスタＰ１のドレインと電源電位Ｖ_ＳＳとの間にトランジスタＰ３及びＮ１を挿入する。トランジスタＰ２のドレインと電源電位Ｖ_ＳＳとの間にトランジスタＰ４及びＮ２を挿入する。トランジスタＰ５とトランジスタＮ３との接続点をトランジスタＰ２のゲートに接続し、トランジスタＰ６とトランジスタＮ４との接続点をトランジスタＰ１のゲートに接続する。トランジスタＰ３とトランジスタＮ１との接続点及び／又はトランジスタＰ４とトランジスタＮ２との接続点から出力信号ＯＵＴ及び／又はその反転信号ＯＵＴバーを外部に供給する。
【選択図】図１

Description

本発明は、レベルシフタ回路に関する。さらに、本発明は、そのようなレベルシフタ回路を具備する半導体集積回路に関する。

従来より、レベルシフタ回路又はレベル変換回路が用いられている。図２に示す従来のレベル変換回路（特許文献１の図１３に相当）において、Ｐ1、Ｐ2、Ｎ1及びＮ2は、それぞれＭＯＳ（Metal Oxide Semiconductor）型のトランジスタである。Ｐ1とＮ1を直列にして高電位側電源ＶＤＤ1と低電位側電源ＶＳＳとの間に接続するとともに、Ｐ2とＮ2を直列にして同電源間に同様に接続する。Ｐ1とＮ1の間のノード１とＰ2のゲートとを共通にして、同ノード１から出力信号ＯＵＴAを取り出すとともに、Ｐ2とＮ2の間のノード２とＰ1のゲートとを共通にして、同ノード２から出力信号ＯＵＴBを取り出す。ＯＵＴAとＯＵＴBは逆相の関係にある。Ｎ1のゲートには、入力信号ＩＮが与えられており、また、Ｎ2のゲートにはインバータゲート３の出力（ＩＮを反転させたもの。以下「ＩＮｘ」）が与えられている。ＩＮは、ＶＳＳ相当の電位からＶＤＤ相当の電位までの間を論理レベルとするものであり、ＶＳＳ＜ＶＤＤ＜ＶＤＤ1とすると、出力信号ＯＵＴA及びＯＵＴBの論理レベルは、ＶＳＳ〜ＶＤＤよりも広いＶＳＳ〜ＶＤＤ1の間で与えられる。いま、ＩＮをＶＳＳにすると（言い換えればＩＮｘをＶＤＤにすると）、Ｎ2がオンしてＯＵＴB＝ＶＳＳになり、同時に、このＯＵＴBを受けてＰ1がオンし、ＯＵＴA＝ＶＤＤ1になる。一方、ＩＮをＶＤＤにすると、Ｎ1がオンしてＯＵＴA＝ＶＳＳになり、同時に、このＯＵＴAを受けてＰ2がオンし、ＯＵＴB＝ＶＤＤ1になる。すなわち、ＶＳＳからＶＤＤまでの間を論理レベルとする一の信号（ＩＮ）が、ＶＳＳからＶＤＤ1までの間を論理レベルとする他の信号（ＯＵＴA又はＯＵＴB）にレベル変換されることになる。

図２に示す従来のレベル変換回路にあっては、以下の理由から、出力の「立ち上がり」が遅く、高速性を追及できないといった問題があった。すなわち、高速性の追及には、トランジスタのドライブ能力向上が有効であり、それには、トランジスタ・サイズを大きくすればよいが、図２の構成では、ノード１又はノード２の立ち下がりを早めるために、Ｐ1＜Ｎ1又はＰ2＜Ｎ2の関係を保つ必要があることから、Ｎ1又はＮ2のサイズに比べて、Ｐ1又はＰ2のサイズが小さくならざるを得ない。したがって、Ｐ1又はＰ2側のドライブ能力が（Ｎ1又はＮ2に比べて）不足し、ＯＵＴA又はＯＵＴBの立ち上がりが遅くなる結果、高速性を追及できないという問題があった。

上記の問題を解決するため、特許文献１には、第１のｐチャネルＭＯＳトランジスタ（Ｐ11）と第１のｎチャネルＭＯＳトランジスタ（Ｎ11）とを直列にして高電位側電源（ＶＤＤ1）と低電位側電源（ＶＳＳ）との間に接続すると共に、第２のｐチャネルＭＯＳトランジスタ（Ｐ12）と第２のｎチャネルＭＯＳトランジスタ（Ｎ12）とを直列にして同高電位側電源（ＶＤＤ1）と低電位側電源（ＶＳＳ）との間に接続し、第１のｐチャネルＭＯＳトランジスタ（Ｐ11）と第１のｎチャネルＭＯＳトランジスタ（Ｎ11）との間の第１のノード（１１）を第２のｐチャネルＭＯＳトランジスタ（Ｐ12）のゲートに接続すると共に、第２のｐチャネルＭＯＳトランジスタ（Ｐ12）と第２のｎチャネルＭＯＳトランジスタ（Ｎ12）との間の第２のノード（１２）を第１のｐチャネルＭＯＳトランジスタ（Ｐ11）のゲートに接続し、第１のノード（１１）から第１の出力信号（ＯＵＴA）を取り出すと共に、第２のノード（１２）から第２の出力信号（ＯＵＴB）を取り出し、かつ、第１のｎチャネルＭＯＳトランジスタ（Ｎ11）のゲートに入力信号（ＩＮ）を与えると共に、第２のｎチャネルＭＯＳトランジスタ（Ｎ12）のゲートに該入力信号の反転信号（ＩＮｘ）を与える半導体集積回路において、第１のノード（１１）と第１のｎチャネルトランジスタ（Ｎ11）との間に第１の抵抗要素（Ｒ11）を挿入すると共に、第２のノード（１２）と第２のｎチャネルトランジスタ（Ｎ12）との間に第２の抵抗要素（Ｒ12）を挿入したことを特徴とする半導体集積回路が掲載されている（特許文献１の請求項１に相当）。

図３に示す従来の半導体集積回路（特許文献１の図１に相当）において、Ｐ₁₁、Ｐ₁₂、Ｎ₁₁、Ｎ₁₂、Ｎ₁₃及びＮ₁₄は、それぞれＭＯＳ型のトランジスタである。この構成と図２に示す従来のレベル変換回路とは、Ｐ₁₁とＮ₁₁を直列にして高電位側電源ＶＤＤ₁と低電位側電源ＶＳＳ（例えばＧＮＤ）との間に接続するとともに、Ｐ₁₂とＮ₁₂を直列にして同電源間に同様に接続する点で類似するが、Ｐ₁₁とＮ₁₁の間及びＰ₁₂とＮ₁₂の間に、それぞれ抵抗要素Ｒ₁₁、Ｒ₁₂を挿入する点で相違し、また、出力信号ＯＵＴ_Aの取り出し位置をＰ₁₁とＲ₁₁の間のノード１₁とする点、及び、出力信号ＯＵＴ_Bの取り出し位置をＰ₁₂とＲ₁₂の間のノード１２とする点で相違し、さらに、ノード１１と所定の定電位ＶＤＤ₂との間にＮ₁₃を挿入する点、及び、ノード１２とＶＤＤ₂との間にＮ₁₄を挿入する点で相違し、さらにまた、Ｒ₁₁とＮ₁₁の間のノード１３をＰ₁₂及びＮ₁₄のゲートに接続する点、及び、Ｒ₁₂とＮ₁₂の間のノード１４をＰ₁₁及びＮ₁₃のゲートに接続する点で相違する。なお、１５は入力信号ＩＮの逆相の信号ＩＮｘを生成するインバータゲートであり、ＩＮ及びＩＮｘは、共にＶＤＤとＶＳＳの間を論理レベルとする信号である。

いま、ＩＮをＬレベル（ＶＳＳ）にすると、ＩＮｘがＨレベル（ＶＤＤ）となってＮ₁₂がオンする。そして、このＮ₁₂のオンによって、ノード１４がＶＳＳとなるため、Ｐ₁₁がオン（及びＮ₁₃がオフ）し、このＰ₁₁を介してノード１１にＶＤＤ₁が供給される。したがって、ＯＵＴ_AがＨレベル（ＶＤＤ₁）に立ち上がる。このとき、ノード１３の電位もＶＤＤ₁へと立ち上がり、このＶＤＤ₁を受けてＮ₁₄がオン（及びＰ₁₂がオフ）し、このＮ₁₄を介してノード１２（ＯＵＴ_B）の電位がＶＤＤ₂へと立ち下がる。一方、ＩＮをＨレベル（ＶＤＤ）にすると、Ｎ₁₁がオンする。そして、このＮ₁₁のオンによって、ノード１３がＶＳＳとなるため、Ｐ₁₂がオン（及びＮ₁₄がオフ）し、このＰ₁₂を介してノード１２にＶＤＤ₁が供給される。したがって、ＯＵＴ_BがＨレベル（ＶＤＤ₁）に立ち上がる。このとき、ノード１４の電位もＶＤＤ₁へと立ち上がり、このＶＤＤ₁を受けてＮ₁₃がオン（及びＰ₁₁がオフ）し、このＮ₁₃を介してノード１１（ＯＵＴ_B）の電位がＶＤＤ₂へと立ち下がる。

ここで、出力信号ＯＵＴ_A（ＯＵＴ_B）の立ち上がり速度は、Ｐ₁₁（Ｐ₁₂）のドライブ能力に依存する。Ｐ₁₁（Ｐ₁₂）のサイズを大きくすることによって、ＯＵＴ_A（ＯＵＴ_B）の立ち上がりを早めることができる。図２に示す従来のレベル変換回路では、このＰ₁₁（Ｐ₁₂）に相当する要素はＰ₁（Ｐ₂）であり、Ｐ₁（Ｐ₂）のサイズを大きくすることによって、ＯＵＴ_A（ＯＵＴ_B）の立ち上がりを早くすることができるが、反面、ＯＵＴ_A（ＯＵＴ_B）の立ち下がりが遅くなるという不都合を招く。これは、Ｐ₁とＮ₁（Ｐ₂とＮ₂）のサイズ比が小さくなり、Ｎ₁（Ｎ₂）のドライブ能力（ＯＵＴ_A又はＯＵＴ_BをＶＳＳに引き下げるための能力）が相対的に不足するからである。

これに対し、図３に示す半導体集積回路では、Ｐ₁₁とＮ₁₁（Ｐ₁₂とＮ₁₂）の間に抵抗要素Ｒ₁₁（Ｒ₁₂）を挿入したので、ノード１３（ノード１４）のＬレベルをＰ₁₁（Ｐ₁₂）のサイズにかかわらず決めることができる。したがって、Ｐ₁₁（Ｐ₁₂）のサイズ決定に当たっては、ＯＵＴ_A（ＯＵＴ_B）の立ち上がり特性だけを考慮すればよく、また、Ｎ₁₁（Ｎ₁₂）のサイズ決定に当たっては、ＯＵＴ_A（ＯＵＴ_B）の立ち下がり特性だけを考慮すればよいから、ＯＵＴ_A（ＯＵＴ_B）の立ち下がりと立ち上がりを共に早くでき、高速性を追及できる。また、この半導体集積回路では、ノード１４（ノード１３）がＨレベルとなったときに、Ｎ₁₃（Ｎ₁₄）がオンし、ＯＵＴ_A（ＯＵＴ_B）を強制的にＶＤＤ₂に立ち下げるようにしている。

さらに、特許文献１には、第１及び第２の抵抗要素をｐチャネルＭＯＳトランジスタ又はｎチャネルＭＯＳトランジスタに置き換えた半導体集積回路も、掲載されている（特許文献１の請求項５、６、及び図４〜８参照）。

再び図２を参照し、安定状態（図２において、ＩＮがローレベル、ＩＮ_Ｘがハイレベル、ＯＵＴ_Ａがハイレベル、ＯＵＴ_Ｂがローレベルとする）からレベルシフタの出力を変化させる場合における、このレベル変換回路の動作シーケンスについて説明する。
（１）まず、ＩＮをハイレベル、ＩＮ_Ｘをローレベルに変化させる。
（２）このとき、ＯＵＴ_Ａの電位は、トランジスタＮ₁がオン状態となることにより、ハイレベルからローレベルへ変化してゆく。一方、ＯＵＴ_Ｂの電位は、ＯＵＴ_Ａの電位に依存するため、ＯＵＴ_Ａの電位が十分に降下するまで変化しない。
（３）ＯＵＴ_Ａの電位が十分に降下すると、ＯＵＴ_Ｂの電位は、トランジスタＰ_２がオン状態となることにより、ローレベルからハイレベルに上昇する。
（４）ＯＵＴ_Ｂの電位の上昇を受けて、トランジスタＰ_１がオフ状態となる。
図２に示すレベル変換回路は、上記（１）〜（４）のシーケンスを経て、安定する。

上記（１）〜（３）では、トランジスタＰ_１及びトランジスタＮ_１が同時にオン状態であり、トランジスタＰ_１とトランジスタＮ_１の能力比（特にβ（増幅率）比）によっては、ＯＵＴ_Ａの電位がローレベルに遷移できない場合があり、この場合、図２に示すレベル変換回路は動作不良となる。
これは、次のような理由による。すなわち、通常のＣＭＯＳ回路においては、ソース〜ゲート電位の関係で、Ｐチャネルトランジスタ及びＮチャネルトランジスタのオン抵抗が数十Ω〜数ＭΩ程度であるのに対し、図２に示すレベル変換回路においては、入力端子の電位が低いため、Ｎチャネルトランジスタのオン抵抗が数十ｋΩ〜数ＭΩ程度、Ｐチャネルトランジスタのオン抵抗が数十Ω〜数百ｋΩ程度となってしまうためである。

上記の問題を解決するものとして、図４に示すレベルシフタが知られている（特許文献２の図２に相当）。
図４に示す従来のレベルシフタにおいては、ＰＭＯＳＦＥＴ１１１及び１１４のオン抵抗が加わるため、図２に示すレベル変換回路に比べると特性が緩和される。
しかしながら、図４に示すレベルシフタにおいて、出力（Ｂ及びＢバー）の負荷によっては動作速度が遅くなり、消費電流の増大につながる。

特開平８−２３７１０７号公報特開平１０−２２９３２８号公報

そこで、上記の点に鑑み、本発明は、負荷の影響を受けにくく、動作速度の向上及び消費電力の削減を行うことができるレベルシフタ回路を提供することを目的とする。また、本発明はそのような分周回路を具備する半導体集積回路を提供することを更なる目的とする。

以上の課題を解決するため、本発明に係るレベルシフタ回路は、ソースが第１の電源電位にそれぞれ接続された第１及び第２のＰチャネルトランジスタと、ソースが第１のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号が供給される第３のＰチャネルトランジスタと、ソースが第２のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号の反転信号が供給される第４のＰチャネルトランジスタと、ソースが第１のＰチャネルトランジスタのドレイン及び第３のＰチャネルトランジスタのソースに接続され、ゲートに入力信号が供給される第５のＰチャネルトランジスタと、ソースが第２のＰチャネルトランジスタのドレイン及び第４のＰチャネルトランジスタのソースに接続され、ゲートに入力信号の反転信号が供給される第６のＰチャネルトランジスタと、ソースが第２の電源電位に、ドレインが第３のＰチャネルトランジスタのドレインにそれぞれ接続され、ゲートに入力信号が供給される第１のＮチャネルトランジスタと、ソースが第２の電源電位に、ドレインが第４のＰチャネルトランジスタのドレインにそれぞれ接続され、ゲートに入力信号の反転信号が供給される第２のＮチャネルトランジスタと、ソースが第２の電源電位に、ドレインが第５のＰチャネルトランジスタのドレイン及び第２のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに入力信号が供給される第３のＮチャネルトランジスタと、ソースが第２の電源電位に、ドレインが第６のＰチャネルトランジスタのドレイン及び第１のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに入力信号の反転信号が供給される第４のＮチャネルトランジスタと、を具備し、第３のＰチャネルトランジスタと第１のＮチャネルトランジスタとの接続点及び／又は第４のＰチャネルトランジスタと第２のＮチャネルトランジスタとの接続点から出力信号を外部に供給する。

また、本発明に係る半導体集積回路は、本発明に係るレベルシフタ回路を具備する。

以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るレベルシフタ回路の概要を示す図である。このレベルシフタ回路２０は、第１〜第６のＰチャネルトランジスタＰ１〜Ｐ６と、第１〜第４のＮチャネルトランジスタＮ１〜Ｎ４とを具備する。

ＰチャネルトランジスタＰ１、Ｐ２のソースは、第１の電源電位（ここでは、高電位側の電源電位Ｖ_ＤＤ）に接続されている。
ＰチャネルトランジスタＰ３のソースは、ＰチャネルトランジスタＰ１のドレインに接続されており、ゲートには、入力信号ＩＮが供給される。

ＰチャネルトランジスタＰ４のソースは、ＰチャネルトランジスタＰ２のドレインに接続されており、ゲートには、入力信号ＩＮの反転信号ＩＮバーが供給される。
ＰチャネルトランジスタＰ５のソースは、ＰチャネルトランジスタＰ１のドレイン及びＰチャネルトランジスタＰ３のソースに接続されており、ゲートには、入力信号ＩＮが供給される。

ＰチャネルトランジスタＰ６のソースは、ＰチャネルトランジスタＰ２のドレイン及びＰチャネルトランジスタＰ４のソースに接続されており、ゲートには、入力信号ＩＮの反転信号ＩＮバーが供給される。
ＮチャネルトランジスタＮ１のソースは、第２の電源電位（ここでは、低電位側の電源電位Ｖ_ＳＳ）に、ドレインは、ＰチャネルトランジスタＰ３のドレインにそれぞれ接続されており、ゲートには、入力信号ＩＮが供給される。ＮチャネルトランジスタＮ１のドレインとＰチャネルトランジスタＰ３のドレインとの接続点であるノードｎ３から、出力信号ＯＵＴが外部回路に供給される。

ＮチャネルトランジスタＮ２のソースは、第２の電源電位Ｖ_ＳＳに、ドレインは、ＰチャネルトランジスタＰ４のドレインにそれぞれ接続されており、ゲートには、入力信号ＩＮの反転信号ＩＮバーが供給される。ＮチャネルトランジスタＮ２のドレインとＰチャネルトランジスタＰ４のドレインとの接続点であるノードｎ４から、出力信号ＯＵＴの反転信号ＯＵＴバーが外部回路に供給される。
ＮチャネルトランジスタＮ３のソースは、第２の電源電位Ｖ_ＳＳに、ドレインは、ＰチャネルトランジスタＰ５のドレインに、それぞれ接続されており、ゲートには、入力信号ＩＮが供給される。ＮチャネルトランジスタＮ３のドレインとＰチャネルトランジスタＰ５のドレインとの接続点であるノードｎ１は、ＰチャネルトランジスタＰ２のゲートに接続されている。

ＮチャネルトランジスタＮ４のソースは、第２の電源電位Ｖ_ＳＳに、ドレインは、ＰチャネルトランジスタＰ６のドレインに、それぞれ接続されており、ゲートには、入力信号ＩＮの反転信号ＩＮバーが供給される。ＮチャネルトランジスタＮ４のドレインとＰチャネルトランジスタＰ６のドレインとの接続点であるノードｎ２は、ＰチャネルトランジスタＰ１のゲートに接続されている。

次に、レベルシフタ回路２０の動作について説明する。ここでは、入力信号ＩＮがローレベル、入力信号ＩＮの反転信号ＩＮバーがハイレベル、出力信号ＯＵＴがハイレベル、出力信号ＯＵＴの反転信号ＯＵＴバーがローレベルで安定しているものとする。
ここで、入力信号ＩＮがローレベルからハイレベルに、入力信号ＩＮの反転信号ＩＮバーがハイレベルからローレベルにそれぞれ変化すると、ＮチャネルトランジスタＮ１、Ｎ３及びＰチャネルトランジスタＰ４、Ｐ６がオン状態になり、ＮチャネルトランジスタＮ２、Ｎ４及びＰチャネルトランジスタＰ３、Ｐ５がオフ状態になる。

ＮチャネルトランジスタＮ１がオン状態となり、ＰチャネルトランジスタＰ３がオフ状態となることにより、出力信号ＯＵＴは、ハイレベルからローレベルに変化する。
また、ＮチャネルトランジスタＮ３がオン状態となることにより、ノードｎ１の電位は、第２の電源電位Ｖ_ＳＳに降下してゆく。一方、ＮチャネルトランジスタＮ４がオフ状態となっても、ノードｎ２の電位は、ノードｎ１の電位に依存するため、ノードｎ１の電位が十分に降下するまで変化しない。

ノードｎ１の電位が十分に降下すると、ＰチャネルトランジスタＰ２がオン状態となり、ＰチャネルトランジスタＰ２のドレイン、ＰチャネルトランジスタＰ４のソース、及び、ＰチャネルトランジスタＰ６のソースの接続点であるノードｎ６の電位は、第１の電源電位Ｖ_ＤＤに上昇する。このとき、先に説明したようにＮチャネルトランジスタＮ２、Ｎ４がオフ状態に、ＰチャネルトランジスタＰ４、Ｐ６がオン状態になっているため、ノードｎ２、ｎ４の電位は、ローレベルからハイレベルに変化し、出力信号ＯＵＴの反転信号ＯＵＴバーはハイレベルとなる。また、ノードｎ２の電位の上昇を受けて、ＰチャネルトランジスタＰ１は、オフ状態になる。

次に、入力信号ＩＮがハイレベルからローレベルに、入力信号ＩＮの反転信号ＩＮバーがローレベルからハイレベルにそれぞれ変化すると、ＮチャネルトランジスタＮ１、Ｎ３及びＰチャネルトランジスタＰ４、Ｐ６がオフ状態になり、ＮチャネルトランジスタＮ２、Ｎ４及びＰチャネルトランジスタＰ３、Ｐ５がオン状態になる。

ＮチャネルトランジスタＮ２がオン状態となり、ＰチャネルトランジスタＰ４がオフ状態となることにより、出力信号ＯＵＴの反転信号ＯＵＴバーは、ハイレベルからローレベルに変化する。
また、ＮチャネルトランジスタＮ４がオン状態となることにより、ノードｎ２の電位は、第２の電源電位Ｖ_ＳＳに降下してゆく。一方、ＮチャネルトランジスタＮ３がオフ状態となっても、ノードｎ１の電位は、ノードｎ２の電位に依存するため、ノードｎ２の電位が十分に降下するまで変化しない。

ノードｎ２の電位が十分に降下すると、ＰチャネルトランジスタＰ１がオン状態となり、ＰチャネルトランジスタＰ１のドレイン、ＰチャネルトランジスタＰ３のソース、及び、ＰチャネルトランジスタＰ５のソースの接続点であるノードｎ５の電位は、第１の電源電位Ｖ_ＤＤに上昇する。このとき、先に説明したようにＮチャネルトランジスタＮ１、Ｎ３がオフ状態に、ＰチャネルトランジスタＰ３、Ｐ５がオン状態になっているため、ノードｎ１、ｎ３の電位は、ローレベルからハイレベルに変化し、出力信号ＯＵＴはハイレベルとなる。また、ノードｎ１の電位の上昇を受けて、ＰチャネルトランジスタＰ２がオフ状態になる。

このように、レベルシフタ回路２０においては、出力信号ＯＵＴ及びその反転信号ＯＵＴバーを外部回路に供給するためのノードｎ３及びｎ４と、レベルシフタ回路２０内部を制御するためのノードｎ１及びｎ２とを分離している。そして、ノードｎ１の電位を引き下げるＮチャネルトランジスタＮ３とノードｎ３の電位を引き下げるＮチャネルトランジスタＮ１とを別個に具備し、ノードｎ２の電位を引き下げるＮチャネルトランジスタＮ４とノードｎ４の電位を引き下げるＮチャネルトランジスタＮ２とを別個に具備している。

このレベルシフタ回路２０において、出力信号ＯＵＴ及び反転信号ＯＵＴバーの立ち上がり速度は、ＰチャネルトランジスタＰ１〜Ｐ４のドライブ能力に依存する。ＰチャネルトランジスタＰ１〜Ｐ４のドライブ能力を大きくすることにより、出力信号ＯＵＴ及び反転信号ＯＵＴバーの立ち上がりを早めることができる。
また、出力信号ＯＵＴ及び反転信号ＯＵＴバーの立ち下がり速度は、ＮチャネルトランジスタＮ１及びＮ２のドライブ能力に依存する。ＮチャネルトランジスタＮ１及びＮ２のドライブ能力を大きくすることにより、出力信号ＯＵＴ及び反転信号ＯＵＴバーの立ち下がりを早めることができる。

先に説明した従来のレベル変換回路（図２参照）においては、Ｐ1（Ｐ2）のサイズを大きくすることによって、ＯＵＴA（ＯＵＴB）の立ち上がりを早くすることができるが、反面、Ｐ1とＮ1（Ｐ2とＮ2）のサイズ比が小さくなり、Ｎ1（Ｎ2）のドライブ能力（ＯＵＴA又はＯＵＴBをＶＳＳに引き下げるための能力）が相対的に不足することにより、ＯＵＴA（ＯＵＴB）の立ち下がりが遅くなるという不都合を招く。

これに対し、レベルシフタ回路２０においては、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ３との間にＰチャネルトランジスタＰ５を、ＰチャネルトランジスタＰ２とＮチャネルトランジスタＮ４との間にＰチャネルトランジスタＰ６をそれぞれ挿入している。ＰチャネルトランジスタＰ５及びＰ６のソース〜ドレイン間抵抗は、ゲート電位がローレベルの場合数十Ω〜数百Ω程度、ゲート電位がハイレベルの場合数十Ω〜数百ｋΩ程度となる。そのため、これらのＰチャネルトランジスタＰ５及びＰ６のソース〜ドレイン間抵抗による電位降下により、ＰチャネルトランジスタＰ１及びＰ２並びにＮチャネルトランジスタＮ３及びＮ４のサイズにかかわらず、ノードｎ１及びノードｎ２をローレベルとすることができる。従って、ＰチャネルトランジスタＰ１〜Ｐ４のドライブ能力決定に当たっては、出力信号ＯＵＴ及びその反転信号ＯＵＴバーの立ち上がり特性だけを考慮すればよい。また、ＮチャネルトランジスタＮ１及びＮ２のドライブ能力決定に当たっては、出力信号ＯＵＴ及びその反転信号ＯＵＴバーの立ち下がり特性だけを考慮すればよい。従って、出力信号ＯＵＴ及びその反転信号ＯＵＴバーの立ち下がりと立ち上がりを共に早くすることができる。

また、ＰチャネルトランジスタＰ１〜Ｐ４並びにＮチャネルトランジスタＮ１及びＮ２のドライブ能力を大きくすることにより、出力信号ＯＵＴ及びその反転信号ＯＵＴバーの負荷回路による影響を小さくすることができる。また、ＰチャネルトランジスタＰ１〜Ｐ４並びにＮチャネルトランジスタＮ１及びＮ２のドライブ能力を必要に応じて変更することができ、設計上の自由度を高くすることができる。

なお、出力信号ＯＵＴ及びその反転信号ＯＵＴバーの両方を差動信号として出力することとしても良いし、いずれか必要な方のみを出力することとしても良い。

本発明は、レベルシフタ回路において利用可能である。このレベルシフタ回路は、半導体集積回路において、例えば入出力回路に利用可能である。

本発明の一実施形態に係るレベルシフタ回路の概要を示す図。従来のレベル変換回路を示す図。従来の半導体集積回路を示す図。従来のレベルシフタを示す図。

符号の説明

２０レベルシフタ回路、Ｐ１〜Ｐ６Ｐチャネルトランジスタ、Ｎ１〜Ｎ４Ｎチャネルトランジスタ

Claims

ソースが第１の電源電位にそれぞれ接続された第１及び第２のＰチャネルトランジスタと、
ソースが前記第１のＰチャネルトランジスタのドレインに接続され、ゲートに入力信号が供給される第３のＰチャネルトランジスタと、
ソースが前記第２のＰチャネルトランジスタのドレインに接続され、ゲートに前記入力信号の反転信号が供給される第４のＰチャネルトランジスタと、
ソースが前記第１のＰチャネルトランジスタのドレイン及び前記第３のＰチャネルトランジスタのソースに接続され、ゲートに前記入力信号が供給される第５のＰチャネルトランジスタと、
ソースが前記第２のＰチャネルトランジスタのドレイン及び前記第４のＰチャネルトランジスタのソースに接続され、ゲートに前記入力信号の反転信号が供給される第６のＰチャネルトランジスタと、
ソースが第２の電源電位に、ドレインが前記第３のＰチャネルトランジスタのドレインにそれぞれ接続され、ゲートに前記入力信号が供給される第１のＮチャネルトランジスタと、
ソースが前記第２の電源電位に、ドレインが前記第４のＰチャネルトランジスタのドレインにそれぞれ接続され、ゲートに前記入力信号の反転信号が供給される第２のＮチャネルトランジスタと、
ソースが前記第２の電源電位に、ドレインが前記第５のＰチャネルトランジスタのドレイン及び前記第２のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに前記入力信号が供給される第３のＮチャネルトランジスタと、
ソースが前記第２の電源電位に、ドレインが前記第６のＰチャネルトランジスタのドレイン及び前記第１のＰチャネルトランジスタのゲートにそれぞれ接続され、ゲートに前記入力信号の反転信号が供給される第４のＮチャネルトランジスタと、
を具備し、
前記第３のＰチャネルトランジスタと前記第１のＮチャネルトランジスタとの接続点及び／又は前記第４のＰチャネルトランジスタと前記第２のＮチャネルトランジスタとの接続点から出力信号を外部に供給する、レベルシフタ回路。
請求項１記載のレベルシフタ回路を具備する半導体集積回路。