JP2005101965A - レベルシフト回路及びそのレベルシフト回路を有する半導体集積回路 - Google Patents
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Abstract
【解決手段】 第2電源電圧Vdd2と接地電圧との間には、PMOSトランジスタP1及びNMOSトランジスタN3,N5が直列に接続され、PMOSトランジスタP2及びNMOSトランジスタN4,N6が直列に接続される。NMOSトランジスタN3,N5の各ゲートには信号Si2が入力され、NMOSトランジスタN4,N6の各ゲートには信号Si1が入力される。PMOSトランジスタP1のゲートはPMOSトランジスタP2及びNMOSトランジスタN4の接続部に接続され、PMOSトランジスタP2のゲートはPMOSトランジスタP1及びNMOSトランジスタN3の接続部に接続されるようにした。
【選択図】 図1
Description
図9の回路において、低電源電圧Vdd1側に接続されるPチャネル型MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)111,113及びNチャネル型MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)112,114に対して高電源電圧側に接続されるPMOSトランジスタ115,117及びNMOSトランジスタ116,118には高耐圧を目的としたトランジスタがそれぞれ使用され、該高耐圧用のトランジスタは、低電源電圧用のトランジスタと比較してしきい値電圧が大きい。
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタ及び第3NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタ及び第4NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有するものである。
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Si2が入力された第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第3NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第2電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第1電源電圧以上の耐圧を有するものである。
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Si1が入力された第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第1電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第2電源電圧以上の耐圧を有するものである。
前記レベルシフト回路は、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタ及び第3NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタ及び第4NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有するものである。
前記レベルシフト回路は、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Si2が入力された第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第3NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第2電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第1電源電圧以上の耐圧を有するものである。
前記レベルシフト回路は、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Si1が入力された第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第1電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第2電源電圧以上の耐圧を有するものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるレベルシフト回路の回路例を示した図である。なお、図1では、入力されたデジタル信号を差動信号に変換すると共にレベルシフトして出力する場合を例にして示している。
図1のレベルシフト回路1において、入力端INに入力されたデジタル信号Siは、第1のインバータ回路部2で信号レベルが反転されて出力され、第1のインバータ回路部2から出力された信号は、更に第2のインバータ回路部3で信号レベルが反転されて出力される。第1のインバータ回路部2の出力信号をSi1とし第2のインバータ回路部3の出力信号をSi2とすると、信号Si1及びSi2は1対の差動信号をなし、レベルシフト回路部4にそれぞれ入力される。
2 第1のインバータ回路部
3 第2のインバータ回路部
4 レベルシフト回路部
11 内部回路
12 出力回路
31 低電圧系回路
32 高電圧系回路
P1〜P4 PMOSトランジスタ
N3,N4 デプレッション型NMOSトランジスタ
N5,N6 NMOSトランジスタ
Claims (8)
- 所定の第1電源電圧の振幅を有する差動信号をなす1対の信号Si1,Si2に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタ及び第3NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタ及び第4NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。 - 所定の第1電源電圧の振幅を有する差動信号をなす1対の信号Si1,Si2に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Si2が入力された第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第3NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第2電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第1電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。 - 所定の第1電源電圧の振幅を有する差動信号をなす1対の信号Si1,Si2に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路において、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Si1が入力された第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第1電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第2電源電圧以上の耐圧を有することを特徴とするレベルシフト回路。 - 前記第1PMOSトランジスタと前記第2出力端との間に接続され、ゲートに前記差動信号の一方の信号Si2が入力された第3PMOSトランジスタと、前記第2PMOSトランジスタと前記第1出力端との間に接続され、ゲートに前記差動信号の他方の信号Si1が入力された第4PMOSトランジスタとを備え、前記第3PMOSトランジスタ及び第4PMOSトランジスタは、それぞれ前記第2電源電圧以上の耐圧を有するトランジスタであることを特徴とする請求項1、2又は3記載のレベルシフト回路。
- 所定の第1電源電圧の振幅を有する差動信号をなす1対の信号Si1,Si2に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタ及び第3NMOSトランジスタは、それぞれ第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタ及び第4NMOSトランジスタは、それぞれ第1電源電圧以上の耐圧を有することを特徴とする半導体集積回路。 - 所定の第1電源電圧の振幅を有する差動信号をなす1対の信号Si1,Si2に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に接続され、ゲートに前記差動信号の一方の信号Si2が入力された第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の他方の信号Si1がそれぞれ入力された第3NMOSトランジスタ及び第4NMOSトランジスタと、
を備え、
前記第3NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第2電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第1電源電圧以上の耐圧を有することを特徴とする半導体集積回路。 - 所定の第1電源電圧の振幅を有する差動信号をなす1対の信号Si1,Si2に対して、ハイレベルのみの電圧を該第1電源電圧よりも大きい所定の第2電源電圧にそれぞれレベルシフトさせて対応する第1出力端及び第2出力端からそれぞれ出力するレベルシフト回路を有する半導体集積回路において、
前記レベルシフト回路は、
前記第2電源電圧と前記第2出力端との間に接続され、ゲートが前記第1出力端に接続された、前記第2電源電圧以上の耐圧を有する第1PMOSトランジスタと、
前記第2電源電圧と前記第1出力端との間に接続され、ゲートが前記第2出力端に接続された、前記第2電源電圧以上の耐圧を有する第2PMOSトランジスタと、
前記第2出力端と接地電圧との間に直列に接続され、各ゲートに前記差動信号の一方の信号Si2がそれぞれ入力された第1NMOSトランジスタ及び第2NMOSトランジスタと、
前記第1出力端と接地電圧との間に接続され、ゲートに前記差動信号の他方の信号Si1が入力された第4NMOSトランジスタと、
を備え、
前記第1NMOSトランジスタは、第2電源電圧以上の耐圧を有するデプレッション型トランジスタであり、前記第2NMOSトランジスタは、第1電源電圧以上の耐圧を有し、前記第4NMOSトランジスタは、第2電源電圧以上の耐圧を有することを特徴とする半導体集積回路。 - 前記第1PMOSトランジスタと前記第2出力端との間に接続され、ゲートに前記差動信号の一方の信号Si2が入力された第3PMOSトランジスタと、前記第2PMOSトランジスタと前記第1出力端との間に接続され、ゲートに前記差動信号の他方の信号Si1が入力された第4PMOSトランジスタとを備え、前記第3PMOSトランジスタ及び第4PMOSトランジスタは、それぞれ前記第2電源電圧以上の耐圧を有するトランジスタであることを特徴とする請求項5、6又は7記載の半導体集積回路。
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