JP5603479B2 - Cmos入力バッファ回路 - Google Patents
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Description
<第1の実施形態>
図1は、第1の実施形態のCMOS入力バッファ回路を示す回路図である。第1の実施形態のCMOS入力バッファ回路101は、ディプレッション型のNMOSトランジスタ(以降DNMOSトランジスタと略称する)102と、PMOSトランジスタ103と、NMOSトランジスタ104を備える。
<第2の実施形態>
図2は、第2の実施形態のCMOS入力バッファ回路を示す回路図である。第2の実施形態のCMOS入力バッファ回路は、第1の実施形態のCMOS入力バッファ回路101と、PMOSトランジスタ201とPMOSトランジスタ202とNMOSトランジスタ210とNMOSトランジスタ204で構成されたレベルシフト回路を追加した構成である。
<第3の実施形態>
図3は、第3の実施形態のCMOS入力バッファ回路を示す回路図である。第3の実施形態のCMOS入力バッファ回路は、PMOSトランジスタ301と、PMOSトランジスタ302と、NMOSトランジスタ303と、DNMOSトランジスタ304と、PMOSトランジスタ305と、を備える。
<第4の実施形態>
図4は、第4の実施形態のCMOS入力バッファ回路を示す回路図である。第4の実施形態のCMOS入力バッファ回路は、第3の実施形態のCMOS入力バッファ回路に、更に基準電圧を出力する基準電圧回路401を備える。そして、DNMOSトランジスタ304は、ゲートが、基準端子GNDではなく、基準電圧回路401の出力端子402に接続される。
<第5の実施形態>
図5は、第5の実施形態のCMOS入力バッファ回路を示す回路図である。第5の実施形態のCMOS入力バッファ回路は、第1の実施形態のCMOS入力バッファ回路101と、基準電圧を出力する基準電圧回路401と、DNMOSトランジスタ501と、PMOSトランジスタ502を備える。DNMOSトランジスタ501は、ソースがPMOSトランジスタ502のソースに接続され、ドレインが電源端子VDDに接続され、ゲートが基準電圧回路401の出力端子401に接続される。PMOSトランジスタ502は、ドレインが出力端子520に接続され、ゲートが入力端子510に接続される。CMOS入力バッファ回路101の入力端子110と出力端子120は、入力端子510と出力端子520に接続される。
<第6の実施形態>
図8は、第6の実施形態のCMOS入力バッファ回路を示す回路図である。第6の実施形態のCMOS入力バッファ回路は、PMOSトランジスタ806とDNMOSトランジスタ805とNMOSトランジスタ807で構成されたインバータ回路と、PMOSトランジスタ801とPMOSトランジスタ802とNMOSトランジスタ803とNMOSトランジスタ804で構成されたレベルシフト回路との構成である。
<第7の実施形態>
図9は、第7の実施形態のCMOS入力バッファ回路を示す回路図である。第7の実施形態のCMOS入力バッファ回路は、PMOSトランジスタ901と、PMOSトランジスタ902と、NMOSトランジスタ303と、DNMOSトランジスタ904と、定電流回路911と、定電流回路912とを備える。定電流回路911は、図示はしないが定電流が流入する電流流入端子と、定電流が流出する電流流出端子を備えている。また、ディプレッションTr.のゲートとソースが接続され、ドレインが電流流入端子、ソースないしゲートが電流流出端子となる構成となっている。定電流回路912は、図示はしないが定電流が流入する電流流入端子と、定電流が流出する電流流出端子を備えている。また、ディプレッションTr.のゲートとソースが接続され、ドレインが電流流入端子、ソースないしゲートが電流流出端子となる構成となっている。
401 基準電圧回路
911 定電流回路
912 定電流回路
Claims (6)
- 入力端子に入力されたCMOSレベル未満の信号を、CMOSレベルの信号に変換して出力端子に出力する、CMOS入力バッファ回路であって、
CMOSレベルの電圧が供給される電源端子VDD及び基準端子GNDと、
ソースが前記基準端子GNDに接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続されたNMOSトランジスタと、
ソースが前記電源端子VDDに接続され、ドレインが前記出力端子に接続された第1のPMOSトランジスタと、
ソースが前記電源端子VDDに接続され、ドレインが前記第1のPMOSトランジスタのゲートに接続され、ゲートが前記NMOSトランジスタのドレインに接続された第2のPMOSトランジスタと、
ドレインが前記基準端子GNDに接続され、ゲートが前記入力端子に接続された第3のPMOSトランジスタと、
ソースが前記第3のPMOSトランジスタのソースに接続され、ドレインが前記第2のPMOSトランジスタのドレインと接続され、ゲートが基準電圧と接続されたディプレッション型NMOSトランジスタと、
を備えたことを特徴とするCMOS入力バッファ回路。 - 前記基準電圧を出力する回路は、
ドレインが前記電源端子VDDに接続され、ゲートが前記基準端子GNDに接続され、ソースが基準電圧出力端子に接続された第2のディプレッション型NMOSトランジスタと、
前記基準電圧出力端子と前記基準端子GNDの間に設けられた1個以上の飽和結線されたMOSトランジスタと、を備えたことを特徴とする請求項1に記載のCMOS入力バッファ回路。 - 前記基準電圧は、前記基準端子GNDの電圧である請求項1に記載のCMOS入力バッファ回路。
- 入力端子に入力されたCMOSレベル未満の信号を、CMOSレベルの信号に変換して出力端子に出力する、CMOS入力バッファ回路であって、
CMOSレベルの電圧が供給される電源端子VDD及び基準端子GNDと、
ソースが前記基準端子GNDに接続され、ゲートが前記入力端子に接続され、ドレインが前記出力端子に接続されたNMOSトランジスタと、
ソースが前記電源端子VDDに接続され、ドレインが前記出力端子に接続された第1のPMOSトランジスタと、
ソースが前記電源端子VDDに接続され、ゲートが前記NMOSトランジスタのドレインに接続された第2のPMOSトランジスタと、
一方の端子が前記第2のPMOSトランジスタのドレインに接続され、他方の端子が前記第1のPMOSトランジスタのゲートに接続された第1の定電流回路と、
一方の端子が前記入力端子に接続され、他方の端子が前記基準端子GNDに接続された第2の定電流回路と、
ソースが前記第2の定電流回路の一方の端子に接続され、ドレインが前記第1のPMOSトランジスタのゲートと接続され、ゲートが基準電圧と接続されたディプレッション型NMOSトランジスタと、
を備えたことを特徴とするCMOS入力バッファ回路。 - 前記基準電圧は、前記入力端子にCMOSレベル未満のハイレベル信号が入力された時は前記基準端子GNDの付近の電圧であり、前記入力端子にCMOSレベル未満のロウレベル信号が入力された時は前記電源端子VDDの付近の電圧である請求項4に記載のCMOS入力バッファ回路。
- 前記基準電圧は、前記基準端子GNDの電圧である請求項4に記載のCMOS入力バッファ回路。
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