JP2009213109A - 入出力回路 - Google Patents
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Abstract
【解決手段】入力モード時に、プルアップ側出力トランジスタP24をオフさせるゲート信号を生成するゲート信号生成部は、イネーブル信号Enと入力モード時に入出力端子Tioに入力される入力信号Diとに基づいてプルアップ側出力トランジスタP24をオフさせるゲート信号を生成する。
【選択図】図3
Description
このような入出力回路では、待機時に3.3Vの電源VDDの供給が遮断された状態で、入出力端子Tioに電源VDDより高電圧の5Vの入力信号VIHが入力信号Diとして入力されると、PチャネルMOSトランジスタP2がオンされて、PチャネルMOSトランジスタで構成される出力トランジスタP1のゲートに入力信号VIHが印加される。この状態では出力トランジスタP1はオンされず、入出力端子Tioから電源VDDへの電流パスは発生しない。
また、転送ゲート1のトランジスタP3がオンされて、転送ゲート2のトランジスタP4のゲートに入力信号VIHが印加されるため、同トランジスタP4がオフされる。すると、転送ゲート2ではNチャネルMOSトランジスタN2のみがオンされて、NAND回路3の出力端子には電源VDDからトランジスタN2のしきい値分低下した電圧が印加される。
このような入出力回路では、待機時に3.3Vの電源VDDの供給が遮断された状態で、入出力端子Tioに電源VDDより高電圧の5Vの入力信号VIHが入力信号Diとして入力されると、PチャネルMOSトランジスタP6がオンされて、出力トランジスタP5のゲートに入力信号VIHが印加される。この状態では出力トランジスタP5はオフされ、入出力端子Tioから電源VDDへの電流パスは発生しない。
また、トランジスタP14がオンされて、ノードN1が入力信号VIHレベルとなる。すると、トランジスタP15がオフされるため、入出力端子TioからトランジスタP13,P15,P16を経て電源VDDに至る電流パスは発生しない。
図15に示す入出力回路では、電源VDDが供給された入力モード時に入出力端子Tioに電源VDDより高電圧の入力信号VIHが入力されると、トランジスタP7,N6がオンされる。すると、入出力端子TioからトランジスタP7,N6及びプルダウン抵抗R1を経てグランドGNDに至る電流パスが発生する。従って、消費電力が増大するという問題点がある。
図1は、トレラント入出力回路の一例を示す。このトレラント入出力回路にはイネーブル信号EnとデータDoが入力される。そして、イネーブル信号EnがLレベルとなるとデータDoと同相の出力信号Dooを入出力端子Tioから出力する出力モードで動作し、イネーブル信号EnがHレベルとなると入出力端子Tioに入力される入力信号Diを内部回路に供給する。
前記入出力端子Tioに入力される入力信号Diは、NチャネルMOSトランジスタN26及びバッファ回路15を介して内部回路に供給される。トランジスタN26は電源VDDの供給に基づいてオンされている。
イネーブル信号EnがLレベルとなって出力モードとなると、ノードN2はほぼグランドGNDレベルとなってトランジスタP22がオンされる。この状態では、データDoに基づいて出力トランジスタP24,N25のゲート電圧がともにHレベルあるいはともにLレベルとなり、出力トランジスタP24,N25のいずれかがオンされて、データDoと同相の出力信号Dooが入出力端子Tioから出力される。
(第一の実施の形態)
図3は、この発明を具体化した第一の実施の形態を示す。図1に示す構成と同一構成部分は同一符号を付して詳細な説明を省略する。また、イネーブル信号Enは出力モード時にLレベルとなり、入力モードでHレベルとなり、図1に示す構成と同様である。なお、この実施の形態では、AND回路11、トランジスタP21,P22,N21が第一の論回路として動作し、NOR回路14が第二の論理回路として動作する。
イネーブル信号EnがLレベルとなって出力モードとなると、制御回路20でトランジスタP27,N32がオンされ、トランジスタN29がオフされ、インバータ回路22の出力信号がHレベルとなってトランジスタN30がオンされる。すると、ノードN2はLレベルとなってトランジスタP22がオンされる。また、転送ゲート19ではトランジスタN27がオフされる。
(1)出力モードでは、データDoと同相の出力信号を入出力端子Tioから出力することができる。
(2)入力モードでは、入出力端子Tioに入力される入力信号を、バッファ回路15を介して内部回路に供給することができる。
(3)入力モード時には、入出力端子Tioに電源VDDレベル以下の信号若しくは電源VDDレベル以上の入力信号VIHが入力されても、入出力端子Tioから電源VDDあるいはグランドGNDに無用な電流パスが発生することはない。
(4)入力モード時にノードN2をLレベルに引き下げるためのプルダウン抵抗を設ける必要がないので、入力モード時に入出力端子Tioに入力信号VIHが入力されても、入出力端子TioからグランドGNDに流れる流入電流が発生することはない。
(5)出力モードでHレベルを出力している状態から、入力モードに切り替わってLレベルの入力信号が入力されるとき、転送ゲート19のトランジスタN28,N29により、トランジスタのしきい値の製造ばらつきに関わらず、ノードN2のレベルをトランジスタP22がオンされるレベルとすることができる。従って、出力トランジスタP24を速やかにオフさせることができるので、電源VDDから外部入出力回路に流れる流出電流の発生を防止することができる。
(6)図1に示す従来例に対し、ノードN3と出力トランジスタP24との間に転送ゲートが介在されないので、出力トランジスタP24の動作周波数を高周波数化することができる。
(7)出力モード時には、制御回路20のトランジスタN30により、ノードN2をLレベルとしてトランジスタP22をオンさせ、ノードN3にデータDoの反転信号を出力することができる。また、入力モード時には制御回路20により入力信号DiがLレベルのときトランジスタN30をオンさせてノードN2をLレベルとし、トランジスタP22をオンさせて出力トランジスタP24をオフさせることができる。入力信号DiがHレベルのとき、転送ゲートのトランジスタN27をオンさせ、ノードN2の電位をVDD−2Vthnとすることができるので、トランジスタP22をオンさせて出力トランジスタP24をオフさせることができる。
(第二の実施の形態)
図6は、前記第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態の転送ゲートと制御回路の構成を変更したものであり、その他の構成はトランジスタN24,N26,N27を省略していることを除いて第一の実施の形態と同様である。第一の実施の形態と同一構成部分は、同一符号を付して説明する。
次に、上記のように構成されたトレラント入出力回路の動作を説明する。
上記のように構成されたトレラント入出力回路では、次に示す作用効果を得ることができる。
(1)出力モードでは、データDoと同相の出力信号を入出力端子Tioから出力することができる。
(2)入力モードでは、入出力端子Tioに入力される入力信号を、バッファ回路15を介して内部回路に供給することができる。
(3)入力モード時には、入出力端子Tioに電源VDDレベルのHレベルの信号若しくはLレベルの信号が入力されても、入出力端子Tioから電源VDDあるいはグランドGNDに無用な電流パスが発生することはない。
(4)入力モード時にノードN2をLレベルに引き下げるためのプルダウン抵抗を設ける必要がないので、入力モード時に入出力端子TioにHレベルの信号が入力されても、入出力端子TioからグランドGNDに流れる流入電流が発生することはない。
(5)出力モードでHレベルを出力している状態から、入力モードに切り替わってLレベルの入力信号が入力されるとき、転送ゲート23のトランジスタN33をオンさせて、ノードN2をLレベルとすることができる。従って、出力トランジスタP24を速やかにオフさせることができるので、電源VDDから外部入出力回路に流れる流出電流の発生を防止することができる。
(6)図1に示す従来例に対しノードN3と出力トランジスタP24との間に転送ゲートが介在されないので、出力トランジスタP24の動作周波数を高周波数化することができる。
(7)出力モード時には、制御回路24のトランジスタN34により、ノードN2をLレベルとしてトランジスタP22をオンさせ、ノードN3にデータDoの反転信号を出力することができる。また、入力モード時には制御回路24により入力信号DiがLレベルのとき転送ゲート23のトランジスタN33をオンさせてノードN2をLレベルとし、トランジスタP22をオンさせて出力トランジスタP24をオフさせることができる。入力信号DiがHレベルのとき、制御回路24のトランジスタN34をオンさせ、ノードN2をLレベルとすることができるので、トランジスタP22をオンさせて出力トランジスタP24をオフさせることができる。
(8)入力モード時には、イネーブル信号Enと入力信号Diのいずれかに基づいてノードN2をLレベルとして、出力トランジスタP24を速やかにオフさせることができる。
(9)第一の実施の形態のトレラント入出力回路より素子数を削減することができる。
(第三の実施形態)
図8〜図11は、第三の実施形態を示す。前記第一の実施形態では、図1及び図2に示すトレラント入出力回路の不具合を解消する手段を開示したが、この実施形態ではさらに別の不具合を解消する手段を開示する。
このような動作時において、トランジスタN22の製造時のばらつきや温度特性のばらつきにより、図13に示すように、入出力端子TioにHレベルの入力信号Diが入力され続けるとき、ノードN2の電位がVDD−Vthnから徐々に上昇し、電源VDDレベル近傍まで上昇してトランジスタP22をオンさせることができなくなることがある。
ノードN3の電位が低下すると、出力トランジスタP24がオンされ、この状態でLレベルの入力信号Diが入力されると、電源VDDから出力トランジスタP24及び入出力端子Tioを経てバッファ回路18bに流出電流Ioが流れてしまう。
・第一又は第三の実施の形態のトレラント入出力回路と、第二の実施の形態のトレラント入出力回路とを同一チップ上に搭載する。そして、入出力端子Tioに入力信号VIHが入力される場合には、第一又は第三の実施の形態のトレラント入出力回路を使用し、入出力端子Tioに入力信号VIHが入力されない場合には、第二の実施の形態のトレラント入出力回路を使用するようにしてもよい。
・Lレベル、Hレベル及びハイインピーダンス出力状態を供する所謂3ステート出力端子において、ハイインピーダンス状態又は電源VDDの供給が遮断されている状態で、出力端子を電源VDDレベル以上の信号線路に接続する場合は、上記実施の形態からバッファ回路15を省略した構成としてもよい。
12 制御回路(転送ゲート)
14 第二の論理回路(NOR回路)
19,23 ゲート信号生成部(転送ゲート)
20,24 ゲート信号生成部(制御回路)
30 電圧低下防止回路
P22 スイッチ回路(PチャネルMOSトランジスタ)
P24 プルアップ側出力トランジスタ
N25 プルダウン側出力トランジスタ
En イネーブル信号
Do データ
VDD 高電位側電源
GND 低電位側電源
Tio 入出力端子
N3 出力ノード
VIH 入力信号
Claims (10)
- データとイネーブル信号に基づいて、出力モード時にプルアップ側出力トランジスタを駆動するとともに、入力モード時には前記プルアップ側出力トランジスタをオフさせる第一の論理回路と、
前記第一の論理回路の出力ノードを前記プルアップ側出力トランジスタのゲートに接続することと、
前記データとイネーブル信号に基づいて、出力モード時にはプルダウン側出力トランジスタを前記プルアップ側出力トランジスタに対し相補動作させるとともに、入力モード時には前記プルダウン側出力トランジスタをオフさせる第二の論理回路と、
前記入力モード時に、前記プルアップ側出力トランジスタをオフさせる出力ノードを生成するゲート信号生成部と、
前記ゲート信号生成部は、前記イネーブル信号と前記入力モード時に入出力端子に入力される入力信号とに基づいて前記プルアップ側出力トランジスタをオフさせる出力ノードを生成することと
を備えたことを特徴とする入出力回路。 - 前記プルアップ側出力トランジスタをPチャネルMOSトランジスタで構成し、
前記ゲート信号生成部は、
高電位側電源と前記プルアップ側出力トランジスタのゲートとの間に接続されるスイッチ回路と、
前記スイッチ回路をPチャネルMOSトランジスタで構成することと、
前記スイッチ回路のゲートと前記入出力端子との間に介在される転送ゲートと、
前記イネーブル信号と前記入力信号とに基づいて、前記転送ゲート及び前記スイッチ回路のゲート電位を制御する制御回路と
を備えたことを特徴とする請求項1記載の入出力回路。 - 前記転送ゲートは、ダイオードを直列に接続した電圧降下部を備え、
前記制御回路は、前記入力信号がHレベルのとき、該入力信号を前記転送ゲートの電圧降下部を介して前記スイッチ回路のゲートに供給し、前記入力信号がLレベルのとき、前記スイッチ回路のゲートをLレベルに引き下げることを特徴とする請求項2記載の入出力回路。 - 前記制御回路は、
前記入力モード時にイネーブル信号に基づいてオンされて前記入力信号をインバータ回路の入力端子と前記転送ゲートに供給するNチャネルMOSトランジスタと、
前記インバータ回路の出力信号に基づいて前記入力信号がLレベルのときオンされて前記スイッチ回路のゲートをLレベルに引き下げるNチャネルMOSトランジスタと
を備え、
前記転送ゲートには、Hレベルの前記入力信号の入力に基づいてオンされて、前記入力信号を前記電圧降下部に供給するNチャネルMOSトランジスタを備えたことを特徴とする請求項3記載の入出力回路。 - 前記制御回路は、前記入力信号がHレベルのとき、前記スイッチ回路のゲートをLレベルに引き下げ、前記入力信号がLレベルの時、該入力信号を前記転送ゲートを介して前記スイッチ回路のゲートに供給することを特徴とする請求項2記載の入出力回路。
- 前記制御回路は、
前記イネーブル信号の反転信号と、前記入力信号が入力されるNOR回路と、
前記NOR回路の出力信号の反転信号が入力され、前記入力信号がHレベルのときオンされて、前記スイッチ回路のゲートをLレベルに引き下げるNチャネルMOSトランジスタと
を備え、
前記転送ゲートは、前記NOR回路の出力信号がゲートに入力され、前記入力信号がLレベルのときオンされて該入力信号を前記スイッチ回路のゲートに供給するNチャネルMOSトランジスタを備えたことを特徴とする請求項5記載の入出力回路。 - 前記ゲート信号生成部は、
前記入出力端子に高電位側電源より高い電圧の入力信号が入力されたときオンするPチャネルMOSトランジスタを、前記入出力端子と前記プルアップ側出力トランジスタのゲートとの間に接続したことを特徴とする請求項3又は5記載の入出力回路。 - 前記プルアップ側出力トランジスタのゲートには、前記入力モード時に前記ゲート電位を前記プルアップ側出力トランジスタがオフする電位に維持する電圧低下防止回路を接続したことを特徴とする請求項2乃至7のいずれか1項に記載の入出力回路。
- 前記電圧低下防止回路は、
前記高電位側電源と前記プルアップ側出力トランジスタのゲートとの間に二つのPチャネルMOSトランジスタを直列に接続し、一方のPチャネルMOSトランジスタのゲートに前記イネーブル信号の反転信号を入力し、他方のPチャネルMOSトランジスタのゲートを前記プルアップ側出力トランジスタのゲートに接続したことを特徴とする請求項8記載の入出力回路。 - 前記電圧低下防止回路は、
前記高電位側電源と前記プルアップ側出力トランジスタのゲートとの間にPチャネルMOSトランジスタとダイオードを直列に接続し、前記PチャネルMOSトランジスタのゲートに前記イネーブル信号の反転信号を入力し、前記ダイオードのカソードを前記プルアップ側出力トランジスタのゲートに接続したことを特徴とする請求項8記載の入出力回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008222328A JP5266974B2 (ja) | 2008-02-06 | 2008-08-29 | 入出力回路 |
US12/366,403 US7859305B2 (en) | 2006-08-07 | 2009-02-05 | Input/output circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008026999 | 2008-02-06 | ||
JP2008026999 | 2008-02-06 | ||
JP2008222328A JP5266974B2 (ja) | 2008-02-06 | 2008-08-29 | 入出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009213109A true JP2009213109A (ja) | 2009-09-17 |
JP5266974B2 JP5266974B2 (ja) | 2013-08-21 |
Family
ID=41185775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008222328A Active JP5266974B2 (ja) | 2006-08-07 | 2008-08-29 | 入出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5266974B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9853636B2 (en) | 2014-07-14 | 2017-12-26 | Socionext Inc. | Semiconductor apparatus |
CN110011657A (zh) * | 2017-11-28 | 2019-07-12 | 拉碧斯半导体株式会社 | 输入输出电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0832434A (ja) * | 1994-07-13 | 1996-02-02 | Matsushita Electric Ind Co Ltd | 出力回路 |
JPH0964718A (ja) * | 1995-08-22 | 1997-03-07 | Toshiba Corp | 出力バッファ回路 |
JP2003188706A (ja) * | 2001-12-20 | 2003-07-04 | Fujitsu Ltd | 入出力バッファ回路 |
-
2008
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0832434A (ja) * | 1994-07-13 | 1996-02-02 | Matsushita Electric Ind Co Ltd | 出力回路 |
JPH0964718A (ja) * | 1995-08-22 | 1997-03-07 | Toshiba Corp | 出力バッファ回路 |
JP2003188706A (ja) * | 2001-12-20 | 2003-07-04 | Fujitsu Ltd | 入出力バッファ回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9853636B2 (en) | 2014-07-14 | 2017-12-26 | Socionext Inc. | Semiconductor apparatus |
US9991882B2 (en) | 2014-07-14 | 2018-06-05 | Socionext Inc. | Semiconductor apparatus |
CN110011657A (zh) * | 2017-11-28 | 2019-07-12 | 拉碧斯半导体株式会社 | 输入输出电路 |
CN110011657B (zh) * | 2017-11-28 | 2023-11-24 | 拉碧斯半导体株式会社 | 输入输出电路 |
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