JP2010093435A - 半導体集積回路 - Google Patents

Abstract

【課題】２種類の電源電圧の内の一方のみが供給されているときにレベルシフト回路に貫通電流が流れるのを防止すると共に、他方の電源電圧が変化する過渡状態において流れる貫通電流を低減する。
【解決手段】この半導体集積回路は、第１の電源電圧が供給されたときに動作する内部回路と、内部回路の出力信号を第１の入力端子に入力すると共に反転出力信号を第２の入力端子に入力し、第２の電源電圧が供給されたときにレベルシフト信号を生成するレベルシフト回路と、第２の電源電圧をレベルシフト回路に供給する電源供給回路と、第２の電源電圧が供給され第１の電源電圧が供給されていないときに、電源供給回路の動作を停止させる制御回路と、第２の電源電圧が供給されたときに、レベルシフト回路から出力されるレベルシフト信号を出力パッドに供給する出力回路とを具備する。
【選択図】図１

Description

本発明は、一般に、ＩＣやＬＳＩ等の半導体集積回路に関し、特に、複数の電源電圧が供給されて動作する半導体集積回路に関する。

近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が互いに接続される場合が生じる。

そのような場合に対応するために、低い電源電圧が供給されて動作する内部回路と高い電源電圧が供給されて動作する出力回路とを有する半導体集積回路が開発されている。このように２種類の電源電圧が供給されて動作する半導体集積回路の例について、図３〜図５を参照しながら説明する。

図３に示す半導体集積回路は、第１の電源電圧ＬＶ_ＤＤ（例えば、１．８Ｖ）が供給されたときに動作する内部回路１０と、第１の電源電圧ＬＶ_ＤＤが供給されたときに内部回路１０の出力信号を反転するインバータ２０と、内部回路１０の出力信号を第１の入力端子（ノードＡ）に入力すると共にインバータ２０の出力信号を第２の入力端子（ノードＢ）に入力して、第２の電源電圧ＨＶ_ＤＤ（例えば、３．３Ｖ）が供給されたときに、入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）においてそれぞれ生成し、第１の出力端子（ノードＣ）からレベルシフト信号を出力するレベルシフト回路３０と、電源電圧ＨＶ_ＤＤが供給されたときに、レベルシフト回路３０から出力されるレベルシフト信号を出力パッドに供給する出力回路（ＰチャネルＭＯＳトランジスタＱＰ７）とを有している。

レベルシフト回路３０は、内部回路１０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、インバータ２０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、トランジスタＱＰ１及びＱＮ１に電流を供給するＰチャネルＭＯＳトランジスタＱＰ３と、トランジスタＱＰ２及びＱＮ２に電流を供給するＰチャネルＭＯＳトランジスタＱＰ４とを含んでいる。

このような半導体集積回路において、電源電圧ＬＶ_ＤＤが供給されないときでも、出力パッドに接続されている外部回路が動作している等の理由により、電源電圧ＨＶ_ＤＤが供給される場合がある。そのような場合には、内部回路１０及びインバータ２０の出力がフローティング状態（電位不定）となるので、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ３、ＱＰ１及びＱＮ１を介して貫通電流が流れてしまうおそれがある。また、ノードＡ及びノードＢの電位によっては、トランジスタＱＰ４、ＱＰ２及びＱＮ２を介して貫通電流が流れてしまうおそれがある。

そこで、図３に示す回路においては、電源電圧ＨＶ_ＤＤが供給され電源電圧ＬＶ_ＤＤが供給されていないときにレベルシフト回路３０の第２の入力端子（ノードＢ）及び第２の出力端子（ノードＤ）の電位を固定する電位固定回路（ＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４）と、電位固定回路の動作を制御するパワーオンコントロール（ＰＯＣ）回路５０とを設けることにより、レベルシフト回路３０における貫通電流を防止している。

ＰＯＣ回路５０は、電源電圧ＨＶ_ＤＤが供給されたときに、電源電圧ＬＶ_ＤＤが供給されているか否かを検出して、電源電圧ＬＶ_ＤＤが供給されていない場合にハイレベルのＰＯＣ信号を出力し、電源電圧ＬＶ_ＤＤが供給されている場合にローレベルのＰＯＣ信号を出力する。ＰＯＣ回路５０から出力されるＰＯＣ信号は、トランジスタＱＮ３及びＱＮ４のゲートに供給される。

これにより、電源電圧ＨＶ_ＤＤが供給され電源電圧ＬＶ_ＤＤが供給されていないときに、トランジスタＱＮ３がオン状態となって、第２の入力端子（ノードＢ）の電位をローレベルに固定すると共に、トランジスタＱＮ４がオン状態となって、第２の出力端子（ノードＤ）の電位をローレベルに固定するようにしている。

ノードＢ及びＤの電位がローレベルになると、トランジスタＱＰ２及びＱＰ４がオン状態となり、トランジスタＱＮ２がオフ状態となる。また、ノードＣの電位がハイレベルとなり、トランジスタＱＰ３がオフ状態となる。従って、電源電圧ＨＶ_ＤＤが供給され電源電圧ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３０における貫通電流を防止することができる。

図４は、図３に示すＰＯＣ回路の構成を示す回路図である。ＰＯＣ回路５０は、ゲートがドレインに接続されたＮチャネルＭＯＳトランジスタＱＮ１２と、電源電圧ＬＶ_ＤＤがゲートに印加される直列接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、インバータ５１を構成するＰチャネルＭＯＳトランジスタＱＰ３１及びＮチャネルＭＯＳトランジスタＱＮ３１と、バッファ５２と、インバータ５３を構成するＰチャネルＭＯＳトランジスタＱＰ５１及びＮチャネルＭＯＳトランジスタＱＮ５１とを含んでいる。

電源電圧ＬＶ_ＤＤが供給されていないときには、トランジスタＱＰ１１がオン状態となり、トランジスタＱＮ１１がオフ状態となる。従って、ハイレベルの信号が入力されたインバータ５１が、ローレベルの反転ＰＯＣ信号を出力する。反転ＰＯＣ信号は、トランジスタＱＰ２１及びＱＰ２２を介してインバータ５１の入力に正帰還されるので、この状態が一層安定化される。バッファ５２を介してローレベルの反転ＰＯＣ信号が入力されたインバータ５３は、ハイレベルのＰＯＣ信号を出力する。一方、電源電圧ＬＶ_ＤＤが供給されているときには、各部のレベルが反転して、インバータ５３は、ローレベルのＰＯＣ信号を出力する。

以上の構成によれば、定常状態における貫通電流を防止することができるが、電源電圧ＬＶ_ＤＤが立ち上がったり立ち下がったりする過渡状態においては、貫通電流が流れてしまうおそれがある。

図５は、電源電圧ＬＶ_ＤＤが立ち上がる過渡状態を示す波形図である。電源電圧ＬＶ_ＤＤがゼロから所定の値に立ち上がるのに伴って、ＰＯＣ信号がハイレベルからローレベル（基準電位Ｖ_ＳＳ）に活性化される。この過程において、電源電圧ＬＶ_ＤＤがＮチャネルＭＯＳトランジスタのしきい値Ｖｔｈを超えると、図３に示す内部回路１０の出力信号がローレベルに確定された場合には、インバータ２０の出力（ノードＢ）がハイレベルとなってトランジスタＱＮ２がターンオンし、ノードＤもハイレベルになって定常状態に移行する。しかしながら、電源電圧ＬＶ_ＤＤがしきい値Ｖｔｈを超えてからＰＯＣ信号がしきい値Ｖｔｈよりも低下するまでの期間Ｔ（図５）においては、ＰＯＣ信号によってトランジスタＱＮ３及びＱＮ４がオン状態となっているので、インバータ２０の出力及びノードＤから基準電位Ｖ_ＳＳに向けて貫通電流Ｉ_１及びＩ_２が流れてしまう。

また、電源電圧ＬＶ_ＤＤが変化する過渡状態においては、図４に示すＰＯＣ回路において、ＰＯＣ信号を出力する終段回路のインバータ５３に貫通電流Ｉ_３が流れてしまう。特に、終段回路は能力が高いので、貫通電流Ｉ_３が大きく、動作時の消費電流が大きくなってしまうという問題がある。そこで、これらの貫通電流を低減することが要望されている。

関連する技術として、特許文献１には、複数の電源電圧が供給されて動作する半導体集積回路において、プリドライバに電源電圧が供給されていない場合に、出力ドライバに貫通電流が流れないようにすると共に、外部回路との干渉を防止することが開示されている。この半導体集積回路は、第１の電源電圧が供給されたときにプリドライブ信号を生成するプリドライバと、Ｐチャネルトランジスタ及びＮチャネルトランジスタを含み第２の電源電圧が供給されたときに出力端子に出力信号を供給する出力ドライバと、第１の電源電圧が供給されているか否かを検出する検出回路と、第１の電源電圧が供給されているときにプリドライブ信号に基づいて第１及び第２のゲート信号を生成して出力ドライバのＰチャネルトランジスタ及びＮチャネルトランジスタのゲートにそれぞれ供給し、第１の電源電圧が供給されていないときに出力ドライバのＰチャネルトランジスタ及びＮチャネルトランジスタをカットオフさせる中間段回路とを具備する。

また、特許文献２には、複数の電源電位が供給されて動作する半導体集積回路において、いずれかの電源電位がオン／オフされる際に入力回路に貫通電流が流れるのを防止することが開示されている。この半導体集積回路は、第１の電源電位が供給されて動作する内部回路と、第１の電源電位が供給されたときに、内部回路から供給される制御信号を反転して反転制御信号を出力するインバータと、第２の電源電位が供給されたときに、制御信号のレベルをシフトさせたレベルシフト信号を出力するレベルシフト回路と、第２の電源電位が供給され、入力信号とレベルシフト信号とに基づいて論理演算を行うことにより、制御信号が活性化されたときに入力信号を出力すると共に、制御信号が非活性化されたときに出力レベルを固定する第１の入力回路と、内部回路に入力信号を供給する第２の入力回路とを具備する。

しかしながら、特許文献１及び特許文献２には、電源電圧ＬＶ_ＤＤが過渡的な状態にある場合に生じる貫通電流を低減することに関しては、特に開示されていない。
特開２００４−３５６７７９号公報（第１頁、図１） 特開２００６−３５２２９８号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、複数の電源電圧が供給されて動作する半導体集積回路において、２種類の電源電圧の内の一方のみが供給されているときにレベルシフト回路に貫通電流が流れるのを防止すると共に、他方の電源電圧が変化する過渡状態において流れる貫通電流を低減することを目的とする。

以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路は、第１の電源電圧と、該第１の電源電圧よりも高い第２の電源電圧とを含む複数の電源電圧が供給されて動作する半導体集積回路であって、第１の電源電圧が供給されたときに動作する内部回路と、内部回路の出力信号を第１の入力端子に入力すると共に出力信号が反転された反転出力信号を第２の入力端子に入力し、第２の電源電圧が供給されたときに、第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１及び第２の出力端子においてそれぞれ生成して、第１及び第２の出力端子の内の一方からレベルシフト信号を出力するレベルシフト回路と、第２の電源電圧をレベルシフト回路に供給する電源供給回路と、第２の電源電圧が供給され第１の電源電圧が供給されていないときに、電源供給回路の動作を停止させる制御回路と、第２の電源電圧が供給されたときに、レベルシフト回路から出力されるレベルシフト信号を出力パッドに供給する出力回路とを具備する。

ここで、制御回路が、第２の電源電圧を与える２つの電位の内の高電位が供給されるソースを有するＰチャネルＭＯＳトランジスタと第２の電源電圧を与える２つの電位の内の低電位が供給されるソースを有するＮチャネルＭＯＳトランジスタとが直列に接続された終段回路を含み、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのドレインから電源供給回路に制御信号を供給して電源供給回路の動作を制御し、制御信号をハイレベルにする際に、ＮチャネルＭＯＳトランジスタをオフしてからＰチャネルＭＯＳトランジスタをオンするタイミング調整を行い、制御信号をローレベルにする際に、ＰチャネルＭＯＳトランジスタをオフしてからＮチャネルＭＯＳトランジスタをオンするタイミング調整を行うようにしても良い。

また、制御回路が、高電位が供給されるソースと、第１の電源電圧が立ち上がったときにハイレベルとなる信号が印加されるゲートとを有する第２のＰチャネルＭＯＳトランジスタと、低電位が供給されるソースと、第１の電源電圧が立ち上がったときにハイレベルとなる信号が印加されるゲートとを有する第２のＮチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタのドレインと第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、低電位が印加されるゲートを有する第３のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタのドレインと第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、高電位が印加されるゲートを有する第３のＮチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタのドレイン電位を反転してＮチャネルＭＯＳトランジスタのゲートに印加する第１のインバータと、第２のＮチャネルＭＯＳトランジスタのドレイン電位を反転してＰチャネルＭＯＳトランジスタのゲートに印加する第２のインバータとをさらに含むようにしても良い。

その場合に、第１のインバータが、第１のインバータに供給される電源の中点電位よりも高い入力しきい電位を有し、第２のインバータが、第２のインバータに供給される電源の中点電位よりも低い入力しきい電位を有することが望ましい。

さらに、レベルシフト回路が、出力信号がゲートに入力される直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、反転出力信号がゲートに入力される直列接続された第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタとを含むようにしても良い。

以上の様に構成した本発明によれば、第２の電源電圧が供給され第１の電源電圧が供給されていないときに、第２の電源電圧をレベルシフト回路に供給する電源供給回路の動作を停止させる制御回路を設けたことにより、第２の電源電圧のみが供給されているときにレベルシフト回路に貫通電流が流れるのを防止すると共に、第１の電源電圧が変化する過渡状態において流れる貫通電流を低減することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構成を示す図である。この半導体集積回路は、第１の電源電位ＬＶ_ＤＤ（例えば、１．８Ｖ）と、第１の電源電位ＬＶ_ＤＤよりも高い第２の電源電位ＨＶ_ＤＤ（例えば、３．３Ｖ）と、基準電位Ｖ_ＳＳ（例えば、０Ｖ）とが供給されて動作する。以下においては、基準電位Ｖ_ＳＳが接地電位（０Ｖ）であるとして、第１の電源電圧（ＬＶ_ＤＤ−Ｖ_ＳＳ）がＬＶ_ＤＤであり、第２の電源電圧（ＨＶ_ＤＤ−Ｖ_ＳＳ）がＨＶ_ＤＤである場合について説明する。

図１に示す半導体集積回路は、電源電圧ＬＶ_ＤＤが供給されたときに動作する内部回路１０と、電源電圧ＬＶ_ＤＤが供給されたときに内部回路１０の出力信号を反転して反転出力信号を生成するインバータ２０と、出力信号を第１の入力端子（ノードＡ）に入力すると共に反転出力信号を第２の入力端子（ノードＢ）に入力し、電源電圧ＨＶ_ＤＤが供給されたときに、第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）においてそれぞれ生成して、第１及び第２の出力端子の内の一方からレベルシフト信号を出力するレベルシフト回路３０と、電源電圧ＨＶ_ＤＤが供給されたときに、レベルシフト回路３０から出力されるレベルシフト信号を出力パッドに供給する出力回路（本実施形態においては、出力用のＰチャネルＭＯＳトランジスタＱＰ７）とを有している。なお、内部回路１０が出力信号及び反転出力信号を生成する場合には、インバータ２０を省略することができる。

レベルシフト回路３０は、内部回路１０の出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１と、インバータ２０の反転出力信号がゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２と、トランジスタＱＰ１及びＱＮ１に電流を供給するＰチャネルＭＯＳトランジスタＱＰ３と、トランジスタＱＰ２及びＱＮ２に電流を供給するＰチャネルＭＯＳトランジスタＱＰ４とを含んでいる。

内部回路１０の出力信号及びインバータ２０の反転出力信号が、レベルシフト回路３０の第１の入力端子（ノードＡ）及び第２の入力端子（ノードＢ）にそれぞれ入力されると、レベルシフト回路３０は、入力された信号のレベルをシフトさせたレベルシフト信号を、第１の出力端子（ノードＣ）及び第２の出力端子（ノードＤ）において生成する。本実施形態においては、第１の出力端子（ノードＣ）におけるレベルシフト信号がトランジスタＱＰ７に出力され、トランジスタＱＰ７によって反転された後に、出力パッドを介して、電源電圧ＨＶ_ＤＤ又はそれよりも高い電源電圧で動作する外部回路に出力される。

このような半導体集積回路において、電源電圧ＬＶ_ＤＤが供給されないときでも、出力パッドに接続されている外部回路が動作している等の理由により、電源電圧ＨＶ_ＤＤが供給される場合がある。そのような場合には、内部回路１０及びインバータ２０の出力がフローティング状態（電位不定）となる。

そこで、本実施形態においては、電源電圧ＨＶ_ＤＤをレベルシフト回路３０に選択的に供給する電源供給回路（ＰチャネルＭＯＳトランジスタＱＰ５及びＱＰ６）と、電源供給回路の動作を制御するパワーオンコントロール（ＰＯＣ）回路４０とを設けることにより、電源電圧ＨＶ_ＤＤが供給され電源電圧ＬＶ_ＤＤが供給されていないときに、レベルシフト回路３０における貫通電流を防止している。

ＰＯＣ回路４０は、電源電圧ＨＶ_ＤＤが供給されたときに、電源電圧ＬＶ_ＤＤが供給されているか否かを検出して、電源電圧ＬＶ_ＤＤが供給されていない場合にハイレベルのＰＯＣ信号を出力し、電源電圧ＬＶ_ＤＤが供給されている場合にローレベルのＰＯＣ信号を出力する。ＰＯＣ回路４０から出力されるＰＯＣ信号は、トランジスタＱＰ５及びＱＰ６のゲートに供給される。

これにより、電源電圧ＨＶ_ＤＤが供給され電源電圧ＬＶ_ＤＤが供給されていないときに、トランジスタＱＰ５及びＱＰ６がオフ状態となって、電源電位ＨＶ_ＤＤと基準電位Ｖ_ＳＳとの間の電流経路を遮断するので、レベルシフト回路３０における貫通電流を防止することができる。また、電源電圧ＬＶ_ＤＤが変化する過渡状態においても、少なくともＰＯＣ信号がハイレベルである間は、レベルシフタ３０に貫通電流が流れることはない。

図２は、図１に示すＰＯＣ回路の構成を示す回路図である。ＰＯＣ回路４０は、電源電位ＨＶ_ＤＤが供給されるソースを有するＰチャネルＭＯＳトランジスタＱＰ５１と電源電位Ｖ_ＳＳが供給されるソースを有するＮチャネルＭＯＳトランジスタとが直列に接続された終段回路を含み、トランジスタＱＰ５１及びＱＮ５１のドレインから電源供給回路にＰＯＣ信号を供給して電源供給回路の動作を制御する。ここで、ＰＯＣ回路４０は、ＰＯＣ信号をハイレベルにする際に、トランジスタＱＮ５１をオフしてからトランジスタＱＰ５１をオンするタイミング調整を行い、制御信号をローレベルにする際に、トランジスタＱＰ５１をオフしてからトランジスタＱＮ５１をオンするタイミング調整を行う。

また、ＰＯＣ回路４０は、ゲートがドレインに接続されたＮチャネルＭＯＳトランジスタＱＮ１２と、電源電位ＬＶ_ＤＤがゲートに入力される直列接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、インバータ４１を構成するＰチャネルＭＯＳトランジスタＱＰ３１及びＮチャネルＭＯＳトランジスタＱＮ３１とを含んでいる。インバータ４１の出力信号（トランジスタＱＰ３１及びＱＮ３１のドレイン電位）は、電源電圧ＬＶ_ＤＤが立ち上がったときにハイレベルとなり、電源電圧ＬＶ_ＤＤが立ち下がったときにローレベルとなる。

さらに、ＰＯＣ回路４０は、電源電位ＨＶ_ＤＤが供給されるソースと、インバータ４１の出力信号が印加されるゲートとを有するＰチャネルＭＯＳトランジスタＱＰ４１と、電源電位Ｖ_ＳＳが供給されるソースと、インバータ４１の出力信号が印加されるゲートとを有するＮチャネルＭＯＳトランジスタＱＮ４１と、トランジスタＱＰ４１のドレインとトランジスタＱＮ４１のドレインとの間に接続され、電源電位Ｖ_ＳＳが印加されるゲートを有するＰチャネルＭＯＳトランジスタＱＰ４２と、トランジスタＱＰ４１のドレインとトランジスタＱＮ４１のドレインとの間に接続され、電源電位ＨＶ_ＤＤが印加されるゲートを有するＮチャネルＭＯＳトランジスタＱＮ４２と、トランジスタＱＰ４１のドレイン電位を反転してトランジスタＱＮ５１のゲートに印加するインバータ４２と、トランジスタＱＮ４１のドレイン電位を反転してトランジスタＱＰ５１のゲートに印加するインバータ４３とを含んでいる。

ここで、インバータ４２の入力しきい電位（ロジックレベル）は、電源の中点電位（ＨＶ_ＤＤ＋Ｖ_ＳＳ）／２よりも低く設定され、インバータ４３の入力しきい電位（ロジックレベル）は、電源の中点電位よりも高く設定されている。入力しきい電位の設定は、インバータを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにおいて、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを調節したり、ゲート絶縁膜の厚さを調節したりすることによって行われる。

電源電圧ＬＶ_ＤＤが供給されていないときには、トランジスタＱＰ１１がオンしてトランジスタＱＮ１１がオフする。従って、ハイレベルの信号が入力されたインバータ４１が、ローレベルの反転ＰＯＣ信号を出力する。反転ＰＯＣ信号は、トランジスタＱＰ２１及びＱＰ２２を介してインバータ４１の入力に正帰還されるので、この状態が一層安定化される。

また、ローレベルの反転ＰＯＣ信号は、トランジスタＱＰ４１及びＱＮ４１のゲートに印加される。これにより、トランジスタＱＰ４１がオン状態となり、トランジスタＱＮ４１がオフ状態となる。トランジスタＱＰ４１のドレインから出力されるハイレベルの信号がインバータ４２に入力されるので、インバータ４２の出力信号がローレベルとなり、トランジスタＱＮ５１がオフ状態となる。その後、トランジスタＱＰ４１のドレインから出力されるハイレベルの信号がトランジスタＱＰ４２及びＱＮ４２を介して遅延されてインバータ４３に入力されるので、インバータ４３の出力信号がローレベルとなり、トランジスタＱＰ５１がオン状態となる。これにより、ハイレベルのＰＯＣ信号が出力される。

ここで、インバータ４２の入力しきい電位が低いことにより、インバータ４２の出力信号がローレベルとなるタイミングは早められ、インバータ４３の入力しきい電位が高いことにより、インバータ４３の出力信号がローレベルとなるタイミングはさらに遅延される。このようにして、ＰＯＣ信号をハイレベルにする際に、トランジスタＱＮ５１をオフしてからトランジスタＱＰ５１をオンするタイミング調整が行なわれ、トランジスタＱＰ５１及びＱＮ５１における貫通電流が防止される。

一方、電源電圧ＬＶ_ＤＤが供給されているときには、トランジスタＱＰ１１がオフ状態となり、トランジスタＱＮ１１がオン状態となる。従って、ローレベルの信号が入力されたインバータ４１が、ハイレベルの反転ＰＯＣ信号を出力する。これにより、トランジスタＱＰ２１がオフ状態となり、トランジスタＱＰ２２もオフ状態となるので、この状態が一層安定化される。

また、ハイレベルの反転ＰＯＣ信号は、トランジスタＱＰ４１及びＱＮ４１のゲートに印加される。これにより、トランジスタＱＰ４１がオフ状態となり、トランジスタＱＮ４１がオン状態となる。トランジスタＱＮ４１のドレインから出力されるローレベルの信号がインバータ４３に入力されるので、インバータ４３の出力信号がハイレベルとなり、トランジスタＱＰ５１がオフ状態となる。その後、トランジスタＱＮ４１のドレインから出力されるローレベルの信号がトランジスタＱＰ４２及びＱＮ４２を介して遅延されてインバータ４２に入力されるので、インバータ４２の出力信号がハイレベルとなり、トランジスタＱＮ５１がオン状態となる。これにより、ローレベルのＰＯＣ信号が出力される。

ここで、インバータ４３の入力しきい電位が高いことにより、インバータ４３の出力信号がハイレベルとなるタイミングは早められ、インバータ４２の入力しきい電位が低いことにより、インバータ４２の出力信号がハイレベルとなるタイミングはさらに遅延される。このようにして、ＰＯＣ信号をハイレベルにする際に、トランジスタＱＮ５１をオフしてからトランジスタＱＰ５１をオンするタイミング調整が行なわれ、トランジスタＱＰ５１及びＱＮ５１における貫通電流が防止される。

本発明の一実施形態に係る半導体集積回路の構成を示す図。 図１に示すＰＯＣ回路の構成を示す回路図。 従来の半導体集積回路の構成例を示す図。 図３に示すＰＯＣ回路の構成を示す回路図。 電源電圧ＬＶ_ＤＤが立ち上がる過渡状態を示す波形図。

符号の説明

１０ 内部回路、 ２０、４１〜４３ インバータ、 ３０ レベルシフト回路、 ４０ ＰＯＣ回路、 ＱＰ１〜ＱＰ５１ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ５１ ＮチャネルＭＯＳトランジスタ

Claims (5)

1. 第１の電源電圧と、該第１の電源電圧よりも高い第２の電源電圧とを含む複数の電源電圧が供給されて動作する半導体集積回路であって、
   第１の電源電圧が供給されたときに動作する内部回路と、
   前記内部回路の出力信号を第１の入力端子に入力すると共に前記出力信号が反転された反転出力信号を第２の入力端子に入力し、第２の電源電圧が供給されたときに、前記第１及び第２の入力端子に入力された信号のレベルをシフトさせたレベルシフト信号を第１及び第２の出力端子においてそれぞれ生成して、前記第１及び第２の出力端子の内の一方からレベルシフト信号を出力するレベルシフト回路と、
   第２の電源電圧を前記レベルシフト回路に供給する電源供給回路と、
   第２の電源電圧が供給され第１の電源電圧が供給されていないときに、前記電源供給回路の動作を停止させる制御回路と、
   第２の電源電圧が供給されたときに、前記レベルシフト回路から出力されるレベルシフト信号を出力パッドに供給する出力回路と、
   を具備する半導体集積回路。
2. 前記制御回路が、第２の電源電圧を与える２つの電位の内の高電位が供給されるソースを有するＰチャネルＭＯＳトランジスタと第２の電源電圧を与える２つの電位の内の低電位が供給されるソースを有するＮチャネルＭＯＳトランジスタとが直列に接続された終段回路を含み、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタのドレインから前記電源供給回路に制御信号を供給して前記電源供給回路の動作を制御し、制御信号をハイレベルにする際に、前記ＮチャネルＭＯＳトランジスタをオフしてから前記ＰチャネルＭＯＳトランジスタをオンするタイミング調整を行い、制御信号をローレベルにする際に、前記ＰチャネルＭＯＳトランジスタをオフしてから前記ＮチャネルＭＯＳトランジスタをオンするタイミング調整を行う、請求項１記載の半導体集積回路。
3. 前記制御回路が、
   前記高電位が供給されるソースと、第１の電源電圧が立ち上がったときにハイレベルとなる信号が印加されるゲートとを有する第２のＰチャネルＭＯＳトランジスタと、
   前記低電位が供給されるソースと、第１の電源電圧が立ち上がったときにハイレベルとなる信号が印加されるゲートとを有する第２のＮチャネルＭＯＳトランジスタと、
   前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、前記低電位が印加されるゲートを有する第３のＰチャネルＭＯＳトランジスタと、
   前記第２のＰチャネルＭＯＳトランジスタのドレインと前記第２のＮチャネルＭＯＳトランジスタのドレインとの間に接続され、前記高電位が印加されるゲートを有する第３のＮチャネルＭＯＳトランジスタと、
   前記第２のＰチャネルＭＯＳトランジスタのドレイン電位を反転して前記ＮチャネルＭＯＳトランジスタのゲートに印加する第１のインバータと、
   前記第２のＮチャネルＭＯＳトランジスタのドレイン電位を反転して前記ＰチャネルＭＯＳトランジスタのゲートに印加する第２のインバータと、
   をさらに含む、請求項２記載の半導体集積回路。
4. 前記第１のインバータが、前記第１のインバータに供給される電源の中点電位よりも高い入力しきい電位を有し、前記第２のインバータが、前記第２のインバータに供給される電源の中点電位よりも低い入力しきい電位を有する、請求項３記載の半導体集積回路。
5. 前記レベルシフト回路が、
   前記出力信号がゲートに入力される直列接続された第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタと、
   前記反転出力信号がゲートに入力される直列接続された第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、
   前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタに電流を供給する第３のＰチャネルＭＯＳトランジスタと、
   前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタに電流を供給する第４のＰチャネルＭＯＳトランジスタと、
   を含む、請求項１記載の半導体集積回路。

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