JP4241657B2

JP4241657B2 - 半導体集積回路

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Publication number: JP4241657B2
Application number: JP2005116749A
Authority: JP
Inventors: 浩関; 秀幸角張; 弘志常盤井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-04-14
Filing date: 2005-04-14
Publication date: 2009-03-18
Anticipated expiration: 2025-04-14
Also published as: US7656210B2; JP2006295773A; US20060232320A1

Description

本発明は、一般に、ＩＣやＬＳＩ等の半導体集積回路に関し、特に、複数の電源電位が供給されて動作する半導体集積回路に関する。

近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用されるＩＣやＬＳＩ等の半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると、極めて困難である。従って、異なる電源電位で動作する複数の半導体集積回路が互いに接続される場合が生じる。

そのような場合に対応するために、低い電源電位が供給されて動作する内部回路と高い電源電位が供給されて動作する出力ドライバとを有する半導体集積回路が開発されている。このように２種類の電源電位が供給されて動作する半導体集積回路の例について、図１を参照しながら説明する。

図１に示す半導体集積回路は、内部回路１０と、レベルシフト回路２１及び２２と、ＰＯＣ（パワーオンコントロール）回路３０と、ＮチャネルＭＯＳトランジスタ４１及びＰチャネルＭＯＳトランジスタ４２と、インバータ５１及び５２と、出力ドライバ６０とを有している。出力ドライバ６０は、ＰチャネルＭＯＳトランジスタ６１及びＮチャネルＭＯＳトランジスタ６２によって構成される。

この半導体集積回路には、低い電源電位ＬＶ_ＤＤ（例えば、１．５Ｖ）と、高い電源電位ＨＶ_ＤＤ（例えば、３．３Ｖ）と、基準電位Ｖ_ＳＳとが供給される。内部回路１０からレベルシフト回路２１及び２２に信号が供給されると、レベルシフト回路２１及び２２は、供給された信号のレベルをシフトさせることにより、電源電位ＨＶ_ＤＤが供給されて動作するインバータ５１及び５２に適したレベルの信号をそれぞれ生成する。これらの信号は、インバータ５１及び５２によってそれぞれ反転された後に、出力ドライバ６０を構成するトランジスタ６１及び６２のゲートにそれぞれ供給される。トランジスタ６１及び６２のドレインから出力された出力信号は、パッドを介して、電源電位ＨＶ_ＤＤ又はそれよりも高い電源電位で動作する外部回路に供給される。

このような半導体集積回路において、電源電位ＬＶ_ＤＤが供給されないときでも、パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶ_ＤＤが供給される場合がある。そのような場合においては、内部回路１０の出力がハイインピーダンス状態（電位不定）となるので、レベルシフト回路２１及び２２の出力が不定状態となり、その電位によっては、出力ドライバ６０を構成するトランジスタ６１及び６２の両方が共にオン状態となって、貫通電流が流れてしまうおそれがある。そこで、ＰＯＣ回路３０が、電源電位ＬＶ_ＤＤが供給されていないときにハイレベルのＰＯＣ信号とローレベルの反転ＰＯＣ信号とを出力することにより、トランジスタ４１及び４２をオンさせてインバータの入力電位を固定し、出力ドライバ６０を構成するトランジスタ６１及び６２の両方をオフさせている。

図５は、従来のＰＯＣ回路の構成を示す回路図である。このＰＯＣ回路は、電源電位ＬＶ_ＤＤに接続された抵抗Ｒ１と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ６１〜ＱＰ６２及びＮチャネルＭＯＳトランジスタＱＮ６１〜ＱＮ６２と、直列接続されたＰチャネルＭＯＳトランジスタＱＰ７１〜ＱＰ７２及び抵抗Ｒ２と、インバータＡを構成するＰチャネルＭＯＳトランジスタＱＰ８１及びＮチャネルＭＯＳトランジスタＱＮ８１と、インバータＢを構成するＰチャネルＭＯＳトランジスタＱＰ９１及びＮチャネルＭＯＳトランジスタＱＮ９１とを含んでいる。

電源電位ＬＶ_ＤＤが供給されていないときには、電源電位ＬＶ_ＤＤがローレベルになるので、トランジスタＱＰ６１〜ＱＰ６２がオンしてトランジスタＱＮ６１〜ＱＮ６２がオフする。従って、ハイレベルの信号が入力されたインバータＡが、ローレベルの反転ＰＯＣ信号を出力し、ローレベルの反転ＰＯＣ信号が入力されたインバータＢが、ハイレベルのＰＯＣ信号を出力する。反転ＰＯＣ信号は、トランジスタＱＰ７１に正帰還されて、この状態を一層安定化する。

一方、電源電位ＬＶ_ＤＤが供給されているときには、各部のレベル関係が逆転して、インバータＡがハイレベルの反転ＰＯＣ信号を出力し、インバータＢがローレベルのＰＯＣ信号を出力する。しかしながら、電源電位ＬＶ_ＤＤが１．５Ｖで電源電位ＨＶ_ＤＤが３Ｖである場合には、トランジスタＱＰ６１のソース電位は３Ｖであり、トランジスタＱＰ６１のゲート電位は１．５Ｖであるので、トランジスタＱＰ６１及びＱＰ６２をオフ状態にすることができず、直列接続されたトランジスタＱＰ６１〜ＱＰ６２及びＱＮ６１〜ＱＮ６２に貫通電流が流れてしまう。この貫通電流は、電源電位ＬＶ_ＤＤと電源電位ＨＶ_ＤＤとの電位差が大きいほど大きくなる。従来は、トランジスタＱＰ６１〜ＱＰ６２の電流供給能力を落とすことによって貫通電流を低減していたが、そのために特殊なサイズのトランジスタが必要になることから、半導体集積回路のレイアウト設計において負担となっていた。

関連する技術として、下記の特許文献１には、消費電力の増加を抑えながら、多種の電源電圧に対応する電子回路に入力する供給電圧種別信号を自動的に生成する電源電圧検知回路が開示されている。特許文献１の図１において、供給電圧センス回路１６Ａは、電源電圧ＶＤＤＸが５Ｖであるときに基準電圧Ｖ３をローレベルと判定し、電源電圧ＶＤＤＸが３Ｖであるときに基準電圧Ｖ３をハイレベルと判定する。しかしながら、特許文献１には、２種類の電源電位の内の一方のみが供給されているときに回路に流れる貫通電流を低減することに関しては何ら開示されていない。

下記の特許文献２には、半導体集積回路に内蔵され、電源電圧が所定のレベルより低い間は内部回路が非活性となるように制御するスタータ回路等に適用されるレベル検出回路が開示されている。特許文献２の図１において、電源電圧ＶＣＣが、３つのＮＭＯＳトランジシタのしきい電圧分だけ降下されてＮＭＯＳトランジシタ２７のゲートに印加され、トランジシタ２７のゲート電圧に応じてドレイン電圧ＳＴＴＸが変化することにより、レベル検出が行われる。しかしながら、特許文献２にも、２種類の電源電位の内の一方のみが供給されているときに回路に流れる貫通電流を低減することに関しては何ら開示されていない。

下記の特許文献３には、待機動作等において電源の供給が制御される回路ブロックを有する集積回路において、電源が切られた回路ブロックから出力される不安定な信号による貫通電流を防止する集積回路が開示されている。特許文献３の図１において、回路ブロック１０の電源切断に先立ってマスク信号ＭＡＳＫが「Ｌ」にされると、ＮＡＮＤ２４ａとインバータ２４ｂとによって構成されるラッチ回路２４によってノードＮ１が「Ｌ」に保持される。その後、電源が切断されて電源電位ＶＤＤ１が「Ｌ」レベルに低下すると、ＮＡＮＤ２４ａの出力信号は「Ｈ」に固定される。この状態で回路ブロック１０から不安定なマスク信号ＭＡＳＫが出力されてもノードＮ１のレベルは「Ｌ」に保持されるので、ゲート回路２１_１〜２１_ｎが閉じられたままとなり、回路ブロック１０からの不安定な信号ＳＩＧ_１〜ＳＩＧ_ｎによる論理回路２２の貫通電流を防止できる。しかしながら、この集積回路に２種類の電源電位が供給される場合に、例えば、ＮＡＮＤ２４ａに供給される電源電位が電源電位ＶＤＤ１よりも高い場合には、ＮＡＮＤ２４ａの電流供給能力をかなり抑えないと、大きな貫通電流が流れてしまう。

下記の特許文献４には、複数電源を有する半導体装置の一方の電源が立ち上がって他方の電源がまだ立ち上がっていない過渡的な状態においても、内部回路の状態を確定して貫通電流や衝突電流を抑制する半導体集積回路の多電源インターフェース装置が開示されている。特許文献４の図１において、内部電源１５が先に立ち上がって外部Ｉ／Ｏ電源１３がまだ立ち上がっていない過渡的状態において、トランジスタ１０がバッファ回路１２に電源電圧を供給する。しかしながら、バッファ回路１２の入力に接続されている外部端子がフローティングされている場合には、バッファ回路１２に貫通電流が流れるおそれがある。
特開平９−２５２５３２号公報（第１、４、５頁、図１）特開平５−１３６６７１号公報（第１、４頁、図１）特開２００４−２０８１０８号公報（第１頁、図１）特開２００４−１６５９９３号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、複数の電源電位が供給されて動作する半導体集積回路において、２種類の電源電位の両者が供給されているときに判定回路に流れる貫通電流を低減することを目的とする。

以上の課題を解決するため、本発明に係る半導体集積回路は、第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、第２の電源電位が供給されて動作し、ゲートに印加された第２の電源電位を降下させてソースから出力するＮチャネルＭＯＳトランジスタを含む電位降下回路と、電位降下回路から出力される電位が供給されて動作し、第１の電源電位がハイレベルであるかローレベルであるかを判定する判定回路と、判定回路から出力される判定結果に基づいて、第１の電源電位が供給されているか否かを表す制御信号を出力するバッファ回路とを具備する。
そして、判定回路が、第１の電源電位を入力して反転する第１のインバータと、第２の電源電位と第１のインバータの出力ノードとの間にソース・ドレイン経路が直列に接続された複数のＰチャネルＭＯＳトランジスタと、第１のインバータから出力される信号を反転する第２のインバータとを含み、第２のインバータから出力される信号が、複数のＰチャネルＭＯＳトランジスタの内の第１のＰチャネルＭＯＳトランジスタのゲートに供給され、複数のＰチャネルＭＯＳトランジスタの内の他のＰチャネルＭＯＳトランジスタのゲートが第１の電位に接続される。

ここで、電位降下回路が、ドレイン・ソース経路が直列に接続され、ゲートに第２の電源電位が印加される複数のＮチャネルＭＯＳトランジスタを含むようにしても良いし、あるいは、飽和接続された複数のＮチャネルＭＯＳトランジスタを直列接続することによって構成されるようにしても良い。

さらに、第１のインバータが、ソース・ドレイン経路が直列に接続され、ゲートに第１の電源電位が印加される複数のＰチャネルＭＯＳトランジスタを含み、第２のインバータが、ソース・ドレイン経路が直列に接続され、ゲートに第１のインバータから出力される信号が印加される複数のＰチャネルＭＯＳトランジスタを含むようにしても良い。また、バッファ回路が、複数のインバータを含み、判定回路から出力される判定結果に基づいて、第１の電源電位が供給されているか否かを表す差動信号を出力するようにしても良い。

以上において、半導体集積回路は、第１の電源電位が供給されて動作する内部回路と、内部回路から出力される信号の電位をシフトさせる第１のレベルシフタ及び第２のレベルシフタと、第２の電源電位が供給されたときに、それぞれ第１及び第２のレベルシフタから出力される信号に基づいて出力信号を生成する直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む出力ドライバと、バッファ回路から出力される制御信号に基づいて、ＰチャネルＭＯＳトランジスタのゲート電位をハイレベルに固定すると共に、ＮチャネルＭＯＳトランジスタのゲート電位をローレベルに固定するスイッチ回路とをさらに具備するようにしても良い。

以上の様に構成した本発明によれば、電位降下回路によって第２の電源電位を降下させて得られた電源電位を判定回路に供給するようにしたので、第１の電源電位及び第２の電源電位が供給されているときに判定回路に流れる貫通電流を低減することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図１は、本発明の実施形態の前提となる参考例に係る半導体集積回路の構成を示す図である。図１に示すように、この半導体集積回路は、内部回路１０と、レベルシフト回路２１及び２２と、ＰＯＣ（パワーオンコントロール）回路３０と、ＮチャネルＭＯＳトランジスタ４１及びＰチャネルＭＯＳトランジスタ４２と、インバータ５１及び５２と、出力ドライバ６０とを有している。出力ドライバ６０は、ＰチャネルＭＯＳトランジスタ６１及びＮチャネルＭＯＳトランジスタ６２によって構成される。

この半導体集積回路には、低い電源電位ＬＶ_ＤＤ（例えば、１．５Ｖ）と、高い電源電位ＨＶ_ＤＤ（例えば、３．３Ｖ）と、基準電位Ｖ_ＳＳ（例えば、接地電位０Ｖ）とが供給される。内部回路１０からレベルシフト回路２１及び２２に信号が供給されると、レベルシフト回路２１及び２２は、供給された信号のレベルをシフトさせることにより、電源電位ＨＶ_ＤＤで動作するインバータ５１に適したレベルの信号をそれぞれ生成する。これらの信号は、インバータ５１及び５２によってそれぞれ反転された後、出力ドライバ６０を構成するトランジスタ６１及び６２のゲートにそれぞれ供給される。トランジスタ６１及び６２のドレインから出力された出力信号は、パッドを介して、電源電位ＨＶ_ＤＤ又はそれよりも高い電源電位で動作する外部回路に供給される。

このような半導体集積回路において、電源電位ＬＶ_ＤＤが供給されないときでも、パッドに接続されている外部回路が動作している等の理由により、電源電位ＨＶ_ＤＤが供給される場合がある。そのような場合においては、内部回路１０の出力がハイインピーダンス状態（電位不定）となるので、レベルシフト回路２１及び２２の出力が不定状態となり、その電位によっては、出力ドライバ６０を構成するトランジスタ６１及び６２の両方が共にオン状態となって、貫通電流が流れてしまうおそれがある。そこで、ＰＯＣ回路３０が、電源電位ＬＶ_ＤＤが供給されないときにハイレベルのＰＯＣ信号とローレベルの反転ＰＯＣ信号とを出力することにより、トランジスタ４１及び４２をオンさせてインバータの入力電位を固定し、出力ドライバ６０を構成するトランジスタ６１及び６２の両方をオフさせている。

図２は、上記参考例において用いられるＰＯＣ回路の構成を示す回路図である。ＰＯＣ回路３０は、電源電位ＨＶ_ＤＤが供給されたときに電源電位ＨＶ_ＤＤを降下させて出力する電位降下回路３１と、電位降下回路３１から出力される電位が供給されて動作し、電源電位ＬＶ_ＤＤがハイレベルであるかローレベルであるかを判定する判定回路３２と、判定回路３２から出力される判定結果に基づいて、電源電位ＬＶ_ＤＤが供給されているか否かを表す制御信号として差動のＰＯＣ信号及び反転ＰＯＣ信号を出力するバッファ回路３３とを含んでいる。

電位降下回路３１においては、複数のＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１４のドレイン・ソース領域が直列に接続されており、トランジスタＱＮ１１のドレインに電源電位ＨＶ_ＤＤが印加されると共に、トランジスタＱＮ１１〜ＱＮ１４のゲートに電源電位ＨＶ_ＤＤが印加される。トランジスタＱＮ１４は、ゲートに印加された電源電位ＨＶ_ＤＤを降下させて、降下した電源電位をソースから出力する。

本参考例においては、電位降下回路３１が複数のトランジスタＱＮ１１〜ＱＮ１４を含んでいるが、図３の（ａ）に示すように、これらを１つのＮチャネルＭＯＳトランジスタに置き換えても良い。その場合に、トランジスタのソース（図２のノードＮ１）の電位は、（ＨＶ_ＤＤ−Ｖ_ＴＨＮ）となる。ここで、Ｖ_ＴＨＮは、ＮチャネルＭＯＳトランジスタのゲート・ソース間のしきい電圧を表しており、例えば、ＨＶ_ＤＤが３．３ＶでＶ_ＴＨＮが０．６Ｖである場合には、ノードＮ１の電位は２．７Ｖとなる。図２に示すように、複数のＮチャネルＭＯＳトランジスタを直列に接続する場合には、ノードＮ１における電位がさらに若干低下する。

また、図３の（ｂ）及び（ｃ）に示すように、飽和接続された複数のＮチャネルＭＯＳトランジスタを直列接続することによって電位降下回路３１を構成するようにしても良い。その場合には、直列接続されるトランジスタの数をＮとすると、最後のトランジスタのソース（図２のノードＮ１）の電位を（ＨＶ_ＤＤ−Ｎ・Ｖ_ＴＨＮ）に低下させることができる。

再び図２を参照すると、判定回路３２は、複数のＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１４とＮチャネルＭＯＳトランジスタＱＮ１５とによって構成される第１のインバータと、電源電位ＨＶ_ＤＤと第１のインバータの出力ノードＮ２との間にソース・ドレイン経路が直列に接続された複数のＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２と、複数のＰチャネルＭＯＳトランジスタＱＰ２３〜ＱＰ２５とＮチャネルＭＯＳトランジスタＱＮ２１とによって構成される第２のインバータとを含んでいる。

図２においては、第１のインバータが複数のＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１４を含んでいるが、これらを１つのＰチャネルＭＯＳトランジスタに置き換えても良い。同様に、第２のインバータが複数のＰチャネルＭＯＳトランジスタＱＰ２３〜ＱＰ２５を含んでいるが、これらを１つのＰチャネルＭＯＳトランジスタに置き換えても良い。

第１のインバータは、ノードＮ１の電位と基準電位Ｖ_ＳＳとのほぼ中間の電位を中点電位として動作し、電源電位ＬＶ_ＤＤが中点電位よりも高いときにローレベルの信号を出力し、電源電位ＬＶ_ＤＤが中点電位よりも低いときにハイレベルの信号を出力する。例えば、ノードＮ１の電位が２．７Ｖであるとすると、中点電位は、ほぼ１．３５Ｖとなるので、第１のインバータは、電源電位ＬＶ_ＤＤとして１．５Ｖが入力されると、これをハイレベルとみなして、ローレベルの信号を出力する。

本参考例においては、電位降下回路３１の働きによってノードＮ１の電位が電源電位ＨＶ_ＤＤよりも降下しているので、電位降下回路３１と判定回路３２の第１のインバータとに流れる貫通電流の値を従来よりも小さくすることができる。また、特殊なサイズのトランジスタが不要であることから、ゲートアレイやエンベテッドアレイの入出力部においても本発明を適用できる。

第１のインバータから出力される信号は、第２のインバータに入力され、レベルが反転された信号が第２のインバータから出力される。第２のインバータから出力される信号は、トランジスタＱＰ２１のゲートに供給され、トランジスタＱＰ２１のドレインから出力される信号がトランジスタＱＰ２２を介して第２のインバータの入力に正帰還されて、この状態を一層安定化する。ここで、トランジスタＱＰ２２のゲートは基準電位Ｖ_ＳＳに接続されているので、電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＰ２１のドレインからトランジスタＱＰ２２のソースにハイレベルの信号が供給されると、トランジスタＱＰ２２は完全にオン状態となる。

バッファ回路３３は、ＰチャネルＭＯＳトランジスタＱＰ３１及びＮチャネルＭＯＳトランジスタＱＮ３１によって構成される第３のインバータと、ＰチャネルＭＯＳトランジスタＱＰ４１及びＮチャネルＭＯＳトランジスタＱＮ４１によって構成される第４のインバータと、ＰチャネルＭＯＳトランジスタＱＰ５１及びＮチャネルＭＯＳトランジスタＱＮ５１によって構成される第５のインバータとを含んでおり、第４のインバータから反転ＰＯＣ信号を出力し、第５のインバータからＰＯＣ信号を出力する。

次に、本発明の実施形態について説明する。
図４は、本発明の実施形態において用いられるＰＯＣ回路の構成を示す回路図である。本実施形態において用いられるＰＯＣ回路７０は、上記参考例において用いられるＰＯＣ回路３０（図２）において、判定回路３２を判定回路７１に変更したものであり、その他の点に関しては図２に示すＰＯＣ回路３０と同一である。
図４に示すように、判定回路７１において、ＰチャネルＭＯＳトランジスタＱＰ２２のゲートが、基準電位Ｖ_ＳＳではなく、電源電位ＬＶ_ＤＤに接続されている。

先に説明したように、トランジスタＱＰ２２のゲートを基準電位Ｖ_ＳＳに接続する場合には、電源電位ＬＶ_ＤＤが供給されていないときに、トランジスタＱＰ２１のドレインからトランジスタＱＰ２２のソースにハイレベルの信号が供給されると、トランジスタＱＰ２２は完全にオン状態となっている。従って、電源電位ＬＶ_ＤＤの供給が開始されたときに、ノードＮ２をハイレベルからローレベルに変化させるためには、ＮチャネルＭＯＳトランジスタＱＮ１５が、それに打ち勝って電流を流さなければならず、トランジスタＱＮ１５に大きな電流供給能力を与える必要があると共に、ノードＮ２がハイレベルからローレベルに変化する際に流れる電流も大きくなる。

これに対し、本実施形態においては、トランジスタＱＰ２２のゲートを電源電位ＬＶ_ＤＤに接続しているので、電源電位ＬＶ_ＤＤが上昇することにより、トランジスタＱＰ２２のドレインから出力される電流が減少する。従って、トランジスタＱＮ１５に大きな電流供給能力を与える必要がなく、特殊なサイズのトランジスタが不要であることから、ゲートアレイやエンベテッドアレイの入出力部においても本発明を適用することができる。

参考例に係る半導体集積回路の構成を示す図。上記参考例において用いられるＰＯＣ回路の構成を示す回路図。図２における電位降下回路の具体的な回路例を示す図。本発明の実施形態において用いられるＰＯＣ回路の構成を示す回路図。従来のＰＯＣ回路の構成を示す回路図。

符号の説明

１０内部回路、２１、２２レベルシフト回路、３０、７０ＰＯＣ回路、３１電位降下回路、３２、７１判定回路、３３バッファ回路、４１、６２ＮチャネルＭＯＳトランジスタ、４２、６１ＰチャネルＭＯＳトランジスタ、５１、５２インバータ、６０出力ドライバ、ＱＰ１１〜ＱＰ５１ＰチャネルＭＯＳトランジスタ、ＱＮ１１〜ＱＮ５１ＮチャネルＭＯＳトランジスタ

Claims

第１の電源電位と、該第１の電源電位よりも高い第２の電源電位とを含む複数の電源電位が供給されて動作する半導体集積回路であって、
第２の電源電位が供給されて動作し、ゲートに印加された第２の電源電位を降下させてソースから出力するＮチャネルＭＯＳトランジスタを含む電位降下回路と、
前記電位降下回路から出力される電位が供給されて動作し、第１の電源電位がハイレベルであるかローレベルであるかを判定する判定回路と、
前記判定回路から出力される判定結果に基づいて、第１の電源電位が供給されているか否かを表す制御信号を出力するバッファ回路と、
を具備し、
前記判定回路が、
第１の電源電位を入力して反転する第１のインバータと、
第２の電源電位と前記第１のインバータの出力ノードとの間にソース・ドレイン経路が直列に接続された複数のＰチャネルＭＯＳトランジスタと、
前記第１のインバータから出力される信号を反転する第２のインバータと、
を含み、前記第２のインバータから出力される信号が、前記複数のＰチャネルＭＯＳトランジスタの内の第１のＰチャネルＭＯＳトランジスタのゲートに供給され、前記複数のＰチャネルＭＯＳトランジスタの内の他のＰチャネルＭＯＳトランジスタのゲートが第１の電位に接続されている半導体集積回路。
前記電位降下回路が、ドレイン・ソース経路が直列に接続され、ゲートに第２の電源電位が印加される複数のＮチャネルＭＯＳトランジスタを含む、請求項１記載の半導体集積回路。
前記電位降下回路が、飽和接続された複数のＮチャネルＭＯＳトランジスタを直列接続することによって構成される、請求項１記載の半導体集積回路。
前記第１のインバータが、ソース・ドレイン経路が直列に接続され、ゲートに第１の電源電位が印加される複数のＰチャネルＭＯＳトランジスタを含み、
前記第２のインバータが、ソース・ドレイン経路が直列に接続され、ゲートに前記第１のインバータから出力される信号が印加される複数のＰチャネルＭＯＳトランジスタを含む、
請求項１記載の半導体集積回路。
前記バッファ回路が、複数のインバータを含み、前記判定回路から出力される判定結果に基づいて、第１の電源電位が供給されているか否かを表す差動信号を出力する、請求項１記載の半導体集積回路。
第１の電源電位が供給されて動作する内部回路と、
前記内部回路から出力される信号の電位をシフトさせる第１のレベルシフタ及び第２のレベルシフタと、
第２の電源電位が供給されたときに、それぞれ前記第１及び第２のレベルシフタから出力される信号に基づいて出力信号を生成する直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む出力ドライバと、
前記バッファ回路から出力される制御信号に基づいて、前記ＰチャネルＭＯＳトランジスタのゲート電位をハイレベルに固定すると共に、前記ＮチャネルＭＯＳトランジスタのゲート電位をローレベルに固定するスイッチ回路と、
をさらに具備する、請求項１記載の半導体集積回路。