KR100392556B1

KR100392556B1 - 시모스회로용입력버퍼

Info

Publication number: KR100392556B1
Application number: KR1019950001339A
Authority: KR
Inventors: 로버트제이.프로엡스팅; 심현수
Original assignee: 주식회사 하이닉스반도체
Priority date: 1994-01-31
Filing date: 1995-01-25
Publication date: 2003-11-12
Also published as: DE19502598B4; JP3676408B2; DE19502598A1; US5731713A; JPH0851352A; KR950035088A

Abstract

본 발명은 동적 임의 접근 메모리, 마이크로프로세서 등과 같이 TTL 논리 높고 낮은 수준의 신호를 수신하기 위한 시모스 회로에 대한 시모스 입력 버퍼에 관한 것이다. 입력 버퍼는 실질적으로 동일한 트랜스컨덕턴스를 갖도록 구성되고 바이어스 전압과 더 낮은 전압(즉, 기저) 사이에 일련의 전류 경로를 형성하도록 접속되어, 대표적으로는 특정화된 TTL 논리 높고 낮은 수준 사이의 대략 중간에 입력 단계의 트립 포인트를 설정하는 p-채널 및 n-채널 모스 트랜지스터로부터 형성된 입력 단계를 포함한다. 입력 버퍼를 조작하는 바이어스와 더 낮은 전압 간의 차이는 적어도 하나의 모스 트랜지스터가 TTL 논리 높거나 낮은 수준 입력에 대해서 꺼짐으로서 입력 신호가 그 수준에 있는 동안에는 전력 소모가 없도록 한다. 입력 버퍼는 또한 대칭적 전원 공급 노이즈에 무감각하게 하며, 전력 소모를 감소시키고, 역치 전압 범위에 무감각하게 한다.

Description

시모스 회로용 입력 버퍼

본 발명은 입력 버퍼 회로에 관한 것으로, 보다 상세하게는, TTL 호환 CMOS 입력 버퍼 회로에 관한 것이다. 본 발명에 따른 회로는 전원 공급 노드의 트랜지스터 문턱 전압 및 대칭 노이즈의 영향을 비교적 받지 않는 스위칭 문턱 전압을 회로에 제공할 수 있다.

오늘날 반도체 제조 기술에 의하면 바이폴라(bipolar), 전계효과, CMOS 등을 포함하는 다양한 방법으로 디지털 회로를 구현할 수 있다. 상기의 방법들을 이용하여 각각 고유의 장점 및 단점을 가지는 다양한 로직을 사용할 수 있다. 예를 들어, 트랜지스터-트랜지스터-논리 회로(TTL)는 바이폴라 트랜지스터를 사용하고, 처리속도가 빠르고 큰 규모의 집적회로에 널리 사용할 수 있는 회로를 제공한다. 전계 효과(MOS) 기술은 처리속도가 빠르지는 않지만, 마이크로프로세서, 메모리 등과 같은 고집적회로에 사용하기 적합하다.

하나의 시스템에는 통상적으로 다양한 기술이 혼용되어 사용된다. 예를 들어, 디지털 시스템에는 TTL 제어회로가 SRAM 또는 DRAM으로 구현된 CMOS 데이터 저장장치와 같이 사용될 수 있다. 입력 및 출력 버퍼는 각각 TTL 신호를 받아들여 이들을 CMOS 환경에 적용하거나, 또는 그 반대 경우로 작동하는 기술들 간의 인터페이스를 제공한다.

CMOS 기술은 NMOS 및 PMOS와 같은 상보적인 도전형의 트랜지스터를 제공한다. NMOS 장치는 게이트 전극이 양극으로 바이어스되면 도통하는 반면, 이 경우 PMOS 장치는 도통하지 않는다. 반대로, PMOS 장치는 게이트 전극이 음극으로 바이어스되면 도통하는 반면, 이 경우 NMOS 장치는 도통하지 않는다. 이러한 기술에서는, 고전위 공급 전압을 출력 노드에 접속하는 PMOS 트랜지스터 및 저전위 공급 전압을 출력 노드에 접속하는 NMOS 트랜지스터를 이용하여 논리 인버터를 구성한다.이 때, 두 트랜지스터의 게이트 노드는 입력 노드에 공통 접속된다. 논리 상태 " 1" 및 " 0" 사이의 전압 차이로 인하여, CMOS 회로는 상대적으로 높은 노이즈 면역성을 갖는다. 또한, 공급전압의 입력 신호가 안정적이면, 두 트랜지스터 중의 하나는 도통하지 않으므로, 논리 게이트는 전력을 소비하지 않는다.

그러나, 이러한 조건에서 필수적으로 전력 소비가 없다는 것은 CMOS 회로가 다른 입력 전압과 같은 전력을 소비하지 않는다거나 노이즈에 민감하지 않다는 것을 의미하지는 않는다. 이것은 제 1A 및 1B 도와 관련하여 추가로 설명한다.

제 1A 도는 TTL 호환성 CMOS 입력 버퍼를 제공하는 NMOS 트랜지스터 Q2 및 PMOS 트랜지스터 Q1 으로 이루어지는 종래의 CMOS 입력단(12)를 도시한다. TTL 회로(10)는 입력단(12)에 전위(V_i)의 입력 신호를 제공한다. 두 트랜지스터 Q1 및 Q2 는 보통 5 V인 양극 공급 전압 V_cc와 보통 그라운드 상태인 저전위 공급 전압 V_ss사이에 접속된다(PMOS 트랜지스터의 기호는 게이트 노드상에서 원으로 표시된다.). PMOS와 NMOS 트랜지스터 사이의 상호접속은 입력단에 의해 만들어지는 출력 전압 V_o이 발생하는 입력단(12)의 출력 단자를 제공한다.

상기의 구성을 사용하는 회로에 있어서, 입력단(12)은 입력 전압(V_i)이 트랜지스터 Q1 및 Q2 가 실질적으로 동일한 포화 전류를 전도시키는 " 트립 포인트(trip point)"를 갖는다. 이 트립 포인트는 NMOS 트랜지스터 Q2 가 출력 V_o를 그라운드 강압하는 전압보다 높고 PMOS 트랜지스터 Q1 이 출력 V_o를 V_cc로 승압하는전압보나 낮은 낮은 입력 전압 레벨이다.

CMOS 입력단(12)의 트립 포인트는 V_i의 하이 및 로우 입력 레벨, 통상 특정화된 2.4 및 0.8 의 중간 또는 1.6 V의 범위에서 선택된다. 그러나, 입력 전압 V_i이 상기 NMOS 트랜지스터 Q2 의 문턱 전압(V_t또는 V_tn: 약 0.8 V) 이상이면서 V_cc에서 PMOS 트랜지스터 Q1 의 문턱 전압(V_t또는 V_tp)을 뺀 전압 이하인 경우에는, Q1 및 Q2 모두가 전도성을 가진다. 전류는 V_cc로부터 V_ss로 흐르며 회로는 전력을 소비하게 된다. 이렇게 하여, 많은 TTL 회로가 그들의 특정된 최소 레벨인 2.4 V 이상의 하이 입력 논리 레벨을 만들 수 있지만, 이들은 전형적으로 PMOS 트랜지스터를 끄기에 충분한 출력 레벨(즉, V_cc에서 PMOS 문턱 전압을 뺀 전압)에 도달하지는 않는다. 그러므로, TTL 회로(10)가 불충분한 하이 레벨로 입력 신호 V_i를 입력단(12)에 제공하는 경우에는, CMOS 쌍의 트랜지스터 모두가 켜지고, 이는 전류가 V_cc에서 V_ss로 흐르게 하여 전력이 소모된다.

선행기술에서 5 V TTL 호환성 CMOS 정적 입력 버퍼는 통상적으로 V_cc과 V_ss의 사이(통상적으로 V_ss보다 약 1.6 V 높고 및 V_cc보다 3.4 V 낮은 전압)에 비대칭적으로 설정된 트립 포인트를 갖는다. 이 비대칭적 배치는 많은 정적 입력 버퍼가 V_ss입력 단자상에 나타나는 노이즈에 특히 민감한 원인이 된다.

전력 공급 노이즈는 제 1B 도를 참조하면 쉽게 이해할 수 있다. 제 1B 도는핀 접속(13)에 의해 V_cc공급 전압에 접속된 V_cc단자 및 핀 접속(15)에 의해 V_ss에 접속된 V_ss단자를 갖는 집적 회로(14)를 도시하고 있다. 상업적 설계에 있어서는 이들 핀 접속의 임피던스를 낮게 유지하도록 하지만, 무시할 수 없는 인덕턴스가 있다. 이들 인덕턴스는 제 1B 도에서 공급 리드 인덕턴스(L1), 및 상응하는 실질적으로 동일한 그라운드 또는 리턴 리드 인덕턴스(return lead inductance:L2)로 도시되어 있다.

DRAM과 같은 CMOS 장치는 대기시에는 전류를 소모하지 않지만, 동작 사이클 초기에는 급격하게 다량의 전류를 소모한다. 인덕터를 통한 순간 전압은 L(di/dt)이기 때문에, 리드 인덕턴스 L 에 의해 증폭된 전류(di/dt)의 급격한 변화는 L1 을 통해 1 V를 발생시킬 수 있다. 회로(14)는 전하를 저장하지 않기 때문에(그리고 출력 핀을 통한 어떤 전류도 무시함), 실질적으로 di₁/dt = di₂/dt 가 되도록 공급 전류 I₁는 리턴 전류 I₂와 같다. 또한, 인덕턴스 L1 및 L2 는 실질적으로 동일하기 때문에, L1 을 통한 1 V 감소는 인덕턴스 L2 를 통한 1 V의 감소로서 나타난다. 그 결과는 전류가 증가되는 동안 V_cc단자의 전위가 V_ss단자에서 전위가 증가하는 것과 동일한 양 감소하고, 전류가 감소되는 동안에는 그 반대가 되는 결과를 가져온다. 그리하여, 인덕턴스 L2 를 통한 1 V 감소는 V_ss단자에서 1 V 증가를 유발하며, 인덕턴스 L1 을 통한 1 V 감소는 V_cc단자에서의 1 V 감소를 유발한다. 그러므로 노이즈는 대칭적이다. 또한, 출력 노드는 V_ss로부터 V_cc에(또는 그 반대로) 동시에 모두 교환시켜, 출력 리드에서 대신 발생하는 V_ss(또는 V_cc)의 상응하는 전류 없이도 V_cc(또는 V_ss)로부터 전류를 끌어낼 수 있다. 이것은 비대칭 노이즈를 발생시킨다. 이러한 바람직하지 못한 효과는 통상 출력 버퍼를 구동시키는 별도의 전력 공급 핀에 의해 방지되어, 메인 전력 공급 노이즈는 대칭으로 남아있게 된다.

V_cc및 V_ss가 대칭적으로 변화하기 때문에, 선행 기술의 제 1A 도의 회로의 트립 포인트는 변화하게 된다. 입력 스위칭 문턱 전압 또는 트립 포인트에서, Q1 및 Q2 를 통한 포화 전류는 동일하다. 1.6 V의 트립 포인트를 달성하기 위해서는 1.6 V에서 NMOS 트랜지스터 Q2 및 PMOS 트랜지스터 Q1 이 동일한 포화 전류를 갖도록 회로를 설계할 필요가 있다. 1.6 V의 입력 전압에서, NMOS 트랜지스터 Q2 는 그 문턱 전압 보다 V_i- V_ss- V_t= 1.6 - 0 - 0.8 = 0.8 V 이상의 전압에서 도통한다. 1.6 V의 입력 전압에서, 0.8 V의 PMOS 문턱 전압값의 절대치 및 5.0 V의 V_cc공급 전압으로 PMOS 트랜지스터 Q1 은 V_cc- V_i- ｜V_tp｜ = 5 - 1.6 - 0.8 = 2.6 V에 의해 켜진다. 1.6 V의 트립 포인트를 달성하기 위해서는 PMOS 트랜지스터보다 훨씬 높은 NMOS 트랜지스터의 트랜스컨덕턴스, g_n가 요구된다.

이러한 예에서, NMOS 트랜지스터는 2.6 mA/V(앞서 산출된 0.8 V로 곱하여 2.08 mA 가 됨)의 트랜스컨덕턴스를 갖도록 설계되어 있고, PMOS 는 0.8 mA/V(앞서 산출된 2.6 V로 곱하여 역시 2.08 mA 가 됨)의 트랜스컨덕턴스를 갖도록 설계된다.

이 실시예에서, 전원 공급 노이즈가 그라운드 보다 1 V 낮은 V_ss를 발생시키는 경우, NMOS 트랜지스터 Q2 를 통한 전도는 2.6 mA 만큼 증가된다. 전원 공급 이동의 대칭성은 V_cc를 1 V 증가시켜 , PMOS 트랜지스터 Q1 을 통한 전도가 0.8 mA 만큼 증가되게 한다. 그리하여, 두개의 전원 공급의 대칭적 노이즈는 Q1 및 Q2의 포화전류의 매우 비대칭적인 전하를 유발한다. 물론, 이것은 목적 트립 포인트 1.6 V를 달성하기 위해 필요한 Q1 및 Q2 의 상이한 트랜스컨덕턴스 때문이다.

이 실시예에서, V_ss및 V_cc의 1 V로 가정한 대칭성 노이즈에 의해 트립 포인트는 1.07 V로 이동한다. 1.07 V 입력시 Q2 및 Q1 에 대한 전류를 계산하면 다음과 같다:

1.07 V에서 전류는 같기 때문에, 트립 포인트는 1.07 V이다. 그리하여, 노이즈는 대칭적이지만, 전원 단자상의 1 V의 노이즈는 1.6 V 에서 1.07 V까지 0.53 V의 변화를 가지고 트립 포인트를 이동시킨다. 이렇게 해서, 집적 회로의 작동에 의해 발생하는 전원 단자에서의 대칭적 노이즈는 그러한 회로상에서 입력 버퍼의 트립 포인트를 교대로 변화시킨다. 이것은 입력 버퍼가 외부에서 제공된 논리 "0" 을 논리 " 1" 로 전환시키거나, 외부에서 제공된 논리 "1"를 논리 " 0" 로 전환시킬수 있다.

종래의 정적 CMOS 입력 버퍼의 트립 포인트는 PMOS 및 NMOS 트랜지스터 문턱 전압 변화에 의해 변화된다. 상기한 바와 같이, 특정 TTL 호환성 정적 CMOS 입력 버퍼의 트립 포인트로 통상적으로 특정 하이 레벨 또는 로우 레벨사이의 중간값 또는 1.6 V가 선택된다. 상기한 바와 같이, 대체로 트립포인트에서 동일한 양의 전류를 전도시키는 트랜스컨덕턴스의 PMOS 및 NMOS 트랜지스터를 제조함으로써 트립 포인트를 설정한다. 통상적으로 이것은 NMOS 트랜지스터의 트랜스컨덕턴스가 PMOS 트랜지스터보다 적어도 3 배 이상이 될 것을 요구한다. PMOS 트랜지스터의 문턱 전압의 변화는 낮은 트랜스컨덕턴트 때문에 트립 포인트에 거의 영향을 미치지 않는다. 하지만, NMOS 트랜지스터의 문턱 전압의 변화는 트립 포인트상에 현저한 영향을 준다. NMOS 문턱 전압의 1 V 증가는 트립 포인트를 적어도 0.75 V까지 증가시킨다.

최종적으로, 통상의 CMOS 입력 버퍼의 트립 포인트는 집적 회로상의 다른 부속회로에 의해 영향을 받을 수 있다. 이것은 보다 큰 규모의 CMOS 집적 회로 칩에서, 다수의 입력 버퍼의 위치가 편의에 따라 V_ss입력 단자로부터 떨어져 있기 때문에 발생한다. V_ss와 입력 버퍼를 연결하기 위해 집적회로 칩에서는 금속 접속을 이용한다. 이러한 금속 접속은 특히 최소 횡단면에서 약간의 저항을 가지는데, 각 단의 CMOS 입력 버퍼 또는 다른 회로는 이러한 저항이 현저한 전압을 유발하기 충분한 전류를 제공한다. 입력단의 CMOS 버퍼의 트립 포인트는 동일한 내부 전원 공급선을 공유하는 다른 회로에 의해 발생하는 전류에 의한 영향을 받는다.

본 발명은 3 개의 별개의 중요한 목적을 동시에 달성하는 CMOS 입력버퍼를 제공한다. 본 발명은 대칭적인 전원 공급 노이즈에 대한 상대적인 무감각성을 제공하고; PMOS 및 NMOS 문턱 전압의 변화에 대한 상대적인 무감각성을 제공하며; 최종적으로는, 입력 전압이 TTL 회로에 의해 제공된 하이 또는 로우 논리 레벨인 경우 DC 전원을 소비하지 않는 것에 관한 것이다.

본 발명에서, CMOS 입력 버퍼는 대략 동일한 트랜스컨덕턴스(PMOS 트랜지스터용 g_p, NMOS 트랜지스터용 g_n)를 갖도록 구조를 이루는 상보적인 쌍의 모스 트랜지스터를 포함한다. 그리고, PMOS 트랜지스터의 소스 단자를 양극 공급 전압보다 낮은 바이어스 전압을 발생시키는 바이어스 회로에 접속시킴으로써, 버퍼의 트립 포인트는 최악의 경우의 TTL 하이 출력 전압과 로우 출력 전압사이의 중간에 오도록 설정된다. 바이어스 회로는 문턱 전압에 영향을 받지 않는 트립 포인트를 만드는 바이어스 전압을 발생시키며, 수신된 TTL 출력 전압이 하이일 경우에는 PMOS 트랜지스터는 도전시키지 않는다(본 발명 및 선행 기술의 회로에서 NMOS 트랜지스터는 TTL 입력 전압이 로우일 경우에는 꺼진다).

본 발명의 바람직한 실시예에서, 입력단은 NMOS 트랜지스터의 드레인에 접속된 드래인을 갖는 PMOS 트랜지스터를 사용한다. PMOS 트랜지스터의 소스(source)는 바이어스 전위에 접속된다. NMOS 트랜지스터의 소스는 V_ss전위 소스에 접속된다. 각각의 트랜지스터의 게이트는 입력 단자에 함께 접속된다. 최종적으로, 두개의 CMOS 트랜지스터는 대략 동일한 트랜스컨덕턴스를 갖도록 설계한다.

바이어스 회로는 공정상의 변화에 영향을 받지 않는 고정전압에 하나의 PMOS 트랜지스터 문턱 전압값을 더하고, 하나의 NMOS 트랜지스터 문턱 전압값을 뺀 전압값과 같은 전압을 발생시키는데, 그 바이어스 전압의 이상적인 크기는 고정되지만 공정상의 변화에 영향을 받는 전압이다. 이 바이어스 전압은, 바람직한 실시예에서는 약 3.2 V이며, PMOS 트랜지스터의 소스에 적용됨으로써 바이어스 전압과 V_ss전위 사이의 대략 중간에 입력단의 트립 포인트를 배치한다. 또한, 바이어스 전압은 PMOS 트랜지스터 소스가 양극 공급 전압상의 노이즈를 따르도록 양극 공급 전압에 용량적으로 연결된다. 두개의 트랜지스터 모두는 동일한 트랜스컨덕턴스를 갖기 때문에, 대칭인 내부에서 발생된 전원 공급 노이즈가 순간적으로 V_cc의 전압을 증가시켜 PMOS 전류의 증가를 유발시키는 한편, V_ss전압이 동시에 동일하게 감소되어 NMOS 전류에서 동일한 증가를 유발시킨다. 이렇게 하여, V_ss및 V_cc는 이러한 노이즈의 결과로 변화하지만 트랜지스터는 모두 트립 포인트에서 동일하게 전도되어 외부 그라운드값보다 1.6 V 이상으로 남아있게 된다.

또한, 수신된 TTL 출력 전압이 특정된(예, 2.4 V)것 보다 높은 레벨의 전압의 하이레벨로 전환되는 경우에는, 3.2 V 로 바이어스된 PMOS 트랜지스터의 소스와 관련하여 PMOS 트랜지스터의 게이트 전압은 PMOS 문턱전압 보다 작아진다. 이로인해 PMOS 트랜지스터는 오프되고, CMOS 트랜지스터 쌍을 통해 전류가 흐르지 않는다. 종래의 회로에서는 입력전압이 약 4.2 V가 넘지 않는한 이러한 현상은 발생하지 않는다. TTL 입력이 로우레벨인 경우(대략 0.4V)역시 전류가 흐르지 않는데, 이는 NMOS 트랜지스터가 꺼지기 때문이다.

따라서, 대략 동일한 트랜스컨덕턴스를 갖는 PMOS 및 NMOS 트랜지스터를 구비한 제 2 도의 회로는 전원 공급 노이즈에 비교적 무감각하다. 또한, 회로는 약 3.2 V로 설정된 노드 A 상의 바이어스 전압에 의해 1.6 V의 정확한 트립 포인트를 가지며 약 2.4 V 이상 또는 0.8 V 이하의 특정 입력 전압에서 전류를 끌어들이는 것을 중지시킨다. 그러나, 출력 전압은 V_ss와 V_cc사이가 아닌 V_ss와 바이어스 전압 사이에서 변화하기 때문에 다음 단(CMOS 인버터)이 전력을 소모한다는 문제점이 있다. 하기 본 발명의 실시예는 이러한 문제점을 해결하였다.

본 발명의 또 다른 실시예에서 CMOS 입력 버퍼는 일련으로 접속된 다수의 CMOS 트랜지스터단으로부터 형성된다. 각각의 단은 후단의 바이어스 전압이 전단의 바이어스 전압에 비해 PMOS 트랜지스터 문턱 전압에 못 미치는 전압만큼 큰 값을 갖게 하는 별개의 바이어스 회로를 구비한다(제 4 도 참조). 이러한 바이어스 회로들은 수신된 TTL 출력 정지 상태(하이 또는 로우)에 대해 각각의 단이 전류를 흐르지 않도록 한다.

본 발명의 또 다른 실시예에서, 상기와 같이 각각 별도로 바이어스된 단중 어느 한 단 또는 다중 단 중 최종단은 피드백 회로를 제공받는다. 최종단의 입력 노드가 미약한 고 전압(예를 들어, 3.2 V)으로 구동되는 경우에는, 피드백 회로는 이 입력을 V_cc까지 밀어 올리고, PMOS 트랜지스터를 차단함으로써 전력의 소모를 감소시킨다. (제 5 또는 6 도 참조)

본 발명의 바람직한 실시예는, 고정된 (제작공정 및 V_cc에 독립적인) 전압원에 의해 발생된 전압에서 NMOS 문턱전압을 빼고, PMOS 문턱 전압을 더한 값과 동일값을 가지는 바이어스 전압을 사용한다. NMOS 및 PMOS 문턱 전압의 포함 효과로 인해 입력 버퍼의 트립 포인트는 제작공정에 따른 트랜지스터 문턱 전압의 변화에 비교적 무감각하게 되는데, 이러한 특성은 매우 바람직한 특성이다.

이제 본 발명의 장점을 설명한다. 먼저, 본 발명에 따라 제조된 CMOS 입력 버퍼의 트립 포인트는 내부적으로 발생된 전원 공급 노이즈에 비교적 무감각하며; 즉, 그 단의 두 작동 전압: 바이어스 전압과 V_ss사이의 중간값으로 남게된다. 본 발명의 이러한 특성은 전원 공급 노이즈에 의한 동작오류를 최소화시킨다. 두번째로, 본 발명에 따라 제조된 정적 CMOS 입력 버퍼의 트립 포인트는 제작공정에 의한 PMOS 및 NMOS 트랜지스터 문턱 전압의 변화에 대하여 무감각함으로 인해, 추가로 동작오류를 방지하기 위한 모든 조건하에서 적절한 마진(margin)을 확보하게 한다. 셋째로, 수신된 TTL 출력 신호가 로우레벨인 상태 또는 V_cc에 비해 상당히 낮은 하이레벨인 상태에 있는 경우에는 PMOS 트랜지스터가 비전도 상태에 놓일 수 있기 때문에, 전력 소모가 감소된다. 본 발명의 이들 및 다른 장점 및 목적은 하기 상세한 설명에 의해 당업자에게 명확해질 것이다.

제 2 도는 본 발명에 따르는 정적 입력 버퍼의 입력단의 하나의 실시예이다. 제 2 도에 도시된 바와 같이, 입력단(12' )은 서로 접속된 PMOS 트랜지스터 Q1' 및 NMOS 트랜지스터 Q2' 를 포함하여 구성된다.

CMOS 회로(12' )의 최소 하이 레벨 전압은 2.4V, 최대 로우 레벨 전압은 0.8V라고 가정한다. 바람직하게는 입력 CMOS단(12' )의 트립 포인트는 이들 두레벨 사이의 중간값 또는 1.6 V이다.

PMOS 및 NMOS 트랜지스터 Q1' 및 Q2'는 각각의 트랜스컨덕턴스가 대략 동일하도록 설계된다. 이렇게 하여, 트랜지스터 Q1' 및 Q2'는 게이트-소스 전압값의 동일한 변화에 대해, 동일한 드레인-소스 전류전압의 변화를 일으킨다. MOS 트랜지스터의 트랜스컨덕턴스는 트랜지스터의 폭에 비례하고 트랜지스터의 길이에는 (대략) 반비례한다. 트랜스컨덕턴스의 일치는 트랜지스터채널의 폭 및 길이를 변화시킴으로서 달성할 수 있다. 바람직하게는, MOS 트랜지스터의 길이는 최소의 지연을 제공하도록 가능한 한 짧게 선택된다. 이렇게 하여, 트랜지스터는 바람직하게는 기술이 허용하는 한 최대로 짧은 채널을 사용하며, 폭은 바람직한 트랜스컨덕턴스를 제공하기 위해 필요한 만큼 조절된다. 통상의 단(短)채널 MOS 트랜지스터에 의해, 트랜지스터의 포화 전류는 게이트-소스 전압과 트랜지스터의 문턱 전압의 차와 대략 선형적인 비례관계로 변화한다(장(長) 채널 트랜지스터의 포화 전류는 그 차이값의 제곱만큼 변화한다.). 동일한 트랜스컨덕턴스에서, PMOS 트랜지스터는 NMOS 트랜지스터보다 넓어야 한다.

제 2 도는 바이어스 회로(16)에 의해 바이어스 전압이 인가되는 전압 노드 A 에 접속된 PMOS트랜지스터 Q1'의 소스를 추가로 도시한다. 바람직하게는, 바이어스 전압은 트립 포인트가 하이 레벨과 로우 레벨의 중간인 1.6 V 레벨이 되도록 선택한다. PMOS 및 NMOS 트랜지스터의 트랜스컨덕턴스는 대략 동일하기 때문에, 트랜지스터 문턱 전압의 절대값이 대략 동일하다고 가정할 때, 바이어스 전압은 NMOS 트랜지스터 소스 전압(접지전압)이 원하는 트립 포인트 이하가 되기에 충분할 정도로 PMOS 트랜지스터의 소스 전압을 트립 포인트 보다 높게 유지할 수 있는 정도의 전압을 제공해야 한다. 1.6 V 트립 포인트에서, 제 2 도의 노드 A 상의 바이어스 전압은 약 3.2 V이어야 한다. 물론, NMOS 및 PMOS 문턱 전압값이 동일하지 않는 경우에는 본 발명의 개념을 사용하여 바이어스 전압을 적절히 변화시킬 수 있다.

CMOS 입력단(12' )의 동작은 다음과 같다. TTL 회로(10)로부터 CMOS 입력단(12' )으로 입력되는 입력전압이 0.8 V 이하로 낮다고 가정하면, PMOS 트랜지스터 Q1'은 턴온된다. 이때, NMOS 문턱 전압이 0.8 V인 경우, NMOS 트랜지스터는 오프상태이므로, V_cc에서 V_ss로 전류가 흐르지 않는다. NMOS 문턱 전압이 0.8V 이하, 예를 들어 0.6 이고, 입력이 0.6V 이상인 경우에는, NMOS 트랜지스터는 완전히 오프되지 않기 때문에 소량의 전류가 흐른다. NMOS 트랜지스터에 의해 전류가 거의 또는 전혀 전도되지 않기 때문에, PMOS 트랜지스터 Q1'는 출력 신호 V_o를 노드 A의 바이어스 전압인 3.2 V 로 끌어올린다.

다음으로, 수신된 TTL 출력 신호 V_i가 하이, 즉 2.4V 이상의 전압으로 전환된다고 가정한다. NMOS 트랜지스터 Q2'는 이로인해 턴온된다. 노드 A에서의 PMOS 트랜지스터 Q1'의 소스는 3.2V이고, Q1'의 게이트는 적어도 2.4V이기 때문에, 게이트-소스 전압차는 -0.8V의 PMOS 문턱 전압을 극복하기에 충분하지 않다. 그러므로, PMOS 트랜지스터 Q1'는 오프된다. 이러한 조건에서, NMOS 트랜지스터 Q2'가 전도성이라 하더라도, CMOS 입력단(12' )은 V_cc로부터 V_ss의 전류를 전도시키지 않으며 출력 신호 V_o는 NMOS 트랜지스터 Q2'에 의해 V_ss로 강하된다.

제작공정, 전원 공급 전압, 및 온도 무감각성에 있어서, 바이어스 회로(16)는 변형된 밴드-갭 제너레이터를 이용하여 구현할 수 있다. 이러한 회로는 두 부분으로 구성된다. 제 1 부분은 처리과정, 온도, 및 공급 전압에 영향을 받지 않는 3.2V 전압원을 제공하는 공지의 밴드 갭 조절장치이다. 제 2 부분은 다음에서 설명할 회로유형을 이용하여 3.2 V 고정 전압원의 전압을 PMOS 문턱 전압값의 절대치만큼 증가시키고, NMOS 트랜지스터의 문턱 전압값의 절대치만큼 감소시킨다.

그러나, 밴드-갭 제너레이터와 대체할 수 있는 보다 단순한 것으로는 제 3 도에 도시된 바이어스 회로(16)이다. 도시된 바와 같이, 바이어스 회로(16)는 V_ss와 V_cc사이의 일련의 전류 경로를 형성하는 드래인에 소스가 접속된 4개의 PMOS 트랜지스터, Q4, Q5, Q6 및 Q7를 포함한다. PMOS 트랜지스터 Q4 의 드래인은 Vss에 접속되고, PMOS 트랜지스터 Q7의 소스는 V_cc에 접속된다. 각 트랜지스터 Q4 내지 Q7은 바람직하게는 N-웰 CMOS 공정으로 형성되며, 각각은 그 소스에 묶인 각각의 웰을 갖는다. 바람직하게는, 트랜지스터 Q4, Q5 및 Q7은 모두 길고 좁은 채널 트랜지스터로써, 대략 동일한 길이 및 폭을 갖는다. 반면, 트랜지스터 Q6 는 넓고 짧은 채널을 갖는다.

트랜지스터 Q4 내지 Q7은 노드 B 에서 V_cc의 일정 부분값 (약 2/3), 즉 약3.2 V의 바이어스 전압을 발생시킨다(트랜지스터 Q6에 걸리는 전압은 PMOS 문턱 전압값 정도로 문턱 전압만큼 Q7의 드레인-소스 전압을 낮추지만, 게이트-소스 전압을 낮추지는 않는다. 그러나, Q6의 전압 감하는 Q7이 포화상태로 있기 때문에 노드 B에서 전압에 거의 영향을 주지 않는다). 노드 C 에서의 바이어스 전압은 노드 B(3.2 V)에서 발생된 전압과 단채널 트랜지스터 Q6 의 PMOS 문턱 전압(대략 0.8 V)의 합이다.

노드 C는 소스 활로우어(follower)로서 작동되는 NMOS 트랜지스터 Q8의 게이트에 연결된다. 트랜지스터 또한 Q8의 게이트는 캐패시턴스 C1 을 통해 V_cc에 연결된다. 트랜지스터 Q8의 드래인은 V_cc로 일정하지만, 트랜지스터 Q8의 소스는 입력단(12' )의 노드 A에 적용되는 바이어스 전압을 형성한다(제 2 도).

커패시턴트 C1은 회로 작동에 의해 발생되는 V_cc상의 특정한 고주파 노이즈가 노드 A에 소스 활로우어 트랜지스터 Q8에 의해 실질적으로 반사될 만큼 충분히 크다. 대부분 그렇게 반사된 노이즈는 V_ss상에서 그들의 보수(complement)이다. 그리하여, PMOS 트랜지스터 Q1' 의 소스 단자상의 전압이 변화하기 때문에(제 2 도), NMOS 트랜지스터 Q2'의 소스 단자상의 전압도 반대 방향이지만 변화하게 된다. 이러한 방식으로, 노드 A 및 V_ss에 나타나는 전압 변화 사이에 트랜지스터 Q1' 및 Q2' 가 일련의 전류 경로를 형성하며, 이들 변화는 실질적으로 대칭이다.

트립 포인트에서 CMOS 트랜지스터 쌍 Q1' 및 Q2'(제 2 도)를 통한 전류는 동일하다. PMOS 트랜지스터 Q1'을 통과하는 포화 전류, I1 은:

상기에서, V_A는 노드 A에서의 전압이며, V_i는 트랜지스터 Q1' 및 Q2의 게이트에서의 전압이고, V_tp는 PMOS 트랜지스터 Q1'의 (음의) 문턱 전압값의 절대값이며, g_p는 PMOS 트랜지스터 Q1'의 트랜스컨덕턴스이다(트랜지스터 Q1', Q2'는 짧은 채널 장치이며, 상기한 바와 같은 등식 2의 선형 관계를 갖는다.).

마찬가지로, 트랜지스터 Q2'를 통과하는 포화 전류는, V_ss가 그라운드라고 가정할 때, :

상기 식에서, V_tn은 NMOS 트랜지스터 Q2'의 문턱 전압이며, g_n는 NMOS 트랜지스터 Q2'의 트랜스컨덕턴스이다.

입력단(12' )의 트립 포인트에서, 포화 전류는 동일하다:

트랜지스터 Q1' 및 Q2' 는 그 트랜스컨덕턴스(g_p및 g_n)가 실질적으로 동일한 크기로 되어 있다. 그러므로, 동일한 트랜스컨덕턴스(g_p및 g_n)로 나누고 트립 포인트 V_i에 대해서 계산하면:

노드 B(제 3 도)에서의 전압은 공급 전압, V_cc의 고정된(문턱 전압에 영향을 받지 않는) 전압비를 갖는 전압이다. 그러므로, 노드 A에서의 전압 V_A는 트랜지스터 Q6에 의해 나타난 PMOS 문턱 전압에 의해 증가되고, 트랜지스터 Q8의 NMOS 문턱전압에 의해 낮추어지는 V_cc의 고정된 부분이다. 따라서,

여기서, V_tp는 PMOS 트랜지스터 Q6을 포함하는 특정 PMOS 트랜지스터의 문턱 전압값이며, V_tn은 NMOS 트랜지스터 Q8(제 3 도)을 포함하는 특정 NMOS 문턱 전압이고, k는 바람직한 V_cc의 전압비이다.

등식 5 에서 V_A가 등식 4에서의 V_A로 치환되면:

따라서,

PMOS 및 NMOS 트랜지스터에 대한 문턱 전압은 상쇠는데, 이것은 트립 포인트, kV_cc/2는 공급 전압 V_cc에 직접 관계되는 것이지, NMOS 또는 PMOS 문턱 전압에 직접 관계되는 것은 아니라는 것을 나타낸다. 그러므로, 제 3 도에 도시된 바이어스 회로는 제조 공정상의 특정한 변화에 대해서는 영향을 받지 않는다.

전원 공급 입력 단자상의 대칭적 노이즈는 트립 포인트에 영향을 주지 않는다. 입력 신호가 트립 포인트에 있을 경우에는, 정의에 의해 NMOS 및 PMOS 포화 전류는 동일하다. 어떤 경우는 대칭적인 노이즈에 의해, 순간적으로 V_ss가 시스템 그라운드 이하인 0.5V일 수 있으며, 그리고 V_ss는 시스템 공급 전압 이상인 0.5V일 수 있다. 또한, 노드 A는 제 3 도에서 콘덴서 C1으로 인하여 정상값 이상인 0.5V일 수도 있다. 시스템 그라운드 이하인 0.5 V의 V_ss에 의해 NMOS 트랜지스터 Q2'전류는 NMOS 트랜지스터의 트랜스컨덕턴스(g_n)에 전압 변화(0.5 V)를 곱한 만큼 증가한다. 그러나, 동시에, PMOS 트랜지스터 Q1'(노드 A 상)의 소스는 동일한 0.5 V가 증가한다. PMOS 트랜지스터 Q1'의 트랜스컨덕턴스 g_p는 NMOS 트랜지스터 Q2'와 동일하기 때문에, PMOS 트랜지스터 Q2'를 통한 전류는 동일한 트랜스컨덕턴스 값 g_p를 곱한 동일한 0.5 V로 증가한다. 그러므로, 대칭적인 노이즈에 의해 전류는 노이즈가 없는 것처럼, 서로 동일하게 유지되며, 대칭적인 노이즈는 트립 포인트의 이동을 유발하지 않게 된다.

제 3 도의 바이어스 회로를 사용하는 제 2 도의 입력 버퍼(12' )는 본 발명의 목적이라 할 수 있는, 트랜지스터 문턱 전압에 영향을 받지 않으며, 그 전압원의 대칭적 노이즈에 영향을 받지 않는 트립 포인트를 갖는다. 또 다른 장점으로는 입력이 약 0.8 V 보다 낮거나 약 2.4 V 보다 높은 경우에는 이 단에서 정상 상태 전력을 소비하지 않는다는 것이다. 약 2.4 V 이상의 입력 전위에서 정상 상태 전원 소비가 없게 하는 것이 본 발명의 제 3 의 중요한 목적이다. 대부분의 선행 회로는전류 흐름을 막기 위해 입력 전위가 적어도 V_cc에서 V_tp을 뺀 값, 또는 약 4.2V가 될 것을 요구한다.

제 3 도의 바이어스 회로(16)는 입력 버퍼의 트립 포인트가 제작공정상의 MOS 문턱 전압의 변화에 실질적으로 무감각하도록 노드 A에서 바이어스 전압을 제공하지만, 공급 전압 V_cc에는 영향을 받는다. 따라서, 감당하기 어려운 응답을 제공할 수 있는 V_cc의 변화에 바이어스 회로(16) 및 입력 버퍼(12' )를 노출되는 예가 있을 수도 있다. 그 경우에는 제 7 도의 회로(16A)가 사용될 수 있다. 외관상으로는 유사하지만, 제 3 도 및 제 7 도의 회로는 구조 및 기능에 있어서 상이 하다

제 7 도의 바이어스 회로(16A)는 바람직하게는 CMOS N-웰 공정에 의해 형성된 일련의 PMOS 트랜지스터 Qa, Qb, Q4', Q5', Q6', 및 Q7'의 스트링으로 이루어지며, 각각은 그 소스에 결합된 각각의 웰을 갖는다. PMOS 트랜지스터(Q7')는 길고, 좁은 채널 구조를 가지며, V_ss에 접속된 게이트를 갖는다. 트랜지스터 Qa, Qb, … Q6' 는 짧고, 넓은 채널 구조를 갖는다.

PMOS 트랜지스터 Q7'는 PMOS 트랜지스터 Qa, ..., Q6'가 PMOS 트랜지스터 문턱 전압 V_tp보다 다소 큰 문턱 전압을 갖는 제너(zener) 다이오드로서 기능하도록 단지 소량의 전류만을 전도시킨다. 이렇게 하여, 바이어스 회로(16A)에 의해 노드 A에서 발생된 바이어스 전압은 하나의 NMOS 문턱 전압 V_tn보다 적은 5개의 PMOS 문턱 전압(5V_tp)의 합이다. 그럼으로써, 바이어스 회로(16A)에 의해 제공된 노드 A에서의 바이어스 전압은 더 이상 공급 전압 V_cc에 대해 일정한 전압비를 가지는 전압이 아니며, 대신에 단지 트랜지스터의 문턱 전압으로부터 발생된다.

바이어스 회로(16A)가 공급 전압 V_cc상에 존재하는 노이즈 상태에서 사용되는 경우에는 고도의 저항성 소자 R는 커패시터 C1과 Q7'와 Q6' 사이의 노드사이에 부가된다. 저항성 소자는 높은 저항층 또는 적절하게 바이어스된 PMOS 또는 NMOS 트랜지스터일 수 있다. 중요한 점은 저항성 소자 R에 의해 나타나는 임피던스(저항)가 PMOS 트랜지스터 Q6' 및 Q7' 의 연결부를 바라본 임피던스에 비하여 크다(대표적으로 메그옴)는 것이다. 또한, 시정수 RC1은 바람직하게는 노이즈 순간 주파수에 비하여 길고, 공급 전압 V_cc의 상승 시간에 비해서는 짧다.

제 3 도의 바이어스 회로는 처리 공정 파라미터에는 영향을 받지 않지만, V_cc에 의해 영향을 받는 트립 포인트를 갖는 바이어스 전압을 제공한다. 제 7 도의 바이어스 회로는 V_cc에는 영향을 받지 않지만, PMOS 문턱 전압에는 영향을 받는 트립 포인트를 갖는 바이어스 전압을 제공한다. 또한, 밴드 갭 제너레이터 회로는 V_cc, 공정 파라미터, 및 온도에 영향을 받지 않는 바이어스 전압을 제공할 수 있다. 그리하여, 이러한 고정 전압은 노드 B에 나타날 수 있도록 제 3 도의 트랜지스터 Q4 및 Q5를 대체할 수 있다. 그리고 나서 , 상기와 같이 노드 B의 고정 전압은 트랜지스터 Q6에 의해 1 PMOS 문턱 전압의 절대값만큼 상승하고 트랜지스터 Q8 에 의해 1 NMOS 문턱 전압만큼 낮아진다. 상기한 바와 같이, 이것은 제 2 도의 노드 A에서 이상적인 바이어스 전압을 제공하여 V_cc값, 온도 및 두 NMOS 및 PMOS 문턱 전압을 포함하는 모든 변수에 영향을 받지 않는 트립 포인트를 얻는다.

사용된 바이어스 회로와 관계없이, 제 2 도의 입력 버퍼(12' )로부터의 출력 신호가 정상적인 CMOS 인버터기를 가동시키는 경우에는, 상당한 양의 전력소모를 야기한다. 이러한 현상은 입력 버퍼(12' )의 출력이 오직 노드 A상의 전압 출력인 하이 전압 레벨, 또는 약 3.2 V 정도를 갖기 때문이다. 이 3.2 V 레벨은 다음 단의 PMOS 트랜지스터를 턴온시키기에 충분히 낮다(다음 단의 소스전압은 V_cc또는 +5 V라고 가정한 경우) 물론, 상기 3.2 V 레벨은 다음 단에서 NMOS 트랜지스터를 켜기에도 충분히 높다. 그리하여, 입력 버퍼(12' )가 정적 전력을 소비하지 않더라도, 입력 버퍼(12' )에 의해 구동되는 두번째 단은 전력을 소비한다.

이러한 문제점의 하나의 해결방법은 각각 별개의 바이어스 회로를 갖는 일련의 인버터를 계층적으로 접속시키는 것이다. 이러한 구조는 제 4 에 도시되어 있다. 제 1 인버터(12") 및 바이어스 회로(16')는 제 2 도 및 제 3 도에 도시된 것과 동일하다. 이들은 트립 포인트를 설정하며 전원 공급 노이즈 면역성을 제공한다. 그러나, 상기한 바와 같이 처음 단의 하이 레벨 출력은 단지 약 3.2 V이다.

제 4 도의 제 2 바이어스 회로(34)는 제 1 바이어스 회로(16)와는 다르다. 제 2 바이어스 회로(34)는 노드 A 의 전압보다 PMOS 문턱전압에 약간 못미치는 정도의 전압값이 높은 전압(약 3.8 V)을 노드 A' 상에 제공한다. 처음 단(12")로부터 3.2 V의 하이 레벨 전압 V01은 그 소스가 5 V가 아니라 3.8 V인 두번째 단(32)의PMOS 트랜지스터 Q11을 꺼지게 한다. 처음 단으로부터의 로우 레벨 전압은 3.8 V의 두번째 단으로부터의 하이 출력 전압 V02를 제공한다. 제 4 도의 제 3 바이어스 회로(40)는 노드 A'에서의 전압보다 PMOS 문턱 전압에 약간 못미치는 정도의 전압값이 높은 전압(약 4.4 V)을 노드 A"상에 제공한다. 두번째 단으로부터의 3.8 V 하이 레벨 전압은, 노드 VO2상에 존재하고 그 소스가 4.4V인 노드 A"에 접속된 세 번째 단의 PMOS 트랜지스터 Q29를 꺼지게 한다. 마찬가지로, 4.4V의 하이 전압, VO3은 CMOS 인버터의 PMOS 트랜지스터 Q13를 꺼뜨리기에 충분하다. 그러므로, 바이어스 회로(34 및 40)는 그 각각의 인버터에 대하여 연속적으로 더 높은 전압을 제공하며, 하나의 PMOS 문턱 전압에 약간 못미치는 전압만큼 승압함으로써, 모든 단이 정적 상태 전력을 소비하는 것을 방지한다. 이러한 구조로, 노드 VO4에서의 출력은 V_ss와 V_cc사이에서 전환되나, 약 0.8V 이하 또는 2 4V 이상인 처음 단에 대한 특정 입력 전압 V_i에 있어서 계층적으로 접속된 특정 인버터단에서 소비되는 안정한 상태 전력은 없다.

바이어스 회로(34 및 40)는 직전 단의 바이어스 전압보다 PMOS 문턱전압에 미치지 못하는 정도의 전압만큼 승압된 전압을 제공한다. 그밖의 동작에 있어서는, 바이어스 회로는 제 3 도의 회로와 동일한 방식으로 작동한다. 결과적으로, 바이어스 전압은 V_cc의 한계에 도달한다. CMOS 입력 버퍼(30)의 최종 CMOS 단(50)은 통상적인 설계로 되어있다.

제 4 도의 각 CMOS 의 작동은 제 2 도 및 제 3 도에 기재된 것과 같다. 로우레벨의 TTL 입력은 NMOS 트랜지스터 Q2' 및 Q22, 및 PMOS 트랜지스터 Q11 및 Q13을 꺼지게 한다. 그리하여, 로우 레벨의 TTL 입력에 대해 어느 CMOS 단에 의해서도 전류가 흐르지 않는다. 역으로, 하이 레벨의 TTL 입력은 Q1', Q12, Q21 및 Q23을 꺼지게 하여, 다시 전류 흐름을 막는다. 이렇게 하여, CMOS 입력 버퍼(30)는 입력 V_i이 로우 TTL 논리 레벨 또는 하이 TTL 논리 레벨 중 하나인 경우, 사실상 전력 소모가 없게 된다.

TTL 입력 스윙을 V_cc에서 V_ss사이의 CMOS 전압 스윙으로 변환하기 위해 네 번째 단을 사용하는 제 4 도의 회로는 높은 캐퍼시티 부하를 구동하기 위해 요구되는 버퍼링을 제공하는데 유용한 바, 개선된 실시예는 제 5 도에 도시되어 있다. 제 5 도에서는 2개의 CMOS 단: TTL 신호 V_i를 수신하는 입력단(62), 및 공급 전압 V_cc와 V_ss사이에서 변화하는 출력 신호 V_out를 공급하는 출력단(66)을 갖는 CMOS 입력 버퍼(60)를 도시하고 있다. 입력단은 제 2 도 또는 제 4 도에 상응하며, 소스 활로우어 NMOS 트랜지스터 Q63을 통하여 V_cc에 결합되고 NMOS 트랜지스터 Q62를 통하여 그라운드에 결합된 PMOS 트랜지스터 S61을 포함한다. 트랜지스터 Q61, Q62는 대략 동일한 트랜스컨덕턴스를 갖는다. TTL 입력은 노드 D에 나타난 출력의 CMOS 트랜지스터 쌍, Q61 및 Q62의 접속 게이트에 V_i로서 사용된다. NMOS 트랜지스터 Q63의 게이트 단자는 바이어스 회로(16)(제 3 도)의 노드 C에 접속됨으로써 상기한 바와 같이, NMOS 문턱 전압을 빼고, NMOS 문턱 전압보다 작은 공급 전압 V_cc에 대해 일정한전압비를 갖는 바이어스 전압을 PMOS 트랜지스터 Q61의 소스 단자에 공급하고, PMOS 문턱 전압값을 더한다. 이렇게 해서, 입력단(62)은 V_cc가 대략 5 V인 경우 대략 1.6 V의 트립 포인트를 갖는다.

CMOS 입력 버퍼(60)의 출력단(66)은 노드 D에 접속된 게이트 단자를 갖는 CMOS 트랜지스터 쌍 Q67, Q68를 갖는 CMOS 인버터이다. 출력단(66)으로부터의 출력 V_out은 다음 단의 논리상태를 구동하며, 소스 및 드래인 단자가 V_cc와 노드 D사이에 접속된 PMOS 피드백 트랜지스터 Q69의 게이트 단자에 인가된다.

CMOS 입력 버퍼(60)의 동작은 다음과 같다. 입력 신호 V_i가 로우 레벨의 TTL 입력(0.8 V 또는 그 이하)인 경우에는 NMOS 트랜지스터 Q62가 꺼지며, PMOS 트랜지스터 Q61은 켜져서, 소스 활로우어 트랜지스터 Q63의 소스 단자의 바이어스 전압까지 노드 D를 끌어올린다. 출력단(66)의 NMOS 트랜지스터 Q68가 켜지고, 출력 신호 V_out를 V_ss로 강하시킨다. V_out이 그라운드에 접근하면, PMOS 피드백 트랜지스터 Q69는 켜지고, 노드 D를 V_cc까지 끌어올리며, 그리고 PMOS 트랜지스터 Q67을 오프시킨다. NMOS 소스 팔로우어 트랜지스터 Q63 는 그 소스를 약 3.2 V까지 끌어올리지만, 보다 높은 값을 가지는 것을 방해하지는 않는다. 대신에, 그 소스를 3.2 V보다 더 낮은 값을 갖지 못하도록 한다. 그리하여, PMOS 트랜지스터 Q69가 켜지고 노드 D가 V_cc로 끌어올려진 경우, NMOS 트랜지스터 Q63은 방해하지 않는다(이 때, Q63의 소스는 Q63 및 Q61을 통해서 V_cc로 끌어올려진다.). TTL 입력이 로우레벨이고, 노드 D가 V_cc인 경우, CMOS 입력 버퍼(60)는 실제로 전력 소모가 없다. NMOS 트랜지스터 Q62가 꺼졌기 때문에 입력단은 V_cc로부터 V_ss까지의 전류 경로를 갖지 않는다. 마찬가지로, PMOS 트랜지스터 Q67이 꺼지기 때문에, 출력단(66)에서는 V_cc로부터 V_ss까지의 전류 경로가 존재하지 않는다.

입력 신호 V_i가 하이 레벨의 TTL 입력인 경우, 입력단의 PMOS 트랜지스터 Q61는 그 소스가 겨우 3.2 V이기 때문에 꺼진다. NMOS 트랜지스터 Q62 는 켜진다. NMOS 트랜지스터 Q62는 PMOS 트랜지스터 Q69보다 상당히 큰 트랜스컨덕턴스를 갖는다. 이렇게 하여, 초기에 있어서, NMOS 트랜지스터 Q62는 PMOS 트랜지스터 Q69를 압도하여 노드 D를 접지전압까지 끌어낸다. 출력단(66)에서는 NMOS 트랜지스터 Q68이 꺼지고, PMOS 트랜지스터 Q67이 켜지게 되어, 출력 V_out을 V_cc까지 상승시키고, PMOS 피드백 트랜지스터 Q69를 끈다. 출력이 하이로 전환된 후에는 트랜지스터 Q61, Q69 및 Q68이 모두 꺼지기 때문에 CMOS 입력 버퍼(60)는 실제로 전력 소모가 없다.

그러나, 입력단(62)에 의해 발생된 히스테리시스는 바람직하지 않을 수 있다. 이에 대해서는 이하 설명한다. 입력단(62)에 로우 레벨의 TTL 입력이 들어오면, 먼저 노드 D는 Q61에 의해 3.2 V로 승압되고, 피드백 트랜지스터 Q69에 의해 결국 V_cc로 승압된다. 입력 V_i이 하이 레벨의 TTL 입력으로 전환되어 노드 D가 로우레벨로 전환되는 경우, NMOS 트랜지스터 Q62를 통한 전류는 순간적으로 PMOS 트랜지스터 Q61 및 Q69의 모든 전류의 합을 넘게 된다. 이렇게 해서, V_i가 하이로 전환되면, 트립 포인트는 트랜지스터 Q62를 통한 전류가 트랜지스터 Q61을 통한 전류에 비해 피드백 트랜지스터 Q69 를 통한 전류의 양을 초과하게 만드는 전압이 된다. 반대로, 입력 신호 V_i가 로우로 전환되는 경우에는, 트립 포인트는 PMOS 트랜지스터 Q61 를 통한 전류는 꺼진 PMOS 트랜지스터 Q69 의 도움 없이도 NMOS 트랜지스터 Q62 를 통한 전류를 넘게하는 전압값이 된다. 이렇게 하여, 입력 버퍼(62)는 입력이 하이에서 로우로 전환될 경우 비교적 낮은 트립 포인트를 갖지만, 입력이 로우에서 하이로 전환될 경우의 비교적 높은 트립 포인트는 히스테리시스를 갖는다.

히스테리시스를 원치 않을 경우에는, 피드백 트랜지스터 Q69를 함유하는 중간단을 입력단과 출력단 사이에 부가할 수 있다. 중간단(64)은 제 6 도에 각각 입력단 및 출력단(62 및 66)을 따라 도시하였다. 제 6 도는 제 5 도에 도시된 CMOS 입력 버퍼(60)의 히스테리시스를 거의 나타내지 않는 본 발명의 실시예이다.

입력단(62)에서 트랜지스터 Q61 및 Q62는 바람직하게는, 그 트랜스컨덕턴스가 동일하게 크기를 이루고 있다. 이것은 두번째 단(64)에서 트랜지스터 Q64 및 Q65에 있어서는 필요한 것이 아니다. 각각의 CMOS단(62 및 64)은 각각 노드 A1 및 A2에서 바이어스 전압을 인가받는다. 바이어스 전압은 노드 C에서 바이어스 회로(16)에 의해 제공될 수 있으며, 또한 NMOS 소스 활로우어 트랜지스터 Q63 및 Q66에 의해 각각 노드 A1 및 A2에 바이어스 전압을 인가할 수 있다. 제 3 도의 트랜지스터 Q8은 제 6 도의 트랜지스터 Q63 또는 Q66으로 표시되어 있다. 제 6 도에서, 입력단(62)의 출력 노드 D는 중간단(64)의 PMOS Q64 및 NMOS 트랜지스터 Q65의 게이트 단자에 결합되어 있다. 중간단(64)의 출력 E 은 CMOS 인버터 회로-트랜지스터 Q67 및 Q68의 게이트 터미날에 결합되어 있다. 상기한 바와 같이(제 5 도), 출력 V_out은 PMOS 피드백 트랜지스터 Q69의 게이트 단자에 결합되어 있으며, 트랜지스터 Q69의 드래인은 노드 E에 접속되어 있다.

V_i가 하이레벨의 TTL입력(통상 2.4 V 또는 그 이상)인 경우, 노드 D는 NMOS 트랜지스터 Q62에 의해 접지전압까지 강압되며, 노드 E는 PMOS 트랜지스터 Q64에 의해 노드 A2에서 바이어스 전압까지 승압되어, 순차적으로 Q68이 출력 V_out을 로우레벨로 강압하게 된다. V_out이 로우로 전환된 후, 노드 E는 노드 A2에서 바이어스 전압으로부터 피드백 트랜지스터 Q69에 의해 V_cc로 승압된다. 이때에, 트랜지스터 Q61, Q65 및 Q67은 모두 꺼지며, 전류 경로가 없게 된다. 입력 V_i가 로우레벨의 TTL 입력으로 전환되는 경우에는, NMOS 트랜지스터 Q62는 꺼진다. PMOS 트랜지스터 Q61은 노드 D를 노드 A1의 바이어스 전압으로 끌어냄으로써, PMOS 트랜지스터 Q64를 끄고 NMOS 트랜지스터 Q65를 켜서 노드 E를 그라운드 근처로 끌어낸다. 이것은 NMOS 트랜지스터 Q68을 끄고 PMOS 트랜지스터 Q67을 켜서 인버터 회로의 출력 V_out을 V_cc로 끌어내고, 피드백 트랜지스터 Q69를 끈다. 이때에, 트랜지스터 Q62, Q64, Q68 및 Q69는 모두 꺼져서, 전류 경로가 없게 된다. 중간단이 히스테리시스를 나타내더라도, 입력단(62)은 트립 포인트 근처의 매우 높은 전압 게인(gain)을 가지므로,입력 전압에 있어서의 매우 적은 변화는 두번째 단의 히스테리시스를 극복하기에 충분하도록 처음 단출력 전압을 변화시킨다. 그러므로, 제 6 도의 버퍼는 입력시 히스테리시스를 거의 나타내지 않는다.

집적 회로상의 본딩 패드 레이 아웃때문에, 몇몇 입력 버퍼는 대개 Vss로 부터 칩을 가로질러 배치되어 있다. 입력 버퍼(60)(제 5 도) 또는 입력 버퍼(60' )(제 6 도) 및 어떤 부속 입력 버퍼라도, V_ss와 접속하기 위해 금속으로 연결되는 것이 일반적이다. 이러한 금속 연결은 무시할 수 없는 저항을 갖는다. 주어진 시간에서, 몇몇 입력 버퍼는 NMOS 및 PMOS 트랜지스터단 모두가 동시에 도전되는 시간동안 그 트립 포인트 근처의 입력 전압을 수신할 수 있다. 다중 입력 버퍼의 많은 단에 의해 유도된 예측할 수 없는 전류는 이러한 원치않는 저항을 통해 전압 감소를 유발하며, 차례로 특정 입력 버퍼, 특히 입력단(62)에 의해 경험한 V_ss공급 전압을 변동하게 한다. V_ss의 이러한 변동은 입력 버퍼단의 트립 포인트, 특히 입력단(62)에 영향을 줘서, 입력 버퍼의 전환 문턱 전압을 예상 불가능하게 한다.

V_ss금속연결 저항에 의해 발생하는 이러한 문제점을 해소하기 위해, 입력단(62)은 바람직하게는 제 6 도에 도시된 바와 같이, 칩의 V_ss패드로부터 그자체의 별도의 접속(70)을 제공한다. 즉, 각 입력 버퍼는 V_ss를 V_ss패드로부터 그 버퍼의 입력단으로 전송하기 위한 별도의 콘덕터가 제공된다. 이와 같이 하여, 접속(70)에 의해 나타난 저항을 통한 전압 감소는 그 입력단에서 발생하는 것이며,다른 입력 버퍼 또는 다른 회로에 의해 발생되는 전류로부터 발생되는 것이 아니다. 추가로, NMOS 트랜지스터 Q62, 그 트랜스컨덕턴스(g_a)를 증가시키기 위해 더 넓게 만들어진다. NMOS 트랜지스터 Q62 및 V_ss접속(70)의 저항(R)은 산출된 등가의 트랜지스터 트랜스컨덕턴스가 된다:

상기식에서, g_n은 NMOS 트랜지스터 Q62의 트랜스컨덕턴스이고, R은 V_ss와이어(70)의 저항이며, g_c는 NMOS 트랜지스터 Q62 및 저항 R 결합과 등가의 트랜스컨덕턴스이다.

V_ss와이어 저항 R 및 NMOS 트랜스컨덕턴스 Q62의 트랜스컨덕턴스 g_n은 조절가능한 양이므로, 등가의 트랜스컨덕턴스 g_c는 소스 활로우어 트랜지스터 Q63의 소스 저항에 의해 그 자체가 감소되는 PMOS 트랜지스터 Q61의 등가의 트랜스컨덕턴스와 동일할 수 있다. 이렇게 하여 , 접속(70)의 저항은 설계의 일부가 되며, PMOS 트랜지스터 Q61의 (감소된) g_p와 거의 동일하게 되도록 NMOS 트랜지스터 Q62의 유효 g_n을 낮춘다.

이렇게 하여, 본 발명은 비전환 상태에서 CMOS 쌍의 적어도 하나의 트랜지스터가 꺼지도록 공급 전압(V_cc, V_ss) 보다 적은 전압 차이로부터 작동되는 CMOS 정적 입력 버퍼를 제공함으로써, 전력 소모를 최소화한다. 또한, CMOS 쌍의 트랜지스터는 그 각각의 트랜스컨덕턴스(또는 V_ss트래이스 및 소스 활로우어 저항을 고려할 경우에는 등가의 트랜스컨덕턴스)가 동일하여, 버퍼의 트립 포인트가 대칭적인 전원 공급 노이즈에 대해서 무감각해지는 크기를 갖는다. 궁극적으로, 본 발명의 CMOS 버퍼는 제조공정상에서 발생할 수 있는 PMOS 및 NMOS 문턱 전압의 변화의 영향을 저감할 수 있다.

당업자는 본 발명의 내용을 파악하여 버퍼가 필요한 경우, 예를 들어 메모리 장치, 마이크로프로세서, 등과 같이 어디에나 보다 낮은 전압 스윙을 CMOS 회로의 보다 높은 전압 스윙으로 해석하기 위하여 사용할 수 있을 것이다. 저 전압 CMOS 회로(3.0 또는 3.3 V)가 고 전압 CMOS 회로(5.0 V)와 혼합되는 경우, 본 발명은 데이타를 저 전압 CMOS로부터 수신하기 위한 고 전압 CMOS상에 버퍼를 제공하여 상기 장점을 달성한다. 또한, 본 발명은 내부적으로 감소된 전압 상에서 작동되나, 높은 외부 공급 전압을 수신하는 회로용으로 사용될 수 있다. 이들 회로에 있어서, 회로의 일부인 저 전압 신호는 회로의 다른 일부인 고 전압 신호로 전환된다.

상기는 본 발명의 바람직한 실시예를 기재하였으나, 하기 특허청구의 범위에 의해 본 발명의 범위가 정해진 다는 것을 이해하여야 한다.

제 1A 및 1B 도는 선행 기술을 예로 든 회로도.

제 2 도는 본 발명에 따른 정적 입력 CMOS 버퍼의 입력단(input stage)를 도시한 도면.

제 3 도는 제 2 도에 도시된 바이어스 회로의 회로 개요도.

제 4 도는 본 발명의 실시례에 따른 TTL 신호를 출력단으로 전달하기 위해 바이어스 회로와 연결된 CMOS 단이 연속적으로 접속된 회로를 도시하는 회로도.

제 5 도는 TTL 입력을 두 공급 전압 사이에서 변화하는 완전한 CMOS 호환성 신호로 전환하기 위해 두 개의 CMOS 단을 사용한 경우를 도시한 또 다른 실시예의 회로도.

제 6 도는 정적 입력 버퍼의 바람직한 실시예의 회로도.

제 7 도는 제 3 도에 도시된 바이어스 회로의 다른 실시예의 회로 개요도.

Claims

상부 공급 전압과 하부 공급 전압 사이에 접속되어 그 사이에 일련의 전류 경로를 형성하고, 실질적으로 동일한 트랜스컨덕턴스를 갖는 NMOS 트랜지스터 및 PMOS 트랜지스터; 및

상기 상부 공급 전압 보다 큰 양극 공급 전압으로부터 상부 공급 전압을 제공하기 위한 바이어스 수단으로 구성되며,

상기 바이어스 수단은, 실질적으로 동일한 변화가 상기 상부 공급 전압에서 발생하도록, 상기 양극 공급 전압의 변화를 상기 바이어스 수단에 전달하기 위해서 상기 상부 공급 전압에 결합된 용량성 수단을 구비하는 것을 특징으로 하는 CMOS 입력 버퍼.
제 1 항에 있어서 ,

PMOS 트랜지스터가 상기 상부 공급 전압과 출력 노드 사이에 결합되며, NMOS 트랜지스터가 상기 하부 공급 전압과 출력 노드 사이에 접속되며, 그리고 상기 NMOS 및 상기 PMOS 트랜지스터가 공통으로 결합되며, 그리고 입력 노드에 결합되는 게이트 리드를 가짐을 특징으로 하는 CMOS 입력 버퍼.
제 1 항에 있어서 ,

상기 하부 공급 전압을 NMOS 트랜지스터에 통신하기 위한 수단을 포함하며,상기 통신수단은 저항 R을 갖고, 저항 R 및 NMOS 트랜지스터의 트랜스컨덕턴스 gn 및 PMOS 트랜지스터의 트랜스컨덕턴스 g_p가 아래의 관계식을 가지는 것을 특징으로 하는 CMOS 입력 버퍼.
제 1 항에 있어서, 상기 바이어스 수단은,

상기 상부 공급 전압이 상기 양극 공급 전압의 특정 변화에 따라 변화되도록 하기 위해 상기 양극 공급 전압에 결합되는 제 1 회로 수단을 포함함을 특징으로 하는 CMOS 입력 버퍼.
제 1 항에 있어서, 상기 바이어스 수단은,

상기 상부 공급 전압을 제공하기 위해 상기 양극 공급 전압에 결합된 밴드-갭 제네레이터 수단을 포함하는 것을 특징으로 하는 CMOS 입력 버퍼.
제 1 항에 있어서, 상기 바이어스 수단은,

바이어스 전압을 제공하고, 상기 양극 공급 전압과 하부 공급 전압 사이에 일련의 전류 경로를 형성하기 위해 각각의 소스 리드와 드레인 리드가 결합된 다수의 MOS 트랜지스터;

상기 바이어스 전압을 수신하고, 상기 바이어스 전압으로부터 상기 상부 공급 전압을 상기 PMOS 트랜지스터에 제공하기 위한 소스 활로우어를 포함하는 것을 특징으로 하는 CMOS 입력 버퍼.
제 5 항에 있어서, 각각의 상기 다수의 MOS 트랜지스터는,

서로 접속된 게이트 리드 및 소스 리드를 갖는 PMOS 트랜지스터를 가지며;

상기 PMOS 트랜지스터 중 하나는 상부 공급 전압에 접속된 소스 리드 및 다른 다수의 MOS 트랜지스터 중 어느 하나의 소스 리드에 접속된 드레인 리드를 가지는 것을 특징으로 하는 CMOS 입력 버퍼.
바이어스 전압과 하부 공급 전압 사이에 접속된 적어도 하나의 PMOS 입력 트랜지스터 및 NMOS 입력 트랜지스터를 포함하는 유형의 정적 CMOS 입력 버퍼에 바이어스 전압을 제공하기 위해 양극 공급 전압에 의해 구동되는 CMOS 트랜지스터 바이어스 회로로서,

상기 바이어스 전압은 상기 양극 공급 전압보다 적으며;

상기 CMOS 트랜지스터 바이어스 회로는 상기 양극 공급 전압과 상기 하부 공급 전압 사이의 일련의 전류 경로를 형성하기 위해 상호 접속된 다수의 PMOS 트랜지스터로 이루어지며;

각각의 PMOS 트랜지스터는 소스 리드에 접속된 웰 및 그 드래인 리드에 접속된 게이트 리드에 형성되며;

상기 바이어스 전압은 한 쌍의 복수의 PMOS 트랜지스터의 하나의 소스-드래인 접속으로 제공되는 것을 특징으로 하는 CMOS 트랜지스터 바이어스 회로.
제 8 항에 있어서,

상기 바이어스 전압을 PMOS 트랜지스터에 결합시키는 소스 활로우어 MOS 트랜지스터를 포함함을 특징으로 하는 CMOS 트랜지스터 바이어스 회로.
제 9 항에 있어서,

상기 MOS 트랜지스터가 NMOS 트랜지스터임을 특징으로 하는 CMOS 트랜지스터 바이어스 회로.
TTL 형 입력 신호를 수신하기 위해서, 그리고 CMOS 출력 신호를 제공하기 위해서 공급 전압으로 구동할 수 있는 CMOS 입력 버퍼에 있어서,

상기 CMOS 입력 버퍼는 계층적으로 상호 접속된 제 1 및 제 2 입력단을 포함하며,

상기 제1 및 제2 입력단들 각각은: 실질적으로 동일한 트랜스컨덕턴스를 갖도록 형성되고, 제 1 상부 전압 소스와 제 2 하부 전압 소스 사이의 일련의 전류 경로를 형성하기 위해 접속된 한 쌍의 CMOS 트랜지스터; 및

입력 터미날을 형성하기 위해 공통 게이트 리드를 각각 갖고, 출력 단자를 형성하는 상기 한 쌍의 CMOS 트랜지스터 사이의 상호 접속부를 포함하며; 제 1 입력단의 입력 단자는 TTL 형 입력 신호용 입력 단자를 형성하며, 제 1 입력단의 출력 단자는 제 2 입력단의 입력 단자에 결합되고, CMOS 출력 신호는 제 2 입력단의 출력 단자에서 제공되며,

상기 CMOS 입력 버퍼는 상기 제 1 상부 전압 소스보다 큰 공급 전압으로부터 제 1 의 상부 전압 소스를 제공하기 위한 제 1 및 제 2 바이어스 수단을 더 포함하며, 상기 제 2 입력단 용 제 1 상부 전압 소스는 적어도 MOS 문턱 전압에 의해 제1 입력단 용 제 1 상부 전압 소스보다 적은 것을 특징으로 하는 CMOS 입력 버퍼.
제 11 항에 있어서, CMOS 입력 버퍼는

제 3 입력단을 더 포함하되;

제 1 입력단 용 바이어스 수단은 제 1 바이어스 전압을 제공하며 제 2 입력단 용 바이어스 수단은 제 1 바이어스 전압보다 하나의 PMOS 트랜지스터 문턱 전압값에는 못 미치는 정도가 더 높은 양극의 제 2 바이어스 전압을 제공하며, 제 3 입력단 용 바이어스 수단은 제 2 바이어스 전압보다 대략 하나의 PMOS 트랜지스터 문턱 전압값에는 못 미치는 정도가 더 높은 양극의 제 3 바이어스 전압을 제공하는 것을 특징으로 하는 CMOS 입력 버퍼.
제 12 항에 있어서,

각각의 한 쌍의 CMOS 트랜지스터 중 하나는 각 입력단에 대응하는 바이어스 수단에 결합된 소스 리드를 갖는 PMOS 트랜지스터이며, 각각의 바이어스 수단은 게이트와 그것의 소스 리드 사이에 나타나는 PMOS 트랜지스터의 문턱 전압을 보상하기 위한 수단을 포함하는 것을 특징으로 하는 CMOS 입력 버퍼.
각각 대칭적 전압 변화를 가지는 양극 전원 공급전압과 하부 공급전압을 사용하기 위한 CMOS 입력버퍼에 있어서,

상기 하부 공급전압과 제1 바이어스 전압사이에 일련의 전류 경로를 형성하기 위해서 상기 하부 공급전압과 상기 제1 바이어스 전압 사이에 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비한 입력단 및

상기 제1 바이어스 전압을 발생시키기 위해서 상기 양극 전원 공급전압과 상기 하부 공급전압 사이에 결합되며, 양극 공급전압의 변화를 바이어스 회로에서 실질적으로 동일한 변화가 발생하도록 바이어스 회로에 전달하기 위해서 양극 공급전압에 결합된 용량성 요소를 구비하여 상기 변화에 따라 하부 공급전압의 대칭적인 변화를 발생하는 바이어스 회로를 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 14 항에 있어서,

상기 NMOS 및 상기 PMOS 트랜지스터의 각각의 게이트 단자들은 공통으로 CMOS 입력버퍼의 입력에 연결되며, 상기 NMOS 및 PMOS 트랜지스터 각각의 드레인 단자들은 공통으로 상기 입력단의 출력에 연결되는 것을 특징으로 하는 CMOS 입력버퍼.
제 15 항에 있어서,

상기 하부 공급전압과 제2 바이어스 전압사이에 일련의 전류 경로를 형성하기 위해서 상기 하부 공급전압과 상기 제2 바이어스 전압사이에 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비한 두 번째 단을 더 포함하며;

상기 제2 바이어스 전압은 바이어스 회로에 의해 발생되며, 상기 두 번째 단에서 상기 각각의 NMOS 및 PMOS 트랜지스터의 게이트 단자는 공통으로 상기 입력단에 연결되는 것을 특징으로 하는 CMOS 입력버퍼.
제 16 항에 있어서,

상기 하부 공급전압과 상기 양극 전원 공급전압사이에 일련의 전류 경로를 형성하기 위해서 상기 하부 공급전압과 상기 양극 전원 공급전압사이에 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터를 구비한 최종단을 더 포함하며;

상기 최종단의 NMOS 및 PMOS 트랜지스터 각각의 게이트 단자들은 공통으로 상기 두 번째 단의 출력에 연결되며, 그리고 상기 최종단의 상기 NMOS 및 PMOS 트랜지스터 각각의 드레인 단자들은 공통으로 상기 CMOS 입력버퍼의 출력에 연결되며;

상기 최종단은 상기 최종단의 출력과 상기 최종단의 입력 사이에 연결된 피드백 회로를 더 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 17 항에 있어서,

상기 피드백 회로는 상기 양극 전원 공급전압에 연결된 소스 단자, 상기 최종단의 입력에 연결된 드레인 단자, 그리고 상기 최종단의 출력에 연결된 게이트 단자를 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 15 항에 있어서,

상기 하부 공급전압과 양극 전원 공급전압사이에 일련의 전류경로를 형성하기 위해서 하부 공급전압과 양극 전원 공급전압사이에 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터를 더 포함하며, 상기 최종단의 NMOS 및 PMOS 트랜지스터 각각의 게이트 단자들은 공통으로 상기 입력단의 출력에 연결되며, 그리고 상기 최종단의 NMOS 및 PMOS 트랜지스터 각각의 드레인 단자들은 공통으로 상기 CMOS 입력버퍼의 출력에 연결되며,

상기 최종단은 최종단의 출력과 최종단의 입력사이에 연결된 피드백 회로를 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 15 항에 있어서,

상기 바이어스 회로는 양극 전원 공급전압과 하부 전원 공급전압사이에 연결된 다수의 저항요소를 포함하는 전압 분배기를 더 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 20 항에 있어서,

상기 바이어스 회로는 상기 전압 분배기의 전압 출력에 연결된 게이트 단자,상기 양극 전원 공급전압에 연결된 드레인 단자, 그리고 상기 제1 바이어스 전압에 연결된 소스 단자를 구비한 제1 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 21 항에 있어서 ,

상기 바이어스 회로는 상기 전압 디바이더의 전압 출력에 연결된 게이트 단자, 상기 양극 전원 공급전압에 연결된 드레인 단자, 그리고 제2 바이어스 전압에 연결된 소스 단자를 구비한 제2 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 CMOS 입력버퍼.
제 21 항에 있어서,

상기 전압 디바이더의 다수의 저항 요소들은 순차적으로 연결되는 다수의 게이트-드레인이 결합된 PMOS 트랜지스터들을 포함하며, 상기 PMOS 트랜지스터들 각각은 자신의 소스 단자에 연결된 바디(body) 단자를 구비한 것을 특징으로 하는 CMOS 입력버퍼.