JP3146829B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3146829B2 JP3146829B2 JP03047094A JP3047094A JP3146829B2 JP 3146829 B2 JP3146829 B2 JP 3146829B2 JP 03047094 A JP03047094 A JP 03047094A JP 3047094 A JP3047094 A JP 3047094A JP 3146829 B2 JP3146829 B2 JP 3146829B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- channel insulated
- gate field
- drain
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
Description
【0001】
【産業上の利用分野】本発明は、電源電圧よりも小振幅
の信号など、信号の伝送が行われるシステムに使用され
る半導体集積回路に関する。
の信号など、信号の伝送が行われるシステムに使用され
る半導体集積回路に関する。
【0002】
【従来の技術】従来、たとえば、電源電圧よりも小振幅
の信号の伝送が行われるシステムに使用される半導体集
積回路として、図37に示すような入力回路を設けてい
るものが知られている(田口眞男、松井範幸、“10
0MHz時代に向け、バス系の小振幅インタフェースを
比較する”、日経エレクトロニクス、No.591、pp.269-
290、1993.9.27.田口ほか、“高速メモリーバス用小
振幅インタフェース回路の検討”、電子情報通信学会研
究会資料、11月26日、1993年)。
の信号の伝送が行われるシステムに使用される半導体集
積回路として、図37に示すような入力回路を設けてい
るものが知られている(田口眞男、松井範幸、“10
0MHz時代に向け、バス系の小振幅インタフェースを
比較する”、日経エレクトロニクス、No.591、pp.269-
290、1993.9.27.田口ほか、“高速メモリーバス用小
振幅インタフェース回路の検討”、電子情報通信学会研
究会資料、11月26日、1993年)。
【0003】図中、1は外部回路からバス線を介して伝
送信号Sinが供給される信号入力端子、2は伝送信号S
inの論理判定を行うための参照電圧Vrefが供給される
参照電圧入力端子である。
送信号Sinが供給される信号入力端子、2は伝送信号S
inの論理判定を行うための参照電圧Vrefが供給される
参照電圧入力端子である。
【0004】また、3は差動増幅回路であり、4は電源
電圧Vcc、たとえば、3.3Vを供給する電源線、5、
6は負荷をなすカレントミラー回路を構成するエンハン
スメント形のpMOSトランジスタである。
電圧Vcc、たとえば、3.3Vを供給する電源線、5、
6は負荷をなすカレントミラー回路を構成するエンハン
スメント形のpMOSトランジスタである。
【0005】また、7、8は駆動トランジスタをなすエ
ンハンスメント形のnMOSトランジスタであり、nM
OSトランジスタ7のゲートには伝送信号Sinが供給さ
れ、nMOSトランジスタ8のゲートには参照電圧Vre
fが供給される。
ンハンスメント形のnMOSトランジスタであり、nM
OSトランジスタ7のゲートには伝送信号Sinが供給さ
れ、nMOSトランジスタ8のゲートには参照電圧Vre
fが供給される。
【0006】また、9は抵抗として機能するエンハンス
メント形のnMOSトランジスタ、10は差動増幅回路
3の出力端となるノード、11は波形整形用のインバー
タ、SOUTは、この入力回路の出力信号である。
メント形のnMOSトランジスタ、10は差動増幅回路
3の出力端となるノード、11は波形整形用のインバー
タ、SOUTは、この入力回路の出力信号である。
【0007】このように構成された入力回路において
は、伝送信号Sin=高レベル(以下、Hレベルという)
の場合、nMOSトランジスタ7=導通(以下、ONと
いう)、nMOSトランジスタ8=非導通(以下、OF
Fという)となり、ノード10=低レベル(以下、Lレ
ベルという)、出力信号SOUT=Hレベルとなる。
は、伝送信号Sin=高レベル(以下、Hレベルという)
の場合、nMOSトランジスタ7=導通(以下、ONと
いう)、nMOSトランジスタ8=非導通(以下、OF
Fという)となり、ノード10=低レベル(以下、Lレ
ベルという)、出力信号SOUT=Hレベルとなる。
【0008】これに対して、伝送信号Sin=Lレベルの
場合、nMOSトランジスタ7=OFF、nMOSトラ
ンジスタ8=ONとなり、ノード10の電圧=Hレベ
ル、出力信号SOUT=Lレベルとなる。
場合、nMOSトランジスタ7=OFF、nMOSトラ
ンジスタ8=ONとなり、ノード10の電圧=Hレベ
ル、出力信号SOUT=Lレベルとなる。
【0009】
【発明が解決しようとする課題】図38は、この入力回
路における参照電圧Vrefと差動増幅回路3のnMOS
トランジスタ9に流れる電流、即ち、差動増幅回路3の
消費電流Iaとの関係を示す図である。
路における参照電圧Vrefと差動増幅回路3のnMOS
トランジスタ9に流れる電流、即ち、差動増幅回路3の
消費電流Iaとの関係を示す図である。
【0010】この図38から明らかなように、たとえ
ば、参照電圧Vref=1.0Vとして差動増幅回路3を設
計した場合において、これを参照電圧=1.5Vとして
使用すると、nMOSトランジスタ7、8のゲート・ソ
ース間バイアス電圧が増大し、差動増幅回路3の消費電
流Iaが増大してしまう。
ば、参照電圧Vref=1.0Vとして差動増幅回路3を設
計した場合において、これを参照電圧=1.5Vとして
使用すると、nMOSトランジスタ7、8のゲート・ソ
ース間バイアス電圧が増大し、差動増幅回路3の消費電
流Iaが増大してしまう。
【0011】ここに、参照電圧Vref=1.0Vは新しく
提案されているインタフェース規格であり、中間電圧を
1.0Vとする、±0.4V程度の振幅の小振幅信号Sin
を入力する場合に必要とされる参照電圧であり、参照電
圧Vref=1.5Vは、従来のLVTTL(low voltage
TTL)規格、もしくは、中間電圧を1.5VとするC
TT(Center Tapped Termination)と称される小振
幅信号Sinを入力する場合に必要とされる参照電圧であ
る。
提案されているインタフェース規格であり、中間電圧を
1.0Vとする、±0.4V程度の振幅の小振幅信号Sin
を入力する場合に必要とされる参照電圧であり、参照電
圧Vref=1.5Vは、従来のLVTTL(low voltage
TTL)規格、もしくは、中間電圧を1.5VとするC
TT(Center Tapped Termination)と称される小振
幅信号Sinを入力する場合に必要とされる参照電圧であ
る。
【0012】これまで、参照電圧Vrefの電圧値を異に
する規格の異なる小振幅信号Sinを同一の回路構成の入
力回路で入力する例はなく、ある参照電圧に適した入力
回路を設計すれば足りた。
する規格の異なる小振幅信号Sinを同一の回路構成の入
力回路で入力する例はなく、ある参照電圧に適した入力
回路を設計すれば足りた。
【0013】しかし、参照電圧Vrefの電圧値を異にす
る規格の異なる小振幅信号Sinであっても、これを入力
することができるようにすることは便利であることか
ら、今後、このような要請が増えると思われる。
る規格の異なる小振幅信号Sinであっても、これを入力
することができるようにすることは便利であることか
ら、今後、このような要請が増えると思われる。
【0014】しかし、図37に示す入力回路において
は、参照電圧Vrefの電圧値を変えると、差動増幅回路
3の消費電流Iaが過大に変わり、この欠点は、たとえ
ば、入力回路の数が200個以上になる論理LSIでは
深刻な問題となる。
は、参照電圧Vrefの電圧値を変えると、差動増幅回路
3の消費電流Iaが過大に変わり、この欠点は、たとえ
ば、入力回路の数が200個以上になる論理LSIでは
深刻な問題となる。
【0015】たとえば、基準設計では1個の入力回路の
差動増幅回路あたり500μAの消費電流であったもの
が1mAに増大すると、入力回路が200個の場合に
は、消費電流は、当初の電流に対して100mAも増大
してしまう。
差動増幅回路あたり500μAの消費電流であったもの
が1mAに増大すると、入力回路が200個の場合に
は、消費電流は、当初の電流に対して100mAも増大
してしまう。
【0016】そこで、参照電圧Vrefの電圧値を異にす
る規格の異なる小振幅信号Sinを入力する場合であって
も、差動増幅回路3の消費電流Iaの変化が過大となら
ないようにした入力回路を内蔵することができれば、参
照電圧Vrefの自由度を高め、半導体集積回路の利便性
を向上させることができる。
る規格の異なる小振幅信号Sinを入力する場合であって
も、差動増幅回路3の消費電流Iaの変化が過大となら
ないようにした入力回路を内蔵することができれば、参
照電圧Vrefの自由度を高め、半導体集積回路の利便性
を向上させることができる。
【0017】他方、参照電圧Vrefの電圧値を異にする
規格の異なる小振幅信号Sinを出力する場合において
も、駆動能力が大きく異ならないようにした出力回路を
内蔵することができれば、これも、また、参照電圧Vre
fの自由度を高め、半導体集積回路の利便性を向上させ
ることができる。
規格の異なる小振幅信号Sinを出力する場合において
も、駆動能力が大きく異ならないようにした出力回路を
内蔵することができれば、これも、また、参照電圧Vre
fの自由度を高め、半導体集積回路の利便性を向上させ
ることができる。
【0018】本発明は、かかる点に鑑み、参照電圧の電
圧値を異にする規格の異なる信号を入力する場合であっ
ても、参照電圧Vrefの電圧値が一定の範囲内にあれ
ば、初段回路をなす差動増幅回路の消費電流の変化が過
大とならないようにした入力回路を設け、参照電圧の自
由度を高め、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる信号に対応することができ、利
便性の向上を図ることができるようにした半導体集積回
路を提供することを第1の目的とする。
圧値を異にする規格の異なる信号を入力する場合であっ
ても、参照電圧Vrefの電圧値が一定の範囲内にあれ
ば、初段回路をなす差動増幅回路の消費電流の変化が過
大とならないようにした入力回路を設け、参照電圧の自
由度を高め、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる信号に対応することができ、利
便性の向上を図ることができるようにした半導体集積回
路を提供することを第1の目的とする。
【0019】また、本発明は、参照電圧の電圧値を異に
する規格の異なる信号を出力する場合であっても、参照
電圧の電圧値が一定の範囲内にあれば、駆動能力が大き
く異ならないようにした出力回路を設け、参照電圧の自
由度を高め、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる信号に対応することができ、利
便性の向上を図ることができると共に、動作温度が変化
した場合においても、出力信号の振幅を一定に保つこと
ができるようにした半導体集積回路を提供することを第
2の目的とする。
する規格の異なる信号を出力する場合であっても、参照
電圧の電圧値が一定の範囲内にあれば、駆動能力が大き
く異ならないようにした出力回路を設け、参照電圧の自
由度を高め、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる信号に対応することができ、利
便性の向上を図ることができると共に、動作温度が変化
した場合においても、出力信号の振幅を一定に保つこと
ができるようにした半導体集積回路を提供することを第
2の目的とする。
【0020】
第1の発明・・図1 図1は本発明中、第1の発明の原理説明図であり、第1
の発明の半導体集積回路が設ける入力回路の1個を原理
的に示している。
の発明の半導体集積回路が設ける入力回路の1個を原理
的に示している。
【0021】図中、12は論理を判定すべき信号Sinが
供給される信号入力端子、13は論理を判定すべき信号
Sinの論理を判定するための参照電圧Vrefが供給され
る参照電圧入力端子、14は差動増幅回路である。
供給される信号入力端子、13は論理を判定すべき信号
Sinの論理を判定するための参照電圧Vrefが供給され
る参照電圧入力端子、14は差動増幅回路である。
【0022】また、15は、一定の範囲において、参照
電圧Vrefの変化に対して差動増幅回路14に流れる電
流の変化を抑制するように、差動増幅回路14に流れる
電流を制御する電流制御回路である。
電圧Vrefの変化に対して差動増幅回路14に流れる電
流の変化を抑制するように、差動増幅回路14に流れる
電流を制御する電流制御回路である。
【0023】即ち、第1の発明の半導体集積回路は、論
理を判定すべき信号Sinが供給されると共に、論理を判
定すべき信号Sinの論理を判定するための参照電圧Vre
fが供給される差動増幅回路14と、一定の範囲におい
て、参照電圧Vrefの変化に対して、差動増幅回路14
に流れる電流の変化を抑制するように、差動増幅回路1
4に流れる電流を制御する電流制御回路15とを有して
なる入力回路を設けて構成するというものである。
理を判定すべき信号Sinが供給されると共に、論理を判
定すべき信号Sinの論理を判定するための参照電圧Vre
fが供給される差動増幅回路14と、一定の範囲におい
て、参照電圧Vrefの変化に対して、差動増幅回路14
に流れる電流の変化を抑制するように、差動増幅回路1
4に流れる電流を制御する電流制御回路15とを有して
なる入力回路を設けて構成するというものである。
【0024】第2の発明・・図2 図2は本発明中、第2の発明の原理説明図であり、第2
の発明の半導体集積回路が設ける入力回路の1個を原理
的に示している。
の発明の半導体集積回路が設ける入力回路の1個を原理
的に示している。
【0025】図中、17は論理を判定すべき信号Sinが
供給される信号入力端子、18は論理を判定すべき信号
Sinの論理を判定するための参照電圧Vrefが供給され
る参照電圧入力端子である。
供給される信号入力端子、18は論理を判定すべき信号
Sinの論理を判定するための参照電圧Vrefが供給され
る参照電圧入力端子である。
【0026】また、19は差動増幅回路であり、20は
高電圧側の電源電圧Vccを供給する電源線、21、22
は負荷、21A、22Aは負荷21、22の一端、21
B、22Bは負荷21、22の他端である。
高電圧側の電源電圧Vccを供給する電源線、21、22
は負荷、21A、22Aは負荷21、22の一端、21
B、22Bは負荷21、22の他端である。
【0027】また、23、24は駆動トランジスタをな
すnチャネル絶縁ゲート形電界効果トランジスタであ
り、nチャネル絶縁ゲート形電界効果トランジスタ23
のゲートには信号Sinが供給され、nチャネル絶縁ゲー
ト形電界効果トランジスタ24のゲートには参照電圧V
refが供給される。
すnチャネル絶縁ゲート形電界効果トランジスタであ
り、nチャネル絶縁ゲート形電界効果トランジスタ23
のゲートには信号Sinが供給され、nチャネル絶縁ゲー
ト形電界効果トランジスタ24のゲートには参照電圧V
refが供給される。
【0028】また、25は可変抵抗回路、25Aは可変
抵抗回路25の一方の抵抗端、25Bは可変抵抗回路2
5の他方の抵抗端、26は差動増幅回路19の出力端と
なるノード、27は波形整形用のインバータ、S
OUTは、この入力回路の出力信号である。
抵抗回路25の一方の抵抗端、25Bは可変抵抗回路2
5の他方の抵抗端、26は差動増幅回路19の出力端と
なるノード、27は波形整形用のインバータ、S
OUTは、この入力回路の出力信号である。
【0029】また、28は、一定の範囲において、参照
電圧Vrefが相対的に高い場合には、可変抵抗回路25
の抵抗値を相対的に大きくし、参照電圧Vrefが相対的
に低い場合には、可変抵抗回路25の抵抗値を相対的に
小さくするように制御して、可変抵抗回路25に流れる
電流Iaを制御する電流制御回路である。
電圧Vrefが相対的に高い場合には、可変抵抗回路25
の抵抗値を相対的に大きくし、参照電圧Vrefが相対的
に低い場合には、可変抵抗回路25の抵抗値を相対的に
小さくするように制御して、可変抵抗回路25に流れる
電流Iaを制御する電流制御回路である。
【0030】第3の発明・・図3 図3は本発明中、第3の発明の原理説明図であり、第3
の発明の半導体集積回路が設ける入力回路の1個を原理
的に示している。
の発明の半導体集積回路が設ける入力回路の1個を原理
的に示している。
【0031】図中、30は論理を判定すべき信号Sinが
供給される信号入力端子、31は論理を判定すべき信号
Sinの論理を判定するための参照電圧Vrefが供給され
る参照電圧入力端子である。
供給される信号入力端子、31は論理を判定すべき信号
Sinの論理を判定するための参照電圧Vrefが供給され
る参照電圧入力端子である。
【0032】また、32は差動増幅回路であり、33は
高電圧側の電源電圧Vccを供給する電源線、34は可変
抵抗回路、34Aは可変抵抗回路34の一方の抵抗端、
34Bは可変抵抗回路34の他方の抵抗端である。
高電圧側の電源電圧Vccを供給する電源線、34は可変
抵抗回路、34Aは可変抵抗回路34の一方の抵抗端、
34Bは可変抵抗回路34の他方の抵抗端である。
【0033】また、35、36は駆動トランジスタをな
すpチャネル絶縁ゲート形電界効果トランジスタであ
り、pチャネル絶縁ゲート形電界効果トランジスタ35
のゲートには信号Sinが供給され、pチャネル絶縁ゲー
ト形電界効果トランジスタ36のゲートには参照電圧V
refが供給される。
すpチャネル絶縁ゲート形電界効果トランジスタであ
り、pチャネル絶縁ゲート形電界効果トランジスタ35
のゲートには信号Sinが供給され、pチャネル絶縁ゲー
ト形電界効果トランジスタ36のゲートには参照電圧V
refが供給される。
【0034】また、37、38は負荷、37A、38A
は負荷37、38の一端、37B、38Bは負荷37、
38の他端、39は差動増幅回路32の出力端となるノ
ード、40は波形整形用のインバータ、SOUTは、この
入力回路の出力信号である。
は負荷37、38の一端、37B、38Bは負荷37、
38の他端、39は差動増幅回路32の出力端となるノ
ード、40は波形整形用のインバータ、SOUTは、この
入力回路の出力信号である。
【0035】また、41は、一定の範囲において、参照
電圧Vrefが相対的に高い場合には、可変抵抗回路34
の抵抗値を相対的に小さくし、参照電圧Vrefが相対的
に低い場合には、可変抵抗回路34の抵抗値を相対的に
大きくするように制御して、可変抵抗回路34に流れる
電流Iaを制御する電流制御回路である。
電圧Vrefが相対的に高い場合には、可変抵抗回路34
の抵抗値を相対的に小さくし、参照電圧Vrefが相対的
に低い場合には、可変抵抗回路34の抵抗値を相対的に
大きくするように制御して、可変抵抗回路34に流れる
電流Iaを制御する電流制御回路である。
【0036】第4の発明・・図4 図4は本発明中、第4の発明の原理説明図であり、第4
の発明の半導体集積回路が設ける出力回路の1個を原理
的に示している。
の発明の半導体集積回路が設ける出力回路の1個を原理
的に示している。
【0037】図中、42は本体回路(図示せず)に電源
電圧Vccを供給する電源線、43は電源電圧Vcc以下の
電源電圧VCCQを供給する電源線、44はpチャネル絶
縁ゲート形電界効果トランジスタ、45、46はnチャ
ネル絶縁ゲート形電界効果トランジスタ、47は出力端
子である。
電圧Vccを供給する電源線、43は電源電圧Vcc以下の
電源電圧VCCQを供給する電源線、44はpチャネル絶
縁ゲート形電界効果トランジスタ、45、46はnチャ
ネル絶縁ゲート形電界効果トランジスタ、47は出力端
子である。
【0038】ここに、pチャネル絶縁ゲート形電界効果
トランジスタ44は、ソースを電源線43に接続され、
ドレインを出力端子47に接続され、ゲートに対して、
Hレベルを電源電圧VCCQとし、低レベルを接地電圧0
Vとする信号S1が供給されるように構成されている。
トランジスタ44は、ソースを電源線43に接続され、
ドレインを出力端子47に接続され、ゲートに対して、
Hレベルを電源電圧VCCQとし、低レベルを接地電圧0
Vとする信号S1が供給されるように構成されている。
【0039】また、nチャネル絶縁ゲート形電界効果ト
ランジスタ45は、ドレインを電源線43に接続され、
ソースを出力端子47に接続され、ゲートに対して、H
レベルを電源電圧Vccとし、Lレベルを接地電圧0Vと
する信号S2が供給されるように構成されている。
ランジスタ45は、ドレインを電源線43に接続され、
ソースを出力端子47に接続され、ゲートに対して、H
レベルを電源電圧Vccとし、Lレベルを接地電圧0Vと
する信号S2が供給されるように構成されている。
【0040】また、nチャネル絶縁ゲート形電界効果ト
ランジスタ46は、ドレインを出力端子47に接続さ
れ、ソースを接地され、ゲートに対して、Hレベルを電
源電圧Vccとし、Lレベルを接地電圧0Vとする信号S
3が供給されるように構成されている。
ランジスタ46は、ドレインを出力端子47に接続さ
れ、ソースを接地され、ゲートに対して、Hレベルを電
源電圧Vccとし、Lレベルを接地電圧0Vとする信号S
3が供給されるように構成されている。
【0041】
第1の発明・・図1 第1の発明においては、差動増幅回路14に対して、一
定の範囲において、参照電圧Vrefの変化に対して、差
動増幅回路14に流れる電流の変化を抑制するように、
差動増幅回路14に流れる電流を制御する電流制御回路
15を設けている。
定の範囲において、参照電圧Vrefの変化に対して、差
動増幅回路14に流れる電流の変化を抑制するように、
差動増幅回路14に流れる電流を制御する電流制御回路
15を設けている。
【0042】この結果、一定の範囲における参照電圧V
refの電圧値の変化に対して、差動増幅回路14の消費
電流の変化が過大にならないようにすることができ、一
定の範囲内であれば、参照電圧Vrefの電圧値を異にす
る規格の異なる信号Sinに対応することができると共
に、また、製造上のバラツキによって、トランジスタの
ゲート長にバラツキが生じてしまった場合であっても、
差動増幅回路14の消費電流の変動を抑制し、製造歩留
まりの向上を図ることができる。
refの電圧値の変化に対して、差動増幅回路14の消費
電流の変化が過大にならないようにすることができ、一
定の範囲内であれば、参照電圧Vrefの電圧値を異にす
る規格の異なる信号Sinに対応することができると共
に、また、製造上のバラツキによって、トランジスタの
ゲート長にバラツキが生じてしまった場合であっても、
差動増幅回路14の消費電流の変動を抑制し、製造歩留
まりの向上を図ることができる。
【0043】第2の発明・・図2 第2の発明においては、信号Sin=Hレベルの場合、n
チャネル絶縁ゲート形電界効果トランジスタ23=O
N、nチャネル絶縁ゲート形電界効果トランジスタ24
=OFFとなり、ノード26=Lレベル、出力信号S
OUT=Hレベルとなる。
チャネル絶縁ゲート形電界効果トランジスタ23=O
N、nチャネル絶縁ゲート形電界効果トランジスタ24
=OFFとなり、ノード26=Lレベル、出力信号S
OUT=Hレベルとなる。
【0044】これに対して、信号Sin=Lレベルの場
合、nチャネル絶縁ゲート形電界効果トランジスタ23
=OFF、nチャネル絶縁ゲート形電界効果トランジス
タ24=ONとなり、ノード26=Hレベル、出力信号
SOUT=Lレベルとなる。
合、nチャネル絶縁ゲート形電界効果トランジスタ23
=OFF、nチャネル絶縁ゲート形電界効果トランジス
タ24=ONとなり、ノード26=Hレベル、出力信号
SOUT=Lレベルとなる。
【0045】ここに、電流制御回路28は、一定の範囲
において、参照電圧Vrefが相対的に高い場合には、可
変抵抗回路25の抵抗値を相対的に大きくし、また、参
照電圧Vrefが相対的に低い場合には、可変抵抗回路2
5の抵抗値を相対的に小さくするように制御して、可変
抵抗回路25に流れる電流Iaを制御する。
において、参照電圧Vrefが相対的に高い場合には、可
変抵抗回路25の抵抗値を相対的に大きくし、また、参
照電圧Vrefが相対的に低い場合には、可変抵抗回路2
5の抵抗値を相対的に小さくするように制御して、可変
抵抗回路25に流れる電流Iaを制御する。
【0046】この結果、一定の範囲における参照電圧V
refの電圧値の変化に対して、可変抵抗回路25に流れ
る電流Ia、即ち、差動増幅回路19の消費電流Iaの変
化が過大にならないようにすることができ、一定の範囲
内であれば、参照電圧Vrefの電圧値を異にする規格の
異なる信号Sinに対応することができる。
refの電圧値の変化に対して、可変抵抗回路25に流れ
る電流Ia、即ち、差動増幅回路19の消費電流Iaの変
化が過大にならないようにすることができ、一定の範囲
内であれば、参照電圧Vrefの電圧値を異にする規格の
異なる信号Sinに対応することができる。
【0047】ここに、たとえば、負荷21、22は、図
5に示すように、カレントミラー回路をなすpチャネル
絶縁ゲート形電界効果トランジスタ49、50で構成
し、可変抵抗回路25は、nチャネル絶縁ゲート形電界
効果トランジスタ51で構成することができる。
5に示すように、カレントミラー回路をなすpチャネル
絶縁ゲート形電界効果トランジスタ49、50で構成
し、可変抵抗回路25は、nチャネル絶縁ゲート形電界
効果トランジスタ51で構成することができる。
【0048】この場合、電流制御回路28を図6に示す
入出力特性(参照電圧Vrefと電流制御回路28の出力
Vxとの関係)を有するように構成する場合には、参照
電圧Vref=1.0〜1.5Vの範囲において、差動増幅
回路19の消費電流Iaを一定にすることができる。
入出力特性(参照電圧Vrefと電流制御回路28の出力
Vxとの関係)を有するように構成する場合には、参照
電圧Vref=1.0〜1.5Vの範囲において、差動増幅
回路19の消費電流Iaを一定にすることができる。
【0049】また、この第2の発明によれば、電流制御
回路28を設けていることから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路19の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
回路28を設けていることから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路19の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0050】第3の発明・・図3 第3の発明においては、信号Sin=Hレベルの場合、p
チャネル絶縁ゲート形電界効果トランジスタ35=OF
F、pチャネル絶縁ゲート形電界効果トランジスタ36
=ONとなり、ノード39=Lレベル、出力信号SOUT
=Hレベルとなる。
チャネル絶縁ゲート形電界効果トランジスタ35=OF
F、pチャネル絶縁ゲート形電界効果トランジスタ36
=ONとなり、ノード39=Lレベル、出力信号SOUT
=Hレベルとなる。
【0051】これに対して、信号Sin=Lレベルの場
合、pチャネル絶縁ゲート形電界効果トランジスタ35
=ON、pチャネル絶縁ゲート形電界効果トランジスタ
36=OFFとなり、ノード39=Hレベル、出力信号
SOUT=Lレベルとなる。
合、pチャネル絶縁ゲート形電界効果トランジスタ35
=ON、pチャネル絶縁ゲート形電界効果トランジスタ
36=OFFとなり、ノード39=Hレベル、出力信号
SOUT=Lレベルとなる。
【0052】ここに、電流制御回路41は、一定の範囲
において、参照電圧Vrefが相対的に高い場合には、可
変抵抗回路34の抵抗値を相対的に小さくし、また、参
照電圧Vrefが相対的に低い場合には、可変抵抗回路3
4の抵抗値を相対的に大きくするように制御して、可変
抵抗回路34に流れる電流Iaを制御する。
において、参照電圧Vrefが相対的に高い場合には、可
変抵抗回路34の抵抗値を相対的に小さくし、また、参
照電圧Vrefが相対的に低い場合には、可変抵抗回路3
4の抵抗値を相対的に大きくするように制御して、可変
抵抗回路34に流れる電流Iaを制御する。
【0053】この結果、一定の範囲における参照電圧V
refの電圧値の変化に対して、可変抵抗回路34に流れ
る電流Ia、即ち、差動増幅回路32の消費電流Iaの変
化が過大にならないようにすることができ、一定の範囲
内であれば、参照電圧の電圧値Vrefを異にする規格の
異なる信号Sinに対応することができる。
refの電圧値の変化に対して、可変抵抗回路34に流れ
る電流Ia、即ち、差動増幅回路32の消費電流Iaの変
化が過大にならないようにすることができ、一定の範囲
内であれば、参照電圧の電圧値Vrefを異にする規格の
異なる信号Sinに対応することができる。
【0054】また、この第3の発明によれば、電流制御
回路41を設けていることから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路32の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
回路41を設けていることから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路32の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0055】第4の発明・・図4 第4の発明においては、信号S1=Lレベル、信号S2
=Hレベル、信号S3=Lレベルとされる場合、pチャ
ネル絶縁ゲート形電界効果トランジスタ44=ON、n
チャネル絶縁ゲート形電界効果トランジスタ45=O
N、nチャネル絶縁ゲート形電界効果トランジスタ46
=OFFとなり、出力信号DOUT=Hレベルとなる。
=Hレベル、信号S3=Lレベルとされる場合、pチャ
ネル絶縁ゲート形電界効果トランジスタ44=ON、n
チャネル絶縁ゲート形電界効果トランジスタ45=O
N、nチャネル絶縁ゲート形電界効果トランジスタ46
=OFFとなり、出力信号DOUT=Hレベルとなる。
【0056】これに対して、信号S1=Hレベル、信号
S2=Lレベル、信号S3=Hレベルとされる場合に
は、pチャネル絶縁ゲート形電界効果トランジスタ44
=OFF、nチャネル絶縁ゲート形電界効果トランジス
タ45=OFF、nチャネル絶縁ゲート形電界効果トラ
ンジスタ46=ONとなり、出力信号DOUT=Lレベル
となる。
S2=Lレベル、信号S3=Hレベルとされる場合に
は、pチャネル絶縁ゲート形電界効果トランジスタ44
=OFF、nチャネル絶縁ゲート形電界効果トランジス
タ45=OFF、nチャネル絶縁ゲート形電界効果トラ
ンジスタ46=ONとなり、出力信号DOUT=Lレベル
となる。
【0057】また、信号S1=Hレベル、信号S2=L
レベル、信号S3=Lレベルとされる場合、pチャネル
絶縁ゲート形電界効果トランジスタ44=OFF、nチ
ャネル絶縁ゲート形電界効果トランジスタ45=OF
F、nチャネル絶縁ゲート形電界効果トランジスタ46
=OFFとなり、出力状態はハイインピーダンス状態と
される。
レベル、信号S3=Lレベルとされる場合、pチャネル
絶縁ゲート形電界効果トランジスタ44=OFF、nチ
ャネル絶縁ゲート形電界効果トランジスタ45=OF
F、nチャネル絶縁ゲート形電界効果トランジスタ46
=OFFとなり、出力状態はハイインピーダンス状態と
される。
【0058】したがって、出力信号DOUTの転送先は、
終端電圧VTTをVCCQ/2として終端されることにな
り、転送先の入力回路の初段回路を構成する差動増幅回
路の基準電圧VrefはVCCQ/2とされる。
終端電圧VTTをVCCQ/2として終端されることにな
り、転送先の入力回路の初段回路を構成する差動増幅回
路の基準電圧VrefはVCCQ/2とされる。
【0059】ここに、たとえば、電源電圧VCCQが電源
電圧Vcc又はこれに近い電圧の場合には、出力のプルア
ップ動作は、pチャネル絶縁ゲート形電界効果トランジ
スタ44が主体的に行う。
電圧Vcc又はこれに近い電圧の場合には、出力のプルア
ップ動作は、pチャネル絶縁ゲート形電界効果トランジ
スタ44が主体的に行う。
【0060】なぜなら、nチャネル絶縁ゲート形電界効
果トランジスタ45は、ソースフォロア動作を行い、電
源電圧Vccに近いレベルの出力信号DOUTに対しては、
スレッショルド電圧分の電圧ロスのため、十分な駆動能
力が発揮できないためである。
果トランジスタ45は、ソースフォロア動作を行い、電
源電圧Vccに近いレベルの出力信号DOUTに対しては、
スレッショルド電圧分の電圧ロスのため、十分な駆動能
力が発揮できないためである。
【0061】これに対して、電源電圧VCCQを1V程度
にされると、pチャネル絶縁ゲート形電界効果トランジ
スタ44は、ゲート・ソース間に、プルアップ時、1V
程度の電圧しか印加されず、十分な駆動能力を発揮する
ことができない。
にされると、pチャネル絶縁ゲート形電界効果トランジ
スタ44は、ゲート・ソース間に、プルアップ時、1V
程度の電圧しか印加されず、十分な駆動能力を発揮する
ことができない。
【0062】他方、nチャネル絶縁ゲート形電界効果ト
ランジスタ45は、プルアップ時、ゲートに電源電圧V
ccが印加され、十分な駆動能力を発揮し、プルアップ動
作を主体的に行うことになる。
ランジスタ45は、プルアップ時、ゲートに電源電圧V
ccが印加され、十分な駆動能力を発揮し、プルアップ動
作を主体的に行うことになる。
【0063】このように、第4の発明によれば、一定の
範囲において電源電圧VCCQの電圧値を変えて、参照電
圧Vrefの電圧値を異にする規格の異なる信号DOUTを出
力する場合においても、駆動能力が大きく異ならないよ
うにした出力回路を設けているので、一定の範囲におい
て参照電圧Vrefを異にする規格の異なる信号DOUTに対
応することができる。
範囲において電源電圧VCCQの電圧値を変えて、参照電
圧Vrefの電圧値を異にする規格の異なる信号DOUTを出
力する場合においても、駆動能力が大きく異ならないよ
うにした出力回路を設けているので、一定の範囲におい
て参照電圧Vrefを異にする規格の異なる信号DOUTに対
応することができる。
【0064】また、第4の発明においては、動作温度が
変化した場合において、たとえば、pチャネル絶縁ゲー
ト形電界効果トランジスタ44及びnチャネル絶縁ゲー
ト形電界効果トランジスタ45のスレッショルド電圧が
高くなった場合、pチャネル絶縁ゲート形電界効果トラ
ンジスタ44のオン抵抗は小さくなり、nチャネル絶縁
ゲート形電界効果トランジスタ45のオン抵抗は大きく
なる。
変化した場合において、たとえば、pチャネル絶縁ゲー
ト形電界効果トランジスタ44及びnチャネル絶縁ゲー
ト形電界効果トランジスタ45のスレッショルド電圧が
高くなった場合、pチャネル絶縁ゲート形電界効果トラ
ンジスタ44のオン抵抗は小さくなり、nチャネル絶縁
ゲート形電界効果トランジスタ45のオン抵抗は大きく
なる。
【0065】これに対して、pチャネル絶縁ゲート形電
界効果トランジスタ44及びnチャネル絶縁ゲート形電
界効果トランジスタ45のスレッショルド電圧が低くな
った場合、pチャネル絶縁ゲート形電界効果トランジス
タ44のオン抵抗は大きくなり、nチャネル絶縁ゲート
形電界効果トランジスタ45のオン抵抗は小さくなる。
界効果トランジスタ44及びnチャネル絶縁ゲート形電
界効果トランジスタ45のスレッショルド電圧が低くな
った場合、pチャネル絶縁ゲート形電界効果トランジス
タ44のオン抵抗は大きくなり、nチャネル絶縁ゲート
形電界効果トランジスタ45のオン抵抗は小さくなる。
【0066】したがって、第4の発明によれば、動作温
度が変化した場合においても、出力信号DOUTの振幅を
一定に保つことができる。
度が変化した場合においても、出力信号DOUTの振幅を
一定に保つことができる。
【0067】
【実施例】以下、図7〜図36を参照して、本発明の第
1実施例〜第13実施例について説明する。なお、図
7、図9、図11、図15、図17、図20において、
図37に対応する部分には同一符号を付し、その重複説
明は省略する。
1実施例〜第13実施例について説明する。なお、図
7、図9、図11、図15、図17、図20において、
図37に対応する部分には同一符号を付し、その重複説
明は省略する。
【0068】第1実施例・・図7、図8 図7は本発明の第1実施例の要部を示す回路図であり、
本発明の第1実施例が設けている入力回路の1個を示し
ている。
本発明の第1実施例が設けている入力回路の1個を示し
ている。
【0069】この入力回路は、nMOSトランジスタ9
に流れる電流Ia、即ち、差動増幅回路3の消費電流Ia
を制御する電流制御回路53を設け、その他について
は、図37に示す従来の入力回路と同様に構成したもの
である。
に流れる電流Ia、即ち、差動増幅回路3の消費電流Ia
を制御する電流制御回路53を設け、その他について
は、図37に示す従来の入力回路と同様に構成したもの
である。
【0070】この電流制御回路53において、54はエ
ンハンスメント形のpMOSトランジスタであり、この
pMOSトランジスタ54は、ソースを電源線4に接続
され、ゲートを参照電圧入力端子2に接続され、参照電
圧Vrefを制御電圧とする可変抵抗素子として機能する
ようにされている。
ンハンスメント形のpMOSトランジスタであり、この
pMOSトランジスタ54は、ソースを電源線4に接続
され、ゲートを参照電圧入力端子2に接続され、参照電
圧Vrefを制御電圧とする可変抵抗素子として機能する
ようにされている。
【0071】また、55は固定抵抗であり、一端をpM
OSトランジスタ54のドレインに接続され、他端を接
地されており、pMOSトランジスタ54のドレインと
抵抗55との接続点56をnMOSトランジスタ9のゲ
ートに接続されている。
OSトランジスタ54のドレインに接続され、他端を接
地されており、pMOSトランジスタ54のドレインと
抵抗55との接続点56をnMOSトランジスタ9のゲ
ートに接続されている。
【0072】この入力回路においては、所定の範囲にお
いて、参照電圧Vrefが相対的に高いと、pMOSトラ
ンジスタ54のオン抵抗が相対的に大きくなり、ノード
56の電圧値が相対的に下がり、nMOSトランジスタ
9のオン抵抗は相対的に大きくなる。
いて、参照電圧Vrefが相対的に高いと、pMOSトラ
ンジスタ54のオン抵抗が相対的に大きくなり、ノード
56の電圧値が相対的に下がり、nMOSトランジスタ
9のオン抵抗は相対的に大きくなる。
【0073】これに対して、参照電圧Vrefが相対的に
低いと、pMOSトランジスタ54のオン抵抗が相対的
に小さくなり、ノード56の電圧値が相対的に上がり、
nMOSトランジスタ9のオン抵抗は相対的に小さくな
る。
低いと、pMOSトランジスタ54のオン抵抗が相対的
に小さくなり、ノード56の電圧値が相対的に上がり、
nMOSトランジスタ9のオン抵抗は相対的に小さくな
る。
【0074】シミュレーション結果によれば、本実施例
の場合、参照電圧Vrefと差動増幅回路3の消費電流Ia
との関係は、図8に示すようになる。
の場合、参照電圧Vrefと差動増幅回路3の消費電流Ia
との関係は、図8に示すようになる。
【0075】この図8から明らかなように、本実施例に
おいては、参照電圧Vrefが0.9〜1.2Vの範囲内に
あれば、差動増幅回路3の消費電流Iaを略一定値とす
ることができる。
おいては、参照電圧Vrefが0.9〜1.2Vの範囲内に
あれば、差動増幅回路3の消費電流Iaを略一定値とす
ることができる。
【0076】なお、参照電圧Vrefが0.8V以下では、
差動増幅回路3の消費電流Iaが急激に減少するが、こ
れは、小振幅信号Sinの電圧がnMOSトランジスタ
7、8のスレッショルド電圧に近くなり、差動増幅回路
3が動作不可能な領域となるためである。
差動増幅回路3の消費電流Iaが急激に減少するが、こ
れは、小振幅信号Sinの電圧がnMOSトランジスタ
7、8のスレッショルド電圧に近くなり、差動増幅回路
3が動作不可能な領域となるためである。
【0077】このように、本実施例によれば、参照電圧
Vrefが0.9〜1.2Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.2Vの
範囲において、参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
Vrefが0.9〜1.2Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.2Vの
範囲において、参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
【0078】また、本実施例においては、電流制御回路
53を設け、参照電圧Vrefが0.9〜1.2Vの範囲内
において差動増幅回路3の消費電流Iaを略一定とする
ことができるようにしたことから、製造上のバラツキに
よって、トランジスタのゲート長にバラツキが生じてし
まった場合であっても、差動増幅回路3の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
53を設け、参照電圧Vrefが0.9〜1.2Vの範囲内
において差動増幅回路3の消費電流Iaを略一定とする
ことができるようにしたことから、製造上のバラツキに
よって、トランジスタのゲート長にバラツキが生じてし
まった場合であっても、差動増幅回路3の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0079】なお、電流制御回路53は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
【0080】第2実施例・・図9、図10図9は本発明
の第2実施例の要部を示す回路図であり、本発明の第2
実施例が設けている入力回路の1個を示している。
の第2実施例の要部を示す回路図であり、本発明の第2
実施例が設けている入力回路の1個を示している。
【0081】この入力回路は、図7に示す電流制御回路
53と回路構成の異なる電流制御回路57を設け、その
他については、図7に示す入力回路と同様に構成したも
のである。
53と回路構成の異なる電流制御回路57を設け、その
他については、図7に示す入力回路と同様に構成したも
のである。
【0082】この入力回路が設ける電流制御回路57
は、図7に示す抵抗55の代わりに、エンハンスメント
形のnMOSトランジスタ58を設け、その他について
は、図7に示す電流制御回路53と同様に構成したもの
である。
は、図7に示す抵抗55の代わりに、エンハンスメント
形のnMOSトランジスタ58を設け、その他について
は、図7に示す電流制御回路53と同様に構成したもの
である。
【0083】ここに、nMOSトランジスタ58は、ゲ
ートをドレインに接続され、ドレインをpMOSトラン
ジスタ54のドレインに接続され、ソースを接地されて
いる。
ートをドレインに接続され、ドレインをpMOSトラン
ジスタ54のドレインに接続され、ソースを接地されて
いる。
【0084】このように、電流制御回路57は、図7に
示す抵抗55の代わりに、nMOSトランジスタ58を
設けているので、参照電圧Vrefと差動増幅回路3の消
費電流Iaとの関係は、図10に示すようになる。
示す抵抗55の代わりに、nMOSトランジスタ58を
設けているので、参照電圧Vrefと差動増幅回路3の消
費電流Iaとの関係は、図10に示すようになる。
【0085】即ち、参照電圧Vrefが0.9〜1.4Vの
範囲内において差動増幅回路3の消費電流Iaを略一定
とすることができ、消費電流Iaを略一定とすることが
できる参照電圧Vrefの範囲は、第1実施例の場合より
も広くなる。
範囲内において差動増幅回路3の消費電流Iaを略一定
とすることができ、消費電流Iaを略一定とすることが
できる参照電圧Vrefの範囲は、第1実施例の場合より
も広くなる。
【0086】このように、本実施例によれば、参照電圧
Vrefが0.9〜1.4Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.4Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
Vrefが0.9〜1.4Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.4Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
【0087】また、本実施例においては、電流制御回路
57を設け、参照電圧Vrefが0.9〜1.4Vの範囲内
において差動増幅回路3の消費電流Iaを略一定とする
ことができるようにしたことから、製造上のバラツキに
よって、トランジスタのゲート長にバラツキが生じてし
まった場合であっても、差動増幅回路3の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
57を設け、参照電圧Vrefが0.9〜1.4Vの範囲内
において差動増幅回路3の消費電流Iaを略一定とする
ことができるようにしたことから、製造上のバラツキに
よって、トランジスタのゲート長にバラツキが生じてし
まった場合であっても、差動増幅回路3の消費電流Ia
の変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0088】なお、電流制御回路57は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
【0089】第3実施例・・図11〜図14 図11は本発明の第3実施例の要部を示す回路図であ
り、本発明の第3実施例が設けている入力回路の1個を
示している。
り、本発明の第3実施例が設けている入力回路の1個を
示している。
【0090】この入力回路は、図9に示す電流制御回路
57と回路構成の異なる電流制御回路60を設け、その
他については、図9に示す入力回路と同様に構成したも
のである。
57と回路構成の異なる電流制御回路60を設け、その
他については、図9に示す入力回路と同様に構成したも
のである。
【0091】この電流制御回路60は、エンハンスメン
ト形のnMOSトランジスタ61を設け、ノード56
と、nMOSトランジスタ38のドレインとをnMOS
トランジスタ61のドレイン・ソースを介して接続する
ようにし、その他については、図9に示す電流制御回路
57と同様に構成したものである。
ト形のnMOSトランジスタ61を設け、ノード56
と、nMOSトランジスタ38のドレインとをnMOS
トランジスタ61のドレイン・ソースを介して接続する
ようにし、その他については、図9に示す電流制御回路
57と同様に構成したものである。
【0092】なお、nMOSトランジスタ61は、ゲー
トを参照電圧入力端子2に接続され、参照電圧Vrefを
制御電圧とする可変抵抗素子として機能するようにされ
ている。
トを参照電圧入力端子2に接続され、参照電圧Vrefを
制御電圧とする可変抵抗素子として機能するようにされ
ている。
【0093】この電流制御回路60においては、参照電
圧Vrefが相対的に高いと、pMOSトランジスタ54
のオン抵抗が相対的に大きくなると共に、nMOSトラ
ンジスタ61のオン抵抗は相対的に小さくなり、参照電
圧Vrefが相対的に低いと、pMOSトランジスタ54
のオン抵抗が相対的に小さくなると共に、nMOSトラ
ンジスタ61のオン抵抗は相対的に大きくなる。
圧Vrefが相対的に高いと、pMOSトランジスタ54
のオン抵抗が相対的に大きくなると共に、nMOSトラ
ンジスタ61のオン抵抗は相対的に小さくなり、参照電
圧Vrefが相対的に低いと、pMOSトランジスタ54
のオン抵抗が相対的に小さくなると共に、nMOSトラ
ンジスタ61のオン抵抗は相対的に大きくなる。
【0094】このように、電流制御回路60は、第2実
施例が設けている電流制御回路57と異なり、nMOS
トランジスタ61を設けているので、参照電圧Vrefと
差動増幅回路3の消費電流Iaとの関係は図12に示す
ようになる。
施例が設けている電流制御回路57と異なり、nMOS
トランジスタ61を設けているので、参照電圧Vrefと
差動増幅回路3の消費電流Iaとの関係は図12に示す
ようになる。
【0095】即ち、参照電圧Vrefが0.9〜1.6Vの
範囲内において差動増幅回路3の消費電流Iaを略一定
とすることができ、差動増幅回路3の消費電流Iaを略
一定とすることができる参照電圧Vrefの範囲は、第2
実施例の場合よりも広くなる。
範囲内において差動増幅回路3の消費電流Iaを略一定
とすることができ、差動増幅回路3の消費電流Iaを略
一定とすることができる参照電圧Vrefの範囲は、第2
実施例の場合よりも広くなる。
【0096】このように、本実施例によれば、参照電圧
Vrefが0.9〜1.6Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.6Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
Vrefが0.9〜1.6Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.6Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
【0097】また、本実施例によれば、電流制御回路6
0を設け、参照電圧Vrefが0.9〜1.6Vの範囲内に
おいて差動増幅回路3の消費電流Iaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路3の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
0を設け、参照電圧Vrefが0.9〜1.6Vの範囲内に
おいて差動増幅回路3の消費電流Iaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路3の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0098】ちなみに、図13は本実施例の場合におけ
るトランジスタのゲート長のバラツキと差動増幅回路3
の消費電流Iaとの関係を示しており、図14は図37
に示す入力回路の場合におけるトランジスタのゲート長
のバラツキと差動増幅回路3の消費電流Iaとの関係を
示している。
るトランジスタのゲート長のバラツキと差動増幅回路3
の消費電流Iaとの関係を示しており、図14は図37
に示す入力回路の場合におけるトランジスタのゲート長
のバラツキと差動増幅回路3の消費電流Iaとの関係を
示している。
【0099】なお、電流制御回路60は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
【0100】第4実施例・・図15、図16 図15は本発明の第4実施例の要部を示す回路図であ
り、本発明の第4実施例が設けている入力回路の1個を
示している。
り、本発明の第4実施例が設けている入力回路の1個を
示している。
【0101】この入力回路は、図11に示す差動増幅回
路3と回路構成の異なる差動増幅回路63を設け、その
他については、図11に示す入力回路と同様に構成した
ものである。
路3と回路構成の異なる差動増幅回路63を設け、その
他については、図11に示す入力回路と同様に構成した
ものである。
【0102】この差動増幅回路63は、エンハンスメン
ト形のnMOSトランジスタ64を設け、その他につい
ては、図11に示す差動増幅回路3と同様に構成したも
のである。
ト形のnMOSトランジスタ64を設け、その他につい
ては、図11に示す差動増幅回路3と同様に構成したも
のである。
【0103】ここに、nMOSトランジスタ64は、ド
レインをnMOSトランジスタ7、8のソースに接続さ
れ、ソースを接地され、ゲートを参照電圧入力端子2に
接続されている。
レインをnMOSトランジスタ7、8のソースに接続さ
れ、ソースを接地され、ゲートを参照電圧入力端子2に
接続されている。
【0104】このように、このnMOSトランジスタ6
4は、ゲートを参照電圧入力端子2に接続されているの
で、参照電圧Vrefが相対的に大きい場合には、オン抵
抗を小さくし、差動増幅回路63の消費電流Iaが相対
的に大きくなるように動作する。
4は、ゲートを参照電圧入力端子2に接続されているの
で、参照電圧Vrefが相対的に大きい場合には、オン抵
抗を小さくし、差動増幅回路63の消費電流Iaが相対
的に大きくなるように動作する。
【0105】このように、本実施例では、第3実施例と
異なり、nMOSトランジスタ64を設けるようにして
いるので、参照電圧Vrefと差動増幅回路63の消費電
流Iaとの関係は、図16に示すようになる。
異なり、nMOSトランジスタ64を設けるようにして
いるので、参照電圧Vrefと差動増幅回路63の消費電
流Iaとの関係は、図16に示すようになる。
【0106】即ち、参照電圧Vrefが0.9〜1.7Vの
範囲内において差動増幅回路63の消費電流Iaを略一
定とすることができ、差動増幅回路63の消費電流Ia
を略一定とすることができる参照電圧Vrefの範囲は、
第3実施例の場合よりも広くなる。
範囲内において差動増幅回路63の消費電流Iaを略一
定とすることができ、差動増幅回路63の消費電流Ia
を略一定とすることができる参照電圧Vrefの範囲は、
第3実施例の場合よりも広くなる。
【0107】このように、本実施例によれば、参照電圧
Vrefが0.9〜1.7Vの範囲内において差動増幅回路
63の消費電流Iaを略一定とすることができる入力回
路を設けているので、参照電圧Vrefが0.9〜1.7V
の範囲内において、参照電圧Vrefの電圧値を異にする
規格の異なる小振幅信号Sinに対応することができ、利
便性の向上を図ることができる。
Vrefが0.9〜1.7Vの範囲内において差動増幅回路
63の消費電流Iaを略一定とすることができる入力回
路を設けているので、参照電圧Vrefが0.9〜1.7V
の範囲内において、参照電圧Vrefの電圧値を異にする
規格の異なる小振幅信号Sinに対応することができ、利
便性の向上を図ることができる。
【0108】また、本実施例によれば、電流制御回路6
0及びnMOSトランジスタ64を設け、参照電圧Vre
fが0.9〜1.7Vの範囲内において差動増幅回路63
の消費電流Iaを略一定とすることができるようにした
ことから、製造上のバラツキによってトランジスタのゲ
ート長にバラツキが生じてしまった場合であっても、差
動増幅回路3の消費電流Iaの変動を抑制し、製造歩留
まりの向上を図ることができる。
0及びnMOSトランジスタ64を設け、参照電圧Vre
fが0.9〜1.7Vの範囲内において差動増幅回路63
の消費電流Iaを略一定とすることができるようにした
ことから、製造上のバラツキによってトランジスタのゲ
ート長にバラツキが生じてしまった場合であっても、差
動増幅回路3の消費電流Iaの変動を抑制し、製造歩留
まりの向上を図ることができる。
【0109】なお、電流制御回路60は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。
【0110】第5実施例・・図17〜図19 図17は本発明の第5実施例の要部を示す回路図であ
り、本発明の第5実施例が設けている入力回路の1個を
示している。
り、本発明の第5実施例が設けている入力回路の1個を
示している。
【0111】この入力回路は、図7に示す入力回路が設
ける電流制御回路53と回路構成の異なる電流制御回路
66を設け、その他については、図7に示す入力回路と
同様に構成したものである。
ける電流制御回路53と回路構成の異なる電流制御回路
66を設け、その他については、図7に示す入力回路と
同様に構成したものである。
【0112】この電流制御回路66において、67は差
動増幅回路3の消費電流Iaをモニタするためのモニタ
回路であり、68は抵抗である。
動増幅回路3の消費電流Iaをモニタするためのモニタ
回路であり、68は抵抗である。
【0113】また、69、70はゲート幅をnMOSト
ランジスタ7、8の1/10とするエンハンスメント形
のnMOSトランジスタであり、これらnMOSトラン
ジスタ69、70のゲートには参照電圧Vrefが供給さ
れる。
ランジスタ7、8の1/10とするエンハンスメント形
のnMOSトランジスタであり、これらnMOSトラン
ジスタ69、70のゲートには参照電圧Vrefが供給さ
れる。
【0114】また、71はゲート幅をnMOSトランジ
スタ9の1/10とするエンハンスメント形のnMOS
トランジスタである。
スタ9の1/10とするエンハンスメント形のnMOS
トランジスタである。
【0115】また、72はフィードバック制御回路を構
成する差動増幅回路であり、この差動増幅回路72にお
いて、73は抵抗素子として機能するエンハンスメント
形のpMOSトランジスタであり、このpMOSトラン
ジスタ73のゲートには定電圧1Vが供給される。
成する差動増幅回路であり、この差動増幅回路72にお
いて、73は抵抗素子として機能するエンハンスメント
形のpMOSトランジスタであり、このpMOSトラン
ジスタ73のゲートには定電圧1Vが供給される。
【0116】また、74、75は駆動トランジスタをな
すエンハンスメント形のpMOSトランジスタであり、
pMOSトランジスタ74のゲートにはモニタ回路67
のノード76の電圧が供給され、pMOSトランジスタ
75のゲートには定電圧1Vが供給される。
すエンハンスメント形のpMOSトランジスタであり、
pMOSトランジスタ74のゲートにはモニタ回路67
のノード76の電圧が供給され、pMOSトランジスタ
75のゲートには定電圧1Vが供給される。
【0117】また、77、78は負荷をなすカレントミ
ラー回路を構成するエンハンスメント形のnMOSトラ
ンジスタ、79は差動増幅回路72の出力端をなすノー
ドであり、このノード79は、モニタ回路67のnMO
Sトランジスタ71のゲート及び差動増幅回路3のnM
OSトランジスタ9のゲートに接続されている。
ラー回路を構成するエンハンスメント形のnMOSトラ
ンジスタ、79は差動増幅回路72の出力端をなすノー
ドであり、このノード79は、モニタ回路67のnMO
Sトランジスタ71のゲート及び差動増幅回路3のnM
OSトランジスタ9のゲートに接続されている。
【0118】また、このノード79は、他の入力回路
(図示せず)の差動増幅回路3に該当する差動増幅回路
(図示せず)のnMOSトランジスタ9に該当するnM
OSトランジスタ(図示せず)に接続されている。
(図示せず)の差動増幅回路3に該当する差動増幅回路
(図示せず)のnMOSトランジスタ9に該当するnM
OSトランジスタ(図示せず)に接続されている。
【0119】このように構成された電流制御回路66に
おいては、ノード76は、参照電圧Vrefが一定の範囲
において、差動増幅回路72によって1Vを維持するよ
うにフィードバック制御され、モニタ回路67に流れる
電流は略一定値を維持し、したがって、また、差動増幅
回路3の消費電流Iaも略一定値に維持される。
おいては、ノード76は、参照電圧Vrefが一定の範囲
において、差動増幅回路72によって1Vを維持するよ
うにフィードバック制御され、モニタ回路67に流れる
電流は略一定値を維持し、したがって、また、差動増幅
回路3の消費電流Iaも略一定値に維持される。
【0120】シミュレーション結果によれば、参照電圧
Vrefと差動増幅回路3の消費電流Iaとの関係は、図1
8に示すようになる。
Vrefと差動増幅回路3の消費電流Iaとの関係は、図1
8に示すようになる。
【0121】この図18から明らかなように、本実施例
においては、参照電圧Vrefが0.9〜1.7Vの範囲内
にあれば、差動増幅回路3の消費電流Iaを略一定値と
することができる。
においては、参照電圧Vrefが0.9〜1.7Vの範囲内
にあれば、差動増幅回路3の消費電流Iaを略一定値と
することができる。
【0122】このように、本実施例によれば、参照電圧
Vrefが0.9〜1.7Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.7Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
Vrefが0.9〜1.7Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.7Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
【0123】また、本実施例によれば、電流制御回路6
6を設け、参照電圧Vrefが0.9〜1.7Vの範囲内に
おいて差動増幅回路3の消費電流Iaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路3の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
6を設け、参照電圧Vrefが0.9〜1.7Vの範囲内に
おいて差動増幅回路3の消費電流Iaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路3の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0124】ちなみに、図19は本実施例におけるトラ
ンジスタのゲート長のバラツキと差動増幅回路3の消費
電流Iaとの関係を示している。
ンジスタのゲート長のバラツキと差動増幅回路3の消費
電流Iaとの関係を示している。
【0125】また、本実施例においては、電流制御回路
66は、他の入力回路において初段回路をなす差動増幅
回路に共用されるように構成されているが、通常、半導
体集積回路においては、入力回路は、少なくとも、20
個以上はあるので、電流制御回路66で消費する電流は
相対的に無視できる小さな値となる。
66は、他の入力回路において初段回路をなす差動増幅
回路に共用されるように構成されているが、通常、半導
体集積回路においては、入力回路は、少なくとも、20
個以上はあるので、電流制御回路66で消費する電流は
相対的に無視できる小さな値となる。
【0126】第6実施例・・図20、図21 図20は本発明の第6実施例の要部を示す回路図であ
り、本発明の第6実施例が設けている入力回路の1個を
示している。
り、本発明の第6実施例が設けている入力回路の1個を
示している。
【0127】この入力回路は、図17に示す入力回路が
設ける電流制御回路66と回路構成の異なる電流制御回
路81を設け、その他については、図17に示す入力回
路と同様に構成したものである。
設ける電流制御回路66と回路構成の異なる電流制御回
路81を設け、その他については、図17に示す入力回
路と同様に構成したものである。
【0128】この入力回路が設けている電流制御回路8
1は、図17に示すモニタ回路67と回路構成の異なる
モニタ回路82を設け、その他については、図17に示
すモニタ回路67と同様に構成したものである。
1は、図17に示すモニタ回路67と回路構成の異なる
モニタ回路82を設け、その他については、図17に示
すモニタ回路67と同様に構成したものである。
【0129】このモニタ回路82においては、図17に
示す抵抗68の代わりに、ゲート幅をpMOSトランジ
スタ5、6の1/10とするエンハンスメント形のpM
OSトランジスタ83、84が設けられている。
示す抵抗68の代わりに、ゲート幅をpMOSトランジ
スタ5、6の1/10とするエンハンスメント形のpM
OSトランジスタ83、84が設けられている。
【0130】ここに、pMOSトランジスタ83、84
はカレントミラー回路を構成しており、pMOSトラン
ジスタ83は、ドレインを電源線4に接続され、ゲート
をドレインに接続され、ドレインをnMOSトランジス
タ70のドレインに接続されている。
はカレントミラー回路を構成しており、pMOSトラン
ジスタ83は、ドレインを電源線4に接続され、ゲート
をドレインに接続され、ドレインをnMOSトランジス
タ70のドレインに接続されている。
【0131】また、pMOSトランジスタ84は、ソー
スを電源線4に接続され、ゲートをpMOSトランジス
タ83のゲートに接続され、ドレインをnMOSトラン
ジスタ69のドレインに接続されている。
スを電源線4に接続され、ゲートをpMOSトランジス
タ83のゲートに接続され、ドレインをnMOSトラン
ジスタ69のドレインに接続されている。
【0132】そして、pMOSトランジスタ84とnM
OSトランジスタ69のドレインとの接続点85をpM
OSトランジスタ74のゲートに接続され、その他につ
いては、図17に示すモニタ回路67と同様に構成され
ている。
OSトランジスタ69のドレインとの接続点85をpM
OSトランジスタ74のゲートに接続され、その他につ
いては、図17に示すモニタ回路67と同様に構成され
ている。
【0133】なお、本実施例においては、第5実施例の
場合と異なり、pMOSトランジスタ75のゲートには
定電圧1.65Vを供給するようにされている。
場合と異なり、pMOSトランジスタ75のゲートには
定電圧1.65Vを供給するようにされている。
【0134】このように構成された電流制御回路81に
おいては、ノード85の電圧は、参照電圧Vrefが一定
の範囲において、差動増幅回路72によって、1.65
Vを維持するようにフィードバック制御され、モニタ回
路82に流れる電流は略一定値を維持し、したがって、
また、差動増幅回路3の消費電流Iaも略一定値に維持
される。
おいては、ノード85の電圧は、参照電圧Vrefが一定
の範囲において、差動増幅回路72によって、1.65
Vを維持するようにフィードバック制御され、モニタ回
路82に流れる電流は略一定値を維持し、したがって、
また、差動増幅回路3の消費電流Iaも略一定値に維持
される。
【0135】シミュレーション結果によれば、参照電圧
Vrefと差動増幅回路3の消費電流Iaとの関係は、図2
1に示すようになる。
Vrefと差動増幅回路3の消費電流Iaとの関係は、図2
1に示すようになる。
【0136】この図21から明らかなように、本実施例
においては、参照電圧Vrefが0.9〜1.7Vの範囲内
にあれば、差動増幅回路3の消費電流Iaを略一定値と
することができる。
においては、参照電圧Vrefが0.9〜1.7Vの範囲内
にあれば、差動増幅回路3の消費電流Iaを略一定値と
することができる。
【0137】なお、本実施例においては、モニタ回路8
2は、pMOSトランジスタ5、6及びnMOSトラン
ジスタ7、8、9のゲート幅を同一の比率で縮小してな
るpMOSトランジスタ83、84及びnMOSトラン
ジスタ69、70、71を使用し、差動増幅回路3と同
一の回路構成としたことから、差動増幅回路3の消費電
流Iaの変動は、第5実施例の場合よりも小さくなる。
2は、pMOSトランジスタ5、6及びnMOSトラン
ジスタ7、8、9のゲート幅を同一の比率で縮小してな
るpMOSトランジスタ83、84及びnMOSトラン
ジスタ69、70、71を使用し、差動増幅回路3と同
一の回路構成としたことから、差動増幅回路3の消費電
流Iaの変動は、第5実施例の場合よりも小さくなる。
【0138】このように、本実施例によれば、参照電圧
Vrefが0.9〜1.7Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.7Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
Vrefが0.9〜1.7Vの範囲内において差動増幅回路
3の消費電流Iaを略一定とすることができる入力回路
を設けているので、参照電圧Vrefが0.9〜1.7Vの
範囲内において参照電圧Vrefの電圧値を異にする規格
の異なる小振幅信号Sinに対応することができ、利便性
の向上を図ることができる。
【0139】また、本実施例によれば、電流制御回路8
1を設け、参照電圧Vrefが0.9〜1.7Vの範囲内に
おいて差動増幅回路3の消費電流Iaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
ってトランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路3の消費電流Iaの変
動を抑制し、製造歩留まりの向上を図ることができる。
1を設け、参照電圧Vrefが0.9〜1.7Vの範囲内に
おいて差動増幅回路3の消費電流Iaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
ってトランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路3の消費電流Iaの変
動を抑制し、製造歩留まりの向上を図ることができる。
【0140】また、本実施例においては、電流制御回路
81は、他の入力回路において初段回路をなす差動増幅
回路に共用されるように構成されているが、通常、半導
体集積回路においては、入力回路は、少なくとも、20
個以上はあるので、電流制御回路81で消費する電流は
相対的に無視できる小さな値となる。
81は、他の入力回路において初段回路をなす差動増幅
回路に共用されるように構成されているが、通常、半導
体集積回路においては、入力回路は、少なくとも、20
個以上はあるので、電流制御回路81で消費する電流は
相対的に無視できる小さな値となる。
【0141】第7実施例・・図22 図22は本発明の第7実施例の要部を示す回路図であ
り、本発明の第7実施例が設けている入力回路の1個を
示している。
り、本発明の第7実施例が設けている入力回路の1個を
示している。
【0142】図中、90は外部回路からバス線を介して
伝送信号Sinが供給される信号入力端子、91は伝送信
号Sinの論理判定を行うための参照電圧Vrefが供給さ
れる参照電圧入力端子である。
伝送信号Sinが供給される信号入力端子、91は伝送信
号Sinの論理判定を行うための参照電圧Vrefが供給さ
れる参照電圧入力端子である。
【0143】また、92は差動増幅回路であり、93は
電源電圧Vcc、たとえば、3.3Vを供給する電源線、
94は抵抗として機能するエンハンスメント形のpMO
Sトランジスタである。
電源電圧Vcc、たとえば、3.3Vを供給する電源線、
94は抵抗として機能するエンハンスメント形のpMO
Sトランジスタである。
【0144】また、95、96は駆動トランジスタをな
すエンハンスメント形のpMOSトランジスタであり、
nMOSトランジスタ95のゲートには小振幅信号Sin
が供給され、pMOSトランジスタ96のゲートには参
照電圧Vrefが供給される。
すエンハンスメント形のpMOSトランジスタであり、
nMOSトランジスタ95のゲートには小振幅信号Sin
が供給され、pMOSトランジスタ96のゲートには参
照電圧Vrefが供給される。
【0145】また、97、98は負荷をなすカレントミ
ラー回路を構成するエンハンスメント形のpMOSトラ
ンジスタ、99は差動増幅回路92の出力端となるノー
ド、100は波形整形用のインバータ、SOUTは、この
入力回路の出力信号である。
ラー回路を構成するエンハンスメント形のpMOSトラ
ンジスタ、99は差動増幅回路92の出力端となるノー
ド、100は波形整形用のインバータ、SOUTは、この
入力回路の出力信号である。
【0146】また、101は差動増幅回路92の消費電
流Iaを制御する電流制御回路であり、102は一端を
電源線93に接続された抵抗である。
流Iaを制御する電流制御回路であり、102は一端を
電源線93に接続された抵抗である。
【0147】また、103はエンハンスメント形のnM
OSトランジスタであり、このnMOSトランジスタ1
03は、ドレインを抵抗102の他端に接続され、ゲー
トを参照電圧入力端子91に接続され、ソースを接地さ
れ、参照電圧Vrefを制御電圧とする可変抵抗素子とし
て機能するようにされている。
OSトランジスタであり、このnMOSトランジスタ1
03は、ドレインを抵抗102の他端に接続され、ゲー
トを参照電圧入力端子91に接続され、ソースを接地さ
れ、参照電圧Vrefを制御電圧とする可変抵抗素子とし
て機能するようにされている。
【0148】そして、この電流制御回路101において
は、抵抗102とnMOSトランジスタ103のドレイ
ンとの接続点104をpMOSトランジスタ94のゲー
トに接続されている。
は、抵抗102とnMOSトランジスタ103のドレイ
ンとの接続点104をpMOSトランジスタ94のゲー
トに接続されている。
【0149】このように構成された入力回路において
は、伝送信号Sin=Hレベルの場合、nMOSトランジ
スタ95=OFF、nMOSトランジスタ96=ONと
なり、ノード99=Lレベル、出力信号SOUT=Hレベ
ルとなる。
は、伝送信号Sin=Hレベルの場合、nMOSトランジ
スタ95=OFF、nMOSトランジスタ96=ONと
なり、ノード99=Lレベル、出力信号SOUT=Hレベ
ルとなる。
【0150】これに対して、伝送信号Sin=Lレベルの
場合、nMOSトランジスタ95=ON、nMOSトラ
ンジスタ96=OFFとなり、ノード99の電圧=Hレ
ベル、出力信号SOUT=Lレベルとなる。
場合、nMOSトランジスタ95=ON、nMOSトラ
ンジスタ96=OFFとなり、ノード99の電圧=Hレ
ベル、出力信号SOUT=Lレベルとなる。
【0151】この入力回路では、一定の範囲において、
参照電圧Vrefが相対的に高いと、nMOSトランジス
タ103のオン抵抗が相対的に小さくなり、ノード10
4の電圧値が相対的に下がり、pMOSトランジスタ9
4のオン抵抗は相対的に小さくなる。
参照電圧Vrefが相対的に高いと、nMOSトランジス
タ103のオン抵抗が相対的に小さくなり、ノード10
4の電圧値が相対的に下がり、pMOSトランジスタ9
4のオン抵抗は相対的に小さくなる。
【0152】これに対して、参照電圧Vrefが相対的に
低いと、nMOSトランジスタ103のオン抵抗が相対
的に大きくなり、ノード104の電圧値が相対的に上が
り、nMOSトランジスタ94のオン抵抗は相対的に大
きくなる。
低いと、nMOSトランジスタ103のオン抵抗が相対
的に大きくなり、ノード104の電圧値が相対的に上が
り、nMOSトランジスタ94のオン抵抗は相対的に大
きくなる。
【0153】したがって、本実施例によれば、参照電圧
Vrefが一定の範囲内において差動増幅回路92の消費
電流Iaを略一定とすることができるので、参照電圧Vr
efが一定の範囲において、参照電圧Vrefの電圧値を異
にする規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
Vrefが一定の範囲内において差動増幅回路92の消費
電流Iaを略一定とすることができるので、参照電圧Vr
efが一定の範囲において、参照電圧Vrefの電圧値を異
にする規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
【0154】また、本実施例においては、電流制御回路
101を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
101を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0155】なお、電流制御回路101は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
【0156】第8実施例・・図23 図23は本発明の第8実施例の要部を示す回路図であ
り、本発明の第8実施例が設けている入力回路の1個を
示している。
り、本発明の第8実施例が設けている入力回路の1個を
示している。
【0157】この入力回路は、図22に示す電流制御回
路101と回路構成の異なる電流制御回路106を設
け、その他については、図22に示す入力回路と同様に
構成したものである。
路101と回路構成の異なる電流制御回路106を設
け、その他については、図22に示す入力回路と同様に
構成したものである。
【0158】この入力回路が設ける電流制御回路106
は、図22に示す抵抗102の代わりに、エンハンスメ
ント形のpMOSトランジスタ107を設け、その他に
ついては、図22に示す電流制御回路101と同様に構
成したものである。
は、図22に示す抵抗102の代わりに、エンハンスメ
ント形のpMOSトランジスタ107を設け、その他に
ついては、図22に示す電流制御回路101と同様に構
成したものである。
【0159】pMOSトランジスタ107は、ソースを
電源線93に接続され、ゲートをドレインに接続され、
ドレインをnMOSトランジスタ103のドレインに接
続されている。
電源線93に接続され、ゲートをドレインに接続され、
ドレインをnMOSトランジスタ103のドレインに接
続されている。
【0160】このように、電流制御回路106は、図2
2に示す抵抗102の代わりに、nMOSトランジスタ
107を設けているので、消費電流Iaを略一定とする
ことができる参照電圧Vrefの範囲は、第8実施例の場
合よりも広くなる。
2に示す抵抗102の代わりに、nMOSトランジスタ
107を設けているので、消費電流Iaを略一定とする
ことができる参照電圧Vrefの範囲は、第8実施例の場
合よりも広くなる。
【0161】ここに、本実施例によっても、参照電圧V
refが一定の範囲内において差動増幅回路92の消費電
流Iaを略一定とすることができるので、参照電圧Vref
が一定の範囲において、参照電圧Vrefの電圧値を異に
する規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
refが一定の範囲内において差動増幅回路92の消費電
流Iaを略一定とすることができるので、参照電圧Vref
が一定の範囲において、参照電圧Vrefの電圧値を異に
する規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
【0162】また、本実施例においては、電流制御回路
106を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
106を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0163】なお、電流制御回路106は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
【0164】第9実施例・・図24 図24は本発明の第9実施例の要部を示す回路図であ
り、本発明の第9実施例が設けている入力回路の1個を
示している。
り、本発明の第9実施例が設けている入力回路の1個を
示している。
【0165】この入力回路は、図23に示す電流制御回
路106と回路構成の異なる電流制御回路109を設
け、その他については、図23に示す入力回路と同様に
構成したものである。
路106と回路構成の異なる電流制御回路109を設
け、その他については、図23に示す入力回路と同様に
構成したものである。
【0166】この電流制御回路109は、エンハンスメ
ント形のpMOSトランジスタ110を設け、pMOS
トランジスタ107のドレインとノード104とをpM
OSトランジスタ110のソース・ドレインを介して接
続するようにし、その他については、図23に示す電流
制御回路106と同様に構成したものである。
ント形のpMOSトランジスタ110を設け、pMOS
トランジスタ107のドレインとノード104とをpM
OSトランジスタ110のソース・ドレインを介して接
続するようにし、その他については、図23に示す電流
制御回路106と同様に構成したものである。
【0167】なお、pMOSトランジスタ110は、ゲ
ートを参照電圧入力端子91に接続され、参照電圧Vre
fを制御電圧とする可変抵抗素子として機能するように
されている。
ートを参照電圧入力端子91に接続され、参照電圧Vre
fを制御電圧とする可変抵抗素子として機能するように
されている。
【0168】この電流制御回路109においては、参照
電圧Vrefが相対的に高いと、nMOSトランジスタ1
03のオン抵抗が相対的に小さくなると共に、pMOS
トランジスタ110のオン抵抗は相対的に大きくなり、
参照電圧Vrefが相対的に低いと、nMOSトランジス
タ103のオン抵抗が相対的に大きくなると共に、pM
OSトランジスタ110のオン抵抗は相対的に小さくな
る。
電圧Vrefが相対的に高いと、nMOSトランジスタ1
03のオン抵抗が相対的に小さくなると共に、pMOS
トランジスタ110のオン抵抗は相対的に大きくなり、
参照電圧Vrefが相対的に低いと、nMOSトランジス
タ103のオン抵抗が相対的に大きくなると共に、pM
OSトランジスタ110のオン抵抗は相対的に小さくな
る。
【0169】このように、電流制御回路109は、第8
実施例が設けている電流制御回路106と異なり、pM
OSトランジスタ110を設けているので、差動増幅回
路92の消費電流Iaを略一定とすることができる参照
電圧Vrefの範囲は、第8実施例の場合よりも広くな
る。
実施例が設けている電流制御回路106と異なり、pM
OSトランジスタ110を設けているので、差動増幅回
路92の消費電流Iaを略一定とすることができる参照
電圧Vrefの範囲は、第8実施例の場合よりも広くな
る。
【0170】ここに、本実施例によっても、参照電圧V
refが一定の範囲内において差動増幅回路92の消費電
流Iaを略一定とすることができるので、参照電圧Vref
が一定の範囲において、参照電圧Vrefの電圧値を異に
する規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
refが一定の範囲内において差動増幅回路92の消費電
流Iaを略一定とすることができるので、参照電圧Vref
が一定の範囲において、参照電圧Vrefの電圧値を異に
する規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
【0171】また、本実施例においては、電流制御回路
109を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
109を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0172】なお、電流制御回路109は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
【0173】第10実施例・・図25 図25は本発明の第10実施例の要部を示す回路図であ
り、本発明の第10実施例が設けている入力回路の1個
を示している。
り、本発明の第10実施例が設けている入力回路の1個
を示している。
【0174】この入力回路は、図24に示す差動増幅回
路92と回路構成の異なる差動増幅回路112を設け、
その他については、図24に示す入力回路と同様に構成
したものである。
路92と回路構成の異なる差動増幅回路112を設け、
その他については、図24に示す入力回路と同様に構成
したものである。
【0175】この差動増幅回路112は、エンハンスメ
ント形のpMOSトランジスタ113を設け、その他に
ついては、図24に示す差動増幅回路92と同様に構成
したものである。
ント形のpMOSトランジスタ113を設け、その他に
ついては、図24に示す差動増幅回路92と同様に構成
したものである。
【0176】ここに、pMOSトランジスタ113は、
ソースを電源線93に接続され、ドレインをpMOSト
ランジスタ95、96のソースに接続され、ゲートを参
照電圧入力端子91に接続されている。
ソースを電源線93に接続され、ドレインをpMOSト
ランジスタ95、96のソースに接続され、ゲートを参
照電圧入力端子91に接続されている。
【0177】このように、このpMOSトランジスタ1
13は、ゲートを参照電圧入力端子91に接続されてい
るので、参照電圧Vrefが相対的に大きい場合には、オ
ン抵抗を大きくし、差動増幅回路112の消費電流Ia
が相対的に小さくなるように動作する。
13は、ゲートを参照電圧入力端子91に接続されてい
るので、参照電圧Vrefが相対的に大きい場合には、オ
ン抵抗を大きくし、差動増幅回路112の消費電流Ia
が相対的に小さくなるように動作する。
【0178】ここに、本実施例では、第9実施例と異な
り、pMOSトランジスタ113を設けるようにしてい
るので、差動増幅回路112の消費電流Iaを略一定と
することができる参照電圧Vrefの範囲は、第9実施例
の場合よりも広くなる。
り、pMOSトランジスタ113を設けるようにしてい
るので、差動増幅回路112の消費電流Iaを略一定と
することができる参照電圧Vrefの範囲は、第9実施例
の場合よりも広くなる。
【0179】本実施例によれば、参照電圧Vrefが一定
の範囲内において差動増幅回路112の消費電流Iaを
略一定とすることができるので、参照電圧Vrefが一定
の範囲において、参照電圧Vrefの電圧値を異にする規
格の異なる小振幅信号Sinに対応することができ、利便
性の向上を図ることができる。
の範囲内において差動増幅回路112の消費電流Iaを
略一定とすることができるので、参照電圧Vrefが一定
の範囲において、参照電圧Vrefの電圧値を異にする規
格の異なる小振幅信号Sinに対応することができ、利便
性の向上を図ることができる。
【0180】また、本実施例においては、電流制御回路
109及びpMOSトランジスタ113を設け、参照電
圧Vrefが一定の範囲内において差動増幅回路112の
消費電流Iaを略一定とすることができるようにしたこ
とから、製造上のバラツキによって、トランジスタのゲ
ート長にバラツキが生じてしまった場合であっても、差
動増幅回路112の消費電流Iaの変動を抑制し、製造
歩留まりの向上を図ることができる。
109及びpMOSトランジスタ113を設け、参照電
圧Vrefが一定の範囲内において差動増幅回路112の
消費電流Iaを略一定とすることができるようにしたこ
とから、製造上のバラツキによって、トランジスタのゲ
ート長にバラツキが生じてしまった場合であっても、差
動増幅回路112の消費電流Iaの変動を抑制し、製造
歩留まりの向上を図ることができる。
【0181】なお、電流制御回路109は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。
【0182】第11実施例・・図26 図26は本発明の第11実施例の要部を示す回路図であ
り、本発明の第11実施例が設けている入力回路の1個
を示している。
り、本発明の第11実施例が設けている入力回路の1個
を示している。
【0183】この入力回路は、図22に示す入力回路が
設ける電流制御回路101と回路構成の異なる電流制御
回路115を設け、その他については、図22に示す入
力回路と同様に構成したものである。
設ける電流制御回路101と回路構成の異なる電流制御
回路115を設け、その他については、図22に示す入
力回路と同様に構成したものである。
【0184】この電流制御回路115において、116
は差動増幅回路92の消費電流Iaをモニタするための
モニタ回路であり、117は抵抗値を、たとえば、60
KΩとする抵抗である。
は差動増幅回路92の消費電流Iaをモニタするための
モニタ回路であり、117は抵抗値を、たとえば、60
KΩとする抵抗である。
【0185】また、118、119はゲート幅をpMO
Sトランジスタ95、96の1/10とするエンハンス
メント形のpMOSトランジスタであり、これらpMO
Sトランジスタ118、119のゲートには参照電圧V
refが供給される。
Sトランジスタ95、96の1/10とするエンハンス
メント形のpMOSトランジスタであり、これらpMO
Sトランジスタ118、119のゲートには参照電圧V
refが供給される。
【0186】また、120はゲート幅をpMOSトラン
ジスタ94の1/10とするエンハンスメント形のpM
OSトランジスタである。
ジスタ94の1/10とするエンハンスメント形のpM
OSトランジスタである。
【0187】また、121はフィードバック制御回路を
構成する差動増幅回路であり、この差動増幅回路121
において、122、123は負荷をなすカレントミラー
回路を構成するエンハンスメント形のpMOSトランジ
スタである。
構成する差動増幅回路であり、この差動増幅回路121
において、122、123は負荷をなすカレントミラー
回路を構成するエンハンスメント形のpMOSトランジ
スタである。
【0188】また、124、125は駆動トランジスタ
をなすエンハンスメント形のnMOSトランジスタであ
り、nMOSトランジスタ124のゲートにはモニタ回
路116のノード126の電圧が供給され、nMOSト
ランジスタ125のゲートには定電圧2.2Vが供給さ
れる。
をなすエンハンスメント形のnMOSトランジスタであ
り、nMOSトランジスタ124のゲートにはモニタ回
路116のノード126の電圧が供給され、nMOSト
ランジスタ125のゲートには定電圧2.2Vが供給さ
れる。
【0189】また、127は抵抗素子として機能するエ
ンハンスメント形のnMOSトランジスタであり、12
8は差動増幅回路121の出力端をなすノードであり、
このノード128は、モニタ回路116のpMOSトラ
ンジスタ120のゲート及び差動増幅回路92のpMO
Sトランジスタ94のゲートに接続されている。
ンハンスメント形のnMOSトランジスタであり、12
8は差動増幅回路121の出力端をなすノードであり、
このノード128は、モニタ回路116のpMOSトラ
ンジスタ120のゲート及び差動増幅回路92のpMO
Sトランジスタ94のゲートに接続されている。
【0190】また、このノード128は、他の入力回路
(図示せず)の差動増幅回路92に該当する差動増幅回
路(図示せず)のpMOSトランジスタ94に該当する
pMOSトランジスタ(図示せず)に接続されている。
(図示せず)の差動増幅回路92に該当する差動増幅回
路(図示せず)のpMOSトランジスタ94に該当する
pMOSトランジスタ(図示せず)に接続されている。
【0191】このように構成された電流制御回路115
においては、ノード126は、参照電圧Vrefが一定の
範囲において、差動増幅回路121によって2.2Vを
維持するようにフィードバック制御され、モニタ回路1
16に流れる電流は略一定値を維持し、したがって、ま
た、差動増幅回路92の消費電流Iaも略一定値に維持
される。
においては、ノード126は、参照電圧Vrefが一定の
範囲において、差動増幅回路121によって2.2Vを
維持するようにフィードバック制御され、モニタ回路1
16に流れる電流は略一定値を維持し、したがって、ま
た、差動増幅回路92の消費電流Iaも略一定値に維持
される。
【0192】このように、本実施例によれば、参照電圧
Vrefが一定の範囲内において差動増幅回路92の消費
電流Iaを略一定とすることができるので、参照電圧Vr
efが一定の範囲において、参照電圧Vrefの電圧値を異
にする規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
Vrefが一定の範囲内において差動増幅回路92の消費
電流Iaを略一定とすることができるので、参照電圧Vr
efが一定の範囲において、参照電圧Vrefの電圧値を異
にする規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
【0193】また、本実施例においては、電流制御回路
115を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
115を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0194】また、本実施例においては、電流制御回路
115は、他の入力回路において初段回路をなす差動増
幅回路に共用されるように構成されているが、通常、半
導体集積回路においては、入力回路は、少なくとも、2
0個以上はあるので、電流制御回路115で消費する電
流は相対的に無視できる小さな値となる。
115は、他の入力回路において初段回路をなす差動増
幅回路に共用されるように構成されているが、通常、半
導体集積回路においては、入力回路は、少なくとも、2
0個以上はあるので、電流制御回路115で消費する電
流は相対的に無視できる小さな値となる。
【0195】第12実施例・・図27 図27は本発明の第12実施例の要部を示す回路図であ
り、本発明の第12実施例が設けている入力回路の1個
を示している。
り、本発明の第12実施例が設けている入力回路の1個
を示している。
【0196】この入力回路は、図26に示す入力回路が
設ける電流制御回路115と回路構成の異なる電流制御
回路130を設け、その他については、図26に示す入
力回路と同様に構成したものである。
設ける電流制御回路115と回路構成の異なる電流制御
回路130を設け、その他については、図26に示す入
力回路と同様に構成したものである。
【0197】この入力回路が設けている電流制御回路1
30は、図26に示すモニタ回路116と回路構成の異
なるモニタ回路131を設け、その他については、図2
6に示すモニタ回路116と同様に構成したものであ
る。
30は、図26に示すモニタ回路116と回路構成の異
なるモニタ回路131を設け、その他については、図2
6に示すモニタ回路116と同様に構成したものであ
る。
【0198】このモニタ回路131においては、図26
に示す抵抗117の代わりに、ゲート幅をnMOSトラ
ンジスタ97、98の1/10とするエンハンスメント
形のnMOSトランジスタ132、133が設けられて
いる。
に示す抵抗117の代わりに、ゲート幅をnMOSトラ
ンジスタ97、98の1/10とするエンハンスメント
形のnMOSトランジスタ132、133が設けられて
いる。
【0199】ここに、nMOSトランジスタ132、1
33はカレントミラー回路を構成しており、nMOSト
ランジスタ132は、ゲートをドレインに接続され、ド
レインをpMOSトランジスタ119のドレインに接続
され、ソースを接地されている。
33はカレントミラー回路を構成しており、nMOSト
ランジスタ132は、ゲートをドレインに接続され、ド
レインをpMOSトランジスタ119のドレインに接続
され、ソースを接地されている。
【0200】また、nMOSトランジスタ133は、ゲ
ートをnMOSトランジスタ132のゲートに接続さ
れ、ドレインをpMOSトランジスタ118のドレイン
に接続され、ソースを接地されている。
ートをnMOSトランジスタ132のゲートに接続さ
れ、ドレインをpMOSトランジスタ118のドレイン
に接続され、ソースを接地されている。
【0201】そして、pMOSトランジスタ118とn
MOSトランジスタ133のドレインとの接続点134
をpMOSトランジスタ124のゲートに接続し、その
他については、図26に示すモニタ回路116と同様に
構成されている。
MOSトランジスタ133のドレインとの接続点134
をpMOSトランジスタ124のゲートに接続し、その
他については、図26に示すモニタ回路116と同様に
構成されている。
【0202】なお、本実施例においては、pMOSトラ
ンジスタ125には定電圧1.65Vを供給するように
している。
ンジスタ125には定電圧1.65Vを供給するように
している。
【0203】このように構成された電流制御回路130
においては、ノード134の電圧は、参照電圧Vrefが
一定の範囲において、差動増幅回路121によって、
1.65Vを維持するようにフィードバック制御され、
モニタ回路131に流れる電流は略一定値を維持し、し
たがって、また、差動増幅回路92の消費電流Iaも略
一定値に維持される。
においては、ノード134の電圧は、参照電圧Vrefが
一定の範囲において、差動増幅回路121によって、
1.65Vを維持するようにフィードバック制御され、
モニタ回路131に流れる電流は略一定値を維持し、し
たがって、また、差動増幅回路92の消費電流Iaも略
一定値に維持される。
【0204】なお、本実施例においては、モニタ回路1
31は、pMOSトランジスタ9495、96及びnM
OSトランジスタ97、98のゲート幅を同一の比率で
縮小してなるpMOSトランジスタ120、118、1
19及びnMOSトランジスタ132、133を使用
し、差動増幅回路92と同一の回路構成としたことか
ら、差動増幅回路92の消費電流Iaの変動は、第11
実施例の場合よりも小さくなる。
31は、pMOSトランジスタ9495、96及びnM
OSトランジスタ97、98のゲート幅を同一の比率で
縮小してなるpMOSトランジスタ120、118、1
19及びnMOSトランジスタ132、133を使用
し、差動増幅回路92と同一の回路構成としたことか
ら、差動増幅回路92の消費電流Iaの変動は、第11
実施例の場合よりも小さくなる。
【0205】このように、本実施例によれば、参照電圧
Vrefが一定の範囲内において差動増幅回路92の消費
電流Iaを略一定とすることができるので、参照電圧Vr
efが一定の範囲において、参照電圧Vrefの電圧値を異
にする規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
Vrefが一定の範囲内において差動増幅回路92の消費
電流Iaを略一定とすることができるので、参照電圧Vr
efが一定の範囲において、参照電圧Vrefの電圧値を異
にする規格の異なる小振幅信号Sinに対応することがで
き、利便性の向上を図ることができる。
【0206】また、本実施例においては、電流制御回路
130を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
130を設け、参照電圧Vrefが一定の範囲内において
差動増幅回路92の消費電流Iaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路92の消費電流Iaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。
【0207】また、本実施例においては、電流制御回路
130は、他の入力回路において初段回路をなす差動増
幅回路に共用されるように構成されているが、通常、半
導体集積回路においては、入力回路は、少なくとも、2
0個以上はあるので、電流制御回路130で消費する電
流は相対的に無視できる小さな値となる。
130は、他の入力回路において初段回路をなす差動増
幅回路に共用されるように構成されているが、通常、半
導体集積回路においては、入力回路は、少なくとも、2
0個以上はあるので、電流制御回路130で消費する電
流は相対的に無視できる小さな値となる。
【0208】第13実施例・・図28〜図32 図28は本発明の第13実施例の要部を示す回路図であ
り、本発明の第13実施例が設けている出力回路部の1
個を示している。
り、本発明の第13実施例が設けている出力回路部の1
個を示している。
【0209】図中、136は電源電圧Vcc、たとえば、
3.3Vを供給する電源線、137は電源電圧Vcc以下
の電源電圧VCCQ、たとえば、1.6〜3.3Vを供給す
る電源線である。
3.3Vを供給する電源線、137は電源電圧Vcc以下
の電源電圧VCCQ、たとえば、1.6〜3.3Vを供給す
る電源線である。
【0210】また、138は出力制御回路であり、この
出力制御回路138は、電源端を電源線136に接続さ
れ、出力データに応じて、Hレベルを電源電圧Vccと
し、Lレベルを接地電圧0Vとする信号S4、S5を出
力するように構成されている。
出力制御回路138は、電源端を電源線136に接続さ
れ、出力データに応じて、Hレベルを電源電圧Vccと
し、Lレベルを接地電圧0Vとする信号S4、S5を出
力するように構成されている。
【0211】また、139は出力回路であり、140は
電源端137に接続され、入力端に信号S4が供給さ
れ、出力端にHレベルを電源電圧VCCQとし、Lレベル
を接地電圧0Vとする信号を出力するCMOSインバー
タである。
電源端137に接続され、入力端に信号S4が供給さ
れ、出力端にHレベルを電源電圧VCCQとし、Lレベル
を接地電圧0Vとする信号を出力するCMOSインバー
タである。
【0212】また、141は電源端を電源線136に接
続され、入力端に信号S5が供給され、出力端にHレベ
ルを電源電圧Vccとし、Lレベルを接地電圧0Vとする
信号を出力するCMOSインバータである。
続され、入力端に信号S5が供給され、出力端にHレベ
ルを電源電圧Vccとし、Lレベルを接地電圧0Vとする
信号を出力するCMOSインバータである。
【0213】また、142はプルアップ素子をなすエン
ハンスメント形のpMOSトランジスタ、143はプル
アップ素子をなすエンハンスメント形のnMOSトラン
ジスタ、144はプルダウン素子をなすエンハンスメン
ト形のnMOSトランジスタ、145は出力端子であ
る。
ハンスメント形のpMOSトランジスタ、143はプル
アップ素子をなすエンハンスメント形のnMOSトラン
ジスタ、144はプルダウン素子をなすエンハンスメン
ト形のnMOSトランジスタ、145は出力端子であ
る。
【0214】ここに、pMOSトランジスタ142は、
ソースを電源線137に接続され、ドレインを出力端子
145に接続され、ゲートをCMOSインバータ140
の出力端に接続されている。
ソースを電源線137に接続され、ドレインを出力端子
145に接続され、ゲートをCMOSインバータ140
の出力端に接続されている。
【0215】また、nMOSトランジスタ143は、ド
レインを電源線137に接続され、ソースを出力端子1
45に接続され、ゲートに信号S4が供給されるように
構成されている。
レインを電源線137に接続され、ソースを出力端子1
45に接続され、ゲートに信号S4が供給されるように
構成されている。
【0216】また、nMOSトランジスタ144は、ド
レインを出力端子145に接続され、ソースを接地さ
れ、ゲートをCMOSインバータ141の出力端に接続
されている。
レインを出力端子145に接続され、ソースを接地さ
れ、ゲートをCMOSインバータ141の出力端に接続
されている。
【0217】このように構成された出力回路139にお
いては、信号S4=Hレベル、信号S5=Hレベルとさ
れた場合、pMOSトランジスタ142=ON、nMO
Sトランジスタ143=ON、nMOSトランジスタ1
44=OFFとなり、出力信号DOUT=Hレベルとな
る。
いては、信号S4=Hレベル、信号S5=Hレベルとさ
れた場合、pMOSトランジスタ142=ON、nMO
Sトランジスタ143=ON、nMOSトランジスタ1
44=OFFとなり、出力信号DOUT=Hレベルとな
る。
【0218】これに対して、信号S4=Lレベル、信号
S5=Lレベルとされた場合、pMOSトランジスタ1
42=OFF、nMOSトランジスタ143=OFF、
nMOSトランジスタ144=ONとなり、出力信号D
OUT=Lレベルとなる。
S5=Lレベルとされた場合、pMOSトランジスタ1
42=OFF、nMOSトランジスタ143=OFF、
nMOSトランジスタ144=ONとなり、出力信号D
OUT=Lレベルとなる。
【0219】また、信号S4=Lレベル、信号S5=H
レベルとされた場合、pMOSトランジスタ142=O
FF、nMOSトランジスタ143=OFF、nMOS
トランジスタ144=OFFとなり、出力状態はハイイ
ンピーダンス状態となる。
レベルとされた場合、pMOSトランジスタ142=O
FF、nMOSトランジスタ143=OFF、nMOS
トランジスタ144=OFFとなり、出力状態はハイイ
ンピーダンス状態となる。
【0220】したがって、本実施例においては、出力信
号DOUTの転送先は、終端電圧VTTをVCCQ/2、たとえ
ば、0.8〜1.65Vとして終端され、転送先の入力回
路の初段回路を構成する差動増幅回路の参照電圧Vref
はVCCQ/2とされる。
号DOUTの転送先は、終端電圧VTTをVCCQ/2、たとえ
ば、0.8〜1.65Vとして終端され、転送先の入力回
路の初段回路を構成する差動増幅回路の参照電圧Vref
はVCCQ/2とされる。
【0221】ここに、たとえば、電源電圧VCCQが電源
電圧Vcc=3.3V又はこれに近い電圧値の場合には、
出力のプルアップ動作は、pMOSトランジスタ142
及びnMOSトランジスタ144のうち、pMOSトラ
ンジスタ142が主体的に行うことになる。
電圧Vcc=3.3V又はこれに近い電圧値の場合には、
出力のプルアップ動作は、pMOSトランジスタ142
及びnMOSトランジスタ144のうち、pMOSトラ
ンジスタ142が主体的に行うことになる。
【0222】なぜなら、nMOSトランジスタ143
は、ソースフォロア動作を行い、電源電圧Vccに近いレ
ベルの出力信号DOUTに対しては、スレッショルド電圧
分の電圧ロスのため、十分な駆動能力を発揮できないか
らである。
は、ソースフォロア動作を行い、電源電圧Vccに近いレ
ベルの出力信号DOUTに対しては、スレッショルド電圧
分の電圧ロスのため、十分な駆動能力を発揮できないか
らである。
【0223】即ち、この場合には、nMOSトランジス
タ143は、出力信号DOUTがLレベルからHレベルに
変化する初期だけ駆動能力を発揮し、出力レベルが上昇
するに従い駆動能力を発揮しなくなる。
タ143は、出力信号DOUTがLレベルからHレベルに
変化する初期だけ駆動能力を発揮し、出力レベルが上昇
するに従い駆動能力を発揮しなくなる。
【0224】これに対して、電源電圧VCCQを1V程度
に設定すると、pMOSトランジスタ142は、ゲート
・ソース間に、プルアップ時、1V程度しか印加されな
いことになる。
に設定すると、pMOSトランジスタ142は、ゲート
・ソース間に、プルアップ時、1V程度しか印加されな
いことになる。
【0225】この結果、pMOSトランジスタ142
は、十分な駆動能力を発揮せず、また、たとえば、pM
OSトランジスタ142のスレッショルド電圧を−1V
とすると、pMOSトランジスタ142は、ONしない
ことになる。
は、十分な駆動能力を発揮せず、また、たとえば、pM
OSトランジスタ142のスレッショルド電圧を−1V
とすると、pMOSトランジスタ142は、ONしない
ことになる。
【0226】これに対して、nMOSトランジスタ14
3は、プルアップ時、ゲートに電源電圧Vcc=3.3V
が印加されるので、十分な駆動能力を発揮し、プルアッ
プ動作を主体的に行うことになる。
3は、プルアップ時、ゲートに電源電圧Vcc=3.3V
が印加されるので、十分な駆動能力を発揮し、プルアッ
プ動作を主体的に行うことになる。
【0227】即ち、出力回路139は、プルアップ素子
として、ゲートにHレベル電圧を電源電圧VCCQとする
信号が供給されるpMOSトランジスタ142と、ゲー
トにHレベル電圧を電源電圧Vccとする信号が供給され
るnMOSトランジスタ143とを設けているので、一
定の範囲において電源電圧VCCQの電圧値を変えて、参
照電圧Vrefの電圧値を異にする規格の異なる小振幅信
号DOUTを出力するようにする場合においても、その駆
動能力は大きく異ならないものとなる。
として、ゲートにHレベル電圧を電源電圧VCCQとする
信号が供給されるpMOSトランジスタ142と、ゲー
トにHレベル電圧を電源電圧Vccとする信号が供給され
るnMOSトランジスタ143とを設けているので、一
定の範囲において電源電圧VCCQの電圧値を変えて、参
照電圧Vrefの電圧値を異にする規格の異なる小振幅信
号DOUTを出力するようにする場合においても、その駆
動能力は大きく異ならないものとなる。
【0228】なお、出力信号DOUTの転送先が、たとえ
ば、第1、第2、第3、第4、第5又は第6実施例に示
すような入力回路を設けている場合、図8、図10、図
12、図16、図18、図21から明らかなように、参
照電圧Vrefの下限は、0.8Vとなる。
ば、第1、第2、第3、第4、第5又は第6実施例に示
すような入力回路を設けている場合、図8、図10、図
12、図16、図18、図21から明らかなように、参
照電圧Vrefの下限は、0.8Vとなる。
【0229】これは、nMOSトランジスタ7、8のス
レッショルド電圧を0.6Vとした場合において、参照
電圧Vrefが0.8V以下の場合、小振幅信号Sinの電圧
がnMOSトランジスタ7、8のスレッショルド電圧に
近くなり、差動増幅回路3又は差動増幅回路63が動作
不可能な領域となるためである。
レッショルド電圧を0.6Vとした場合において、参照
電圧Vrefが0.8V以下の場合、小振幅信号Sinの電圧
がnMOSトランジスタ7、8のスレッショルド電圧に
近くなり、差動増幅回路3又は差動増幅回路63が動作
不可能な領域となるためである。
【0230】したがって、nMOSトランジスタ7、8
のスレッショルド電圧を0.6Vよりも低い値にする
か、これらエンハンスメント形のnMOSトランジスタ
7、8をディプリーション形にすれば、参照電圧Vref
を更に下げることができ、実質的には、小振幅信号Sin
の振幅の値程度まで下げることができる。
のスレッショルド電圧を0.6Vよりも低い値にする
か、これらエンハンスメント形のnMOSトランジスタ
7、8をディプリーション形にすれば、参照電圧Vref
を更に下げることができ、実質的には、小振幅信号Sin
の振幅の値程度まで下げることができる。
【0231】ここに、図29に示すような信号Sinが入
力回路に入力される場合、この入力信号Sinのスルーレ
ート(slew rate)は、Δt/(2×振幅)と定義する
ことができるが、この入力信号Sinが200MHzの信
号であるとすると、その波形は常識的には図30に示す
ようになり、そのスルーレートは、1.25ns/Vと
なる。
力回路に入力される場合、この入力信号Sinのスルーレ
ート(slew rate)は、Δt/(2×振幅)と定義する
ことができるが、この入力信号Sinが200MHzの信
号であるとすると、その波形は常識的には図30に示す
ようになり、そのスルーレートは、1.25ns/Vと
なる。
【0232】ここに、図31及び図32は、入力信号S
inの振幅と、駆動トランジスタをnMOSトランジスタ
で構成され、負荷をpMOSトランジスタからなるカレ
ントミラー回路で構成されている差動増幅回路、いわゆ
る、nMOSカレントミラー型の差動増幅回路からなる
入力回路の遅延時間との関係を示す図であり、図31は
参照電圧Vref=1.65Vの場合、図32は参照電圧V
ref=1.00[V]の場合を示している。
inの振幅と、駆動トランジスタをnMOSトランジスタ
で構成され、負荷をpMOSトランジスタからなるカレ
ントミラー回路で構成されている差動増幅回路、いわゆ
る、nMOSカレントミラー型の差動増幅回路からなる
入力回路の遅延時間との関係を示す図であり、図31は
参照電圧Vref=1.65Vの場合、図32は参照電圧V
ref=1.00[V]の場合を示している。
【0233】これら図31及び図32から明らかなよう
に、入力信号Sinの振幅は0.2V以上ないと、1〜2
ns/Vのスルーレートにおいて、入力回路の遅延時間
が振幅依存性をもってしまうので、入力信号Sinの振幅
は、最小でも、0.2Vが必要である。
に、入力信号Sinの振幅は0.2V以上ないと、1〜2
ns/Vのスルーレートにおいて、入力回路の遅延時間
が振幅依存性をもってしまうので、入力信号Sinの振幅
は、最小でも、0.2Vが必要である。
【0234】このように、入力回路に対して振幅を0.
2Vとする信号を供給するためには、出力回路は、バス
線上の信号反射による波形の乱れを考慮して、振幅を
0.3Vとする信号を出力する必要がある。
2Vとする信号を供給するためには、出力回路は、バス
線上の信号反射による波形の乱れを考慮して、振幅を
0.3Vとする信号を出力する必要がある。
【0235】これは、信号反射係数が1/3の場合に対
応しており、信号反射係数が1/3の場合とは、バス線
の特性インピーダンスと、終端抵抗の抵抗値とが2倍違
っている場合に対応する。
応しており、信号反射係数が1/3の場合とは、バス線
の特性インピーダンスと、終端抵抗の抵抗値とが2倍違
っている場合に対応する。
【0236】ところで、出力回路139において、振幅
を0.3Vとする信号を出力するためには、nMOSト
ランジスタ144のドレイン・ソース間電圧VDSを見越
した電源電圧VCCQを与える必要がある。
を0.3Vとする信号を出力するためには、nMOSト
ランジスタ144のドレイン・ソース間電圧VDSを見越
した電源電圧VCCQを与える必要がある。
【0237】ここに、バス線の両端の終端抵抗の抵抗値
を50Ωとすれば、出力回路139から見た負荷は25
Ωとなり、これに振幅を0.3Vとする信号を与えるた
めには、バス線に±12mAの電流を流す必要がある。
を50Ωとすれば、出力回路139から見た負荷は25
Ωとなり、これに振幅を0.3Vとする信号を与えるた
めには、バス線に±12mAの電流を流す必要がある。
【0238】また、nMOSトランジスタ144の内部
抵抗は、トランジスタサイズの関係から、通常、10Ω
を最低レベルとされるので、バス線に±12mAの電流
を流すとすると、nMOSトランジスタ144のドレイ
ン・ソース間には、0.12Vが発生することになる。
抵抗は、トランジスタサイズの関係から、通常、10Ω
を最低レベルとされるので、バス線に±12mAの電流
を流すとすると、nMOSトランジスタ144のドレイ
ン・ソース間には、0.12Vが発生することになる。
【0239】したがって、電源電圧VCCQの最小値は、
(0.12+0.3)×2=0.84Vとなり、これより
も低い電圧では、入力回路の性能を悪化させるので、電
源電圧VCCQ≧0.84Vであるべきである。
(0.12+0.3)×2=0.84Vとなり、これより
も低い電圧では、入力回路の性能を悪化させるので、電
源電圧VCCQ≧0.84Vであるべきである。
【0240】なお、この場合、参照電圧Vrefとして、
0.42Vが適しているが、参照電圧Vrefをこのように
する場合には、入力回路を構成する差動増幅回路の駆動
トランジスタをなすnMOSトランジスタをディプリー
ション型とすれば良い。
0.42Vが適しているが、参照電圧Vrefをこのように
する場合には、入力回路を構成する差動増幅回路の駆動
トランジスタをなすnMOSトランジスタをディプリー
ション型とすれば良い。
【0241】このように、本実施例によれば、一定の範
囲において電源電圧VCCQの電圧値を変えて、参照電圧
Vrefの電圧値を異にする規格の異なる小振幅信号DOUT
を出力するようにする場合においても、駆動能力が大き
く異ならないようにした出力回路139を設けているの
で、一定の範囲において参照電圧Vrefを異にする規格
の異なる小振幅信号DOUTに対応することができ、利便
性の向上を図ることができる。
囲において電源電圧VCCQの電圧値を変えて、参照電圧
Vrefの電圧値を異にする規格の異なる小振幅信号DOUT
を出力するようにする場合においても、駆動能力が大き
く異ならないようにした出力回路139を設けているの
で、一定の範囲において参照電圧Vrefを異にする規格
の異なる小振幅信号DOUTに対応することができ、利便
性の向上を図ることができる。
【0242】また、本実施例によれば、動作温度が相対
的に高くなった場合、pMOSトランジスタ142及び
nMOSトランジスタ143のスレッショルド電圧は低
くなり、pMOSトランジスタ142のオン抵抗は大き
くなり、nMOSトランジスタ143のオン抵抗は小さ
くなる。
的に高くなった場合、pMOSトランジスタ142及び
nMOSトランジスタ143のスレッショルド電圧は低
くなり、pMOSトランジスタ142のオン抵抗は大き
くなり、nMOSトランジスタ143のオン抵抗は小さ
くなる。
【0243】これに対して、動作温度が相対的に低くな
った場合、pMOSトランジスタ142及びnMOSト
ランジスタ143のスレッショルド電圧は高くなり、p
MOSトランジスタ142のオン抵抗は小さくなり、n
MOSトランジスタ143のオン抵抗は大きくなる。
った場合、pMOSトランジスタ142及びnMOSト
ランジスタ143のスレッショルド電圧は高くなり、p
MOSトランジスタ142のオン抵抗は小さくなり、n
MOSトランジスタ143のオン抵抗は大きくなる。
【0244】したがって、本実施例によれば、動作温度
が変化しても、出力信号DOUTの振幅を一定に保つこと
ができる。
が変化しても、出力信号DOUTの振幅を一定に保つこと
ができる。
【0245】本発明の適用例等・・図33〜図36 なお、図33は本発明が使用されるシステムの例を示す
図であり、本発明は、マイクロプロセッサ147や、D
MAコントローラ148や、周辺コントローラ149等
のロジックICや、DRAM(Dynamic Random Acce
ss Memory)、SDRAM(Synchronous DRA
M)、SRAM(Static Random AccessMemory)、
VRAM(Video RAM)、ROM(Read Only Me
mory)等のメモリICに適用することができる。なお、
151はバス線、152、153は終端抵抗、VTTは
終端電圧である。
図であり、本発明は、マイクロプロセッサ147や、D
MAコントローラ148や、周辺コントローラ149等
のロジックICや、DRAM(Dynamic Random Acce
ss Memory)、SDRAM(Synchronous DRA
M)、SRAM(Static Random AccessMemory)、
VRAM(Video RAM)、ROM(Read Only Me
mory)等のメモリICに適用することができる。なお、
151はバス線、152、153は終端抵抗、VTTは
終端電圧である。
【0246】即ち、本発明が設けるとしている入力回路
や、出力回路は、データ信号、アドレス信号、クロック
信号、制御信号などをバス線を介して伝送され又は伝送
するインタフェースとして適用される。
や、出力回路は、データ信号、アドレス信号、クロック
信号、制御信号などをバス線を介して伝送され又は伝送
するインタフェースとして適用される。
【0247】また、図34はICチップを示す図であ
り、155はICチップ本体、156はメモリ部又はロ
ジック部、157、158はバスインタフェースである
が、本発明は、このようなICチップそのものに適用す
ることができ、本発明が設けるとしている入力回路や、
出力回路は、バスインタフェース157、158として
適用される。
り、155はICチップ本体、156はメモリ部又はロ
ジック部、157、158はバスインタフェースである
が、本発明は、このようなICチップそのものに適用す
ることができ、本発明が設けるとしている入力回路や、
出力回路は、バスインタフェース157、158として
適用される。
【0248】また、図35はマルチチップ・キャリヤ・
モジュール(MCM)を示す図であり、159はMCM
基板、160はメモリチップ、161、162はロジッ
クチップ、163はバスインタフェース・チップである
が、本発明は、このようなMCMを構成するバスインタ
フェース・チップ163に適用することができる。
モジュール(MCM)を示す図であり、159はMCM
基板、160はメモリチップ、161、162はロジッ
クチップ、163はバスインタフェース・チップである
が、本発明は、このようなMCMを構成するバスインタ
フェース・チップ163に適用することができる。
【0249】また、図36はプリント板モジュールを示
す図であり、165はプリント板、166はメモリ回路
又はロジック回路、167はバスインタフェース回路、
168はコネクタであり、本発明は、このようなプリン
ト板モジュールを構成するバスインタフェース回路16
3に適用することができる。
す図であり、165はプリント板、166はメモリ回路
又はロジック回路、167はバスインタフェース回路、
168はコネクタであり、本発明は、このようなプリン
ト板モジュールを構成するバスインタフェース回路16
3に適用することができる。
【0250】また、本発明はGTL(Gunning Transc
eiver Logic)、NTL(nMOSTransceiver Logi
c)、LVTTL(low voltage TTL)、T−LVT
TL(Terminated LVTTL)、CTT(Center T
apped Termination)等のインタフェース規格に適用す
ることができる。
eiver Logic)、NTL(nMOSTransceiver Logi
c)、LVTTL(low voltage TTL)、T−LVT
TL(Terminated LVTTL)、CTT(Center T
apped Termination)等のインタフェース規格に適用す
ることができる。
【0251】
【発明の効果】本発明中、第1の発明〜第3の発明によ
れば、参照電圧の電圧値を異にする規格の異なる小振幅
信号を入力する場合であっても、参照電圧の電圧値が一
定の範囲内にあれば、消費電流の変化が過大とならない
ようにした入力回路を設けるようにしたことにより、参
照電圧の自由度が高まり、一定の範囲内であれば、参照
電圧の電圧値を異にする規格の異なる小振幅信号に対応
することができるので、利便性の向上を図ることができ
る。
れば、参照電圧の電圧値を異にする規格の異なる小振幅
信号を入力する場合であっても、参照電圧の電圧値が一
定の範囲内にあれば、消費電流の変化が過大とならない
ようにした入力回路を設けるようにしたことにより、参
照電圧の自由度が高まり、一定の範囲内であれば、参照
電圧の電圧値を異にする規格の異なる小振幅信号に対応
することができるので、利便性の向上を図ることができ
る。
【0252】また、第1の発明〜第3の発明において
は、入力回路は、参照電圧の電圧値が一定の範囲内にあ
れば、入力回路の初段回路をなす差動増幅回路の消費電
流の変化が過大とならないようにしたことから、製造上
のバラツキによって、トランジスタのゲート長にバラツ
キが生じてしまった場合であっても、入力回路の初段回
路をなす差動増幅回路の消費電流の変動を抑制し、製造
歩留まりの向上を図ることができる。
は、入力回路は、参照電圧の電圧値が一定の範囲内にあ
れば、入力回路の初段回路をなす差動増幅回路の消費電
流の変化が過大とならないようにしたことから、製造上
のバラツキによって、トランジスタのゲート長にバラツ
キが生じてしまった場合であっても、入力回路の初段回
路をなす差動増幅回路の消費電流の変動を抑制し、製造
歩留まりの向上を図ることができる。
【0253】また、本発明中、第4の発明によれば、参
照電圧の電圧値を異にする規格の異なる小振幅信号を出
力する場合であっても、参照電圧の電圧値が一定の範囲
内にあれば、駆動能力が大きく異ならないようにした出
力回路を設けるようにしたことにより、参照電圧の自由
度が高まり、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる小振幅信号に対応することがで
きるので、利便性の向上を図ることができる。
照電圧の電圧値を異にする規格の異なる小振幅信号を出
力する場合であっても、参照電圧の電圧値が一定の範囲
内にあれば、駆動能力が大きく異ならないようにした出
力回路を設けるようにしたことにより、参照電圧の自由
度が高まり、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる小振幅信号に対応することがで
きるので、利便性の向上を図ることができる。
【0254】また、第4の発明によれば、プルアップ素
子をpチャネル絶縁ゲート形電界効果トランジスタと、
nチャネル絶縁ゲート形電界効果トランジスタとで構成
したことにより、動作温度が変化した場合においても、
出力信号の振幅を一定に保つことができる。
子をpチャネル絶縁ゲート形電界効果トランジスタと、
nチャネル絶縁ゲート形電界効果トランジスタとで構成
したことにより、動作温度が変化した場合においても、
出力信号の振幅を一定に保つことができる。
【図1】本発明中、第1の発明の原理説明図(第1の発
明が設ける入力回路の1個を原理的に示す図)である。
明が設ける入力回路の1個を原理的に示す図)である。
【図2】本発明中、第2の発明の原理説明図(第2の発
明が設ける入力回路の1個を原理的に示す図)である。
明が設ける入力回路の1個を原理的に示す図)である。
【図3】本発明中、第3の発明の原理説明図(第3の発
明が設ける入力回路の1個を原理的に示す図)である。
明が設ける入力回路の1個を原理的に示す図)である。
【図4】本発明中、第4の発明の原理説明図(第4の発
明が設ける出力回路の1個を原理的に示す図)である。
明が設ける出力回路の1個を原理的に示す図)である。
【図5】本発明中、第2の発明の原理説明図(負荷をp
チャネル絶縁ゲート形電界効果トランジスタからなるカ
レントミラー回路で構成し、可変抵抗回路をnチャネル
絶縁ゲート形電界効果トランジスタで構成した場合)で
ある。
チャネル絶縁ゲート形電界効果トランジスタからなるカ
レントミラー回路で構成し、可変抵抗回路をnチャネル
絶縁ゲート形電界効果トランジスタで構成した場合)で
ある。
【図6】図5に示す入力回路において、電流制御回路に
求められる入出力特性(参照電圧と電流制御回路の出力
との関係)の一例を示す図である。
求められる入出力特性(参照電圧と電流制御回路の出力
との関係)の一例を示す図である。
【図7】本発明の第1実施例の要部(第1実施例が設け
ている入力回路の1個)を示す回路図である。
ている入力回路の1個)を示す回路図である。
【図8】本発明の第1実施例の場合における参照電圧と
差動増幅回路の消費電流との関係を示す図である。
差動増幅回路の消費電流との関係を示す図である。
【図9】本発明の第2実施例の要部(第2実施例が設け
ている入力回路の1個)を示す回路図である。
ている入力回路の1個)を示す回路図である。
【図10】本発明の第2実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。
と差動増幅回路の消費電流との関係を示す図である。
【図11】本発明の第3実施例の要部(第3実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図12】本発明の第3実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。
と差動増幅回路の消費電流との関係を示す図である。
【図13】本発明の第3実施例の場合におけるトランジ
スタのゲート長のバラツキと差動増幅回路の消費電流と
の関係を示す図である。
スタのゲート長のバラツキと差動増幅回路の消費電流と
の関係を示す図である。
【図14】図37に示す入力回路の場合におけるトラン
ジスタのゲート長のバラツキと差動増幅回路の消費電流
との関係を示す図である。
ジスタのゲート長のバラツキと差動増幅回路の消費電流
との関係を示す図である。
【図15】本発明の第4実施例の要部(第4実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図16】本発明の第4実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。
と差動増幅回路の消費電流との関係を示す図である。
【図17】本発明の第5実施例の要部(第5実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図18】本発明の第5実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。
と差動増幅回路の消費電流との関係を示す図である。
【図19】本発明の第5実施例の場合におけるトランジ
スタのゲート長のバラツキと差動増幅回路の消費電流と
の関係を示す図である。
スタのゲート長のバラツキと差動増幅回路の消費電流と
の関係を示す図である。
【図20】本発明の第6実施例の要部(第6実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図21】本発明の第6実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。
と差動増幅回路の消費電流との関係を示す図である。
【図22】本発明の第7実施例の要部(第7実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図23】本発明の第8実施例の要部(第8実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図24】本発明の第9実施例の要部(第9実施例が設
けている入力回路の1個)を示す回路図である。
けている入力回路の1個)を示す回路図である。
【図25】本発明の第10実施例の要部(第10実施例
が設けている入力回路の1個)を示す回路図である。
が設けている入力回路の1個)を示す回路図である。
【図26】本発明の第11実施例の要部(第11実施例
が設けている入力回路の1個)を示す回路図である。
が設けている入力回路の1個)を示す回路図である。
【図27】本発明の第12実施例の要部(第12実施例
が設けている入力回路の1個)を示す回路図である。
が設けている入力回路の1個)を示す回路図である。
【図28】本発明の第13実施例の要部(第13実施例
が設けている出力回路の1個)を示す回路図である。
が設けている出力回路の1個)を示す回路図である。
【図29】スルーレート(slew rate)を説明するため
の図である。
の図である。
【図30】200MHzの入力信号を示す波形図であ
る。
る。
【図31】入力信号の振幅と、nMOSカレントミラー
型の差動増幅回路からなる入力回路の遅延時間との関係
を示す図である。
型の差動増幅回路からなる入力回路の遅延時間との関係
を示す図である。
【図32】入力信号の振幅と、nMOSカレントミラー
型の差動増幅回路からなる入力回路の遅延時間との関係
を示す図である。
型の差動増幅回路からなる入力回路の遅延時間との関係
を示す図である。
【図33】本発明が使用されるシステムの例を示す図で
ある。
ある。
【図34】ICチップを示す図である。
【図35】マルチチップ・キャリヤ・モジュールを示す
図である。
図である。
【図36】プリント板モジュールを示す図である。
【図37】従来の半導体集積回路が設けている入力回路
の一例を示す回路図である。
の一例を示す回路図である。
【図38】図37に示す入力回路の場合における参照電
圧と差動増幅回路の消費電流との関係を示す図である。
圧と差動増幅回路の消費電流との関係を示す図である。
(図1) 12 信号入力端子 13 参照電圧入力端子 14 差動増幅回路 15 電流制御回路 Sin 論理を判定すべき信号 Vref 参照電圧
Claims (27)
- 【請求項1】論理を判定すべき信号が供給されると共
に、この論理を判定すべき信号の論理を判定するための
参照電圧が供給される差動増幅回路と、 一定の範囲において、前記参照電圧の変化に対して、差
動増幅回路に流れる電流の変化を抑制するように、前記
差動増幅回路に流れる電流を制御する電流制御回路とを
有してなる入力回路を設けて構成されていることを特徴
とする半導体集積回路。 - 【請求項2】一端を一方の電源電圧を供給する第1の電
源線に接続された第1、第2の負荷と、 ドレインを前記第1の負荷の他端に接続され、ゲートに
論理を判定すべき信号が供給される一導電型の第1の絶
縁ゲート形電界効果トランジスタと、 ドレインを前記第2の負荷の他端に接続され、ソースを
前記第1の絶縁ゲート形電界効果トランジスタのソース
に接続され、ゲートに前記論理を判定すべき信号の論理
を判定するための参照電圧が供給される一導電型の第2
の絶縁ゲート形電界効果トランジスタと、 一方の抵抗端を前記第1、第2の絶縁ゲート形電界効果
トランジスタのソースに接続され、他方の抵抗端を他方
の電源電圧を供給する第2の電源線に接続された可変抵
抗回路とを有し、 前記第1の絶縁ゲート形電界効果トランジスタのドレイ
ン、もしくは、前記第2の絶縁ゲート形電界効果トラン
ジスタのドレイン、又は、第1の絶縁ゲート形電界効果
トランジスタのドレイン及び前記第2の絶縁ゲート形電
界効果トランジスタのドレインを出力端とする差動増幅
回路と、 一定の範囲において、前記参照電圧の変化に対して、前
記可変抵抗回路に流れる電流の変化を抑制するように、
前記可変抵抗回路に流れる電流を制御する電流制御回路
とを有してなる入力回路を設けて構成されていることを
特徴とする半導体集積回路。 - 【請求項3】一端を高電圧側の電源電圧を供給する第1
の電源線に接続された第1、第2の負荷と、 ドレインを前記第1の負荷の他端に接続され、ゲートに
論理を判定すべき信号が供給される第1のnチャネル絶
縁ゲート形電界効果トランジスタと、 ドレインを前記第2の負荷の他端に接続され、ソースを
前記第1のnチャネル絶縁ゲート形電界効果トランジス
タのソースに接続され、ゲートに前記論理を判定すべき
信号の論理を判定するための参照電圧が供給される第2
のnチャネル絶縁ゲート形電界効果トランジスタと、 一方の抵抗端を前記第1、第2のnチャネル絶縁ゲート
形電界効果トランジスタのソースに接続され、他方の抵
抗端を低電圧側の電源電圧を供給する第2の電源線に接
続された可変抵抗回路とを有し、 前記第1のnチャネル絶縁ゲート形電界効果トランジス
タのドレイン、もしくは、前記第2のnチャネル絶縁ゲ
ート形電界効果トランジスタのドレイン、又は、第1の
nチャネル絶縁ゲート形電界効果トランジスタのドレイ
ン及び前記第2のnチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインを出力端とする差動増幅回路と、 一定の範囲において、前記参照電圧が相対的に高い場合
には、前記可変抵抗回路の抵抗値を相対的に大きくし、
前記参照電圧が相対的に低い場合には、前記可変抵抗回
路の抵抗値を相対的に小さくするように制御して、前記
可変抵抗回路に流れる電流を制御する電流制御回路とを
有してなる入力回路を設けて構成されていることを特徴
とする半導体集積回路。 - 【請求項4】前記第1の負荷は、ソースを前記第1の電
源線に接続され、ドレインを前記第1のnチャネル絶縁
ゲート形電界効果トランジスタのドレインに接続された
第1のpチャネル絶縁ゲート形電界効果トランジスタか
らなり、 前記第2の負荷は、ソースを前記第1の電源線に接続さ
れ、ゲートをドレイン及び前記第1のpチャネル絶縁ゲ
ート形電界効果トランジスタのゲートに接続され、ドレ
インを前記第2のnチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続された第2のpチャネル絶縁
ゲート形電界効果トランジスタからなることを特徴とす
る請求項3記載の半導体集積回路。 - 【請求項5】前記可変抵抗回路は、ドレインを前記第1
及び第2のnチャネル絶縁ゲート形電界効果トランジス
タのソースに接続され、ソースを前記第2の電源線に接
続され、ゲート電圧を前記電流制御回路により制御され
る第3のnチャネル絶縁ゲート形電界効果トランジスタ
で構成されていることを特徴とする請求項3又は4記載
の半導体集積回路。 - 【請求項6】前記可変抵抗回路は、ドレインを前記第1
及び第2のnチャネル絶縁ゲート形電界効果トランジス
タのソースに接続され、ソースを前記第2の電源線に接
続され、ゲート電圧を前記電流制御回路により制御され
る第3のnチャネル絶縁ゲート形電界効果トランジスタ
と、ドレインを前記第1及び第2のnチャネル絶縁ゲー
ト形電界効果トランジスタのソースに接続され、ソース
を前記第2の電源線に接続され、ゲートに前記参照電圧
が供給される第4のnチャネル絶縁ゲート形電界効果ト
ランジスタとで構成されていることを特徴とする請求項
3又は4記載の半導体集積回路。 - 【請求項7】前記電流制御回路は、ソースを前記第1の
電源線に接続され、ゲートに前記参照電圧が供給される
第3のpチャネル絶縁ゲート形電界効果トランジスタ
と、一端を前記第3のpチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、他端を前記第2の
電源線に接続された抵抗とを有し、前記第3のpチャネ
ル絶縁ゲート形電界効果トランジスタのドレインと前記
抵抗の一端との接続点を前記第3のnチャネル絶縁ゲー
ト形電界効果トランジスタのゲートに接続されているこ
とを特徴とする請求項5又は6記載の半導体集積回路。 - 【請求項8】前記電流制御回路は、ソースを前記第1の
電源線に接続され、ゲートに前記参照電圧が供給される
第3のpチャネル絶縁ゲート形電界効果トランジスタ
と、ゲートをドレインに接続され、ドレインを前記第3
のpチャネル絶縁ゲート形電界効果トランジスタのドレ
インに接続され、ソースを前記第2の電源線に接続され
た第5のnチャネル絶縁ゲート形電界効果トランジスタ
とを有し、前記第3のpチャネル絶縁ゲート形電界効果
トランジスタのドレインと前記第5のnチャネル絶縁ゲ
ート形電界効果トランジスタのドレインとの接続点を前
記第3のnチャネル絶縁ゲート形電界効果トランジスタ
のゲートに接続されていることを特徴とする請求項5又
は6記載の半導体集積回路。 - 【請求項9】前記電流制御回路は、ソースを前記第1の
電源線に接続され、ゲートに前記参照電圧が供給される
第3のpチャネル絶縁ゲート形電界効果トランジスタ
と、ドレインを前記第3のpチャネル絶縁ゲート形電界
効果トランジスタのドレインに接続され、ゲートに前記
参照電圧が供給される第5のnチャネル絶縁ゲート形電
界効果トランジスタと、ドレインを前記第5のnチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ゲートを前記第3のpチャネル絶縁ゲート形電界
効果トランジスタのドレインに接続され、ソースを前記
第2の電源線に接続された第6のnチャネル絶縁ゲート
形電界効果トランジスタとを有し、前記第3のpチャネ
ル絶縁ゲート形電界効果トランジスタのドレインと前記
第5のnチャネル絶縁ゲート形電界効果トランジスタの
ドレインとの接続点を前記第3のnチャネル絶縁ゲート
形電界効果トランジスタのゲートに接続されていること
を特徴とする請求項5又は6記載の半導体集積回路。 - 【請求項10】前記電流制御回路は、前記可変抵抗回路
に流れる電流をモニタするモニタ回路と、このモニタ回
路に流れる電流の電流値を略一定値にするように、前記
第3のnチャネル絶縁ゲート形電界効果トランジスタの
ゲート電圧を制御するフィードバック制御回路とを設け
て構成されていることを特徴とする請求項5記載の半導
体集積回路。 - 【請求項11】前記モニタ回路は、一端を前記第1の電
源線に接続された抵抗と、ゲート幅を前記第1、第2の
nチャネル絶縁ゲート形電界効果トランジスタのゲート
幅の1/m(但し、mは1以上の数)とされ、ドレイン
を前記抵抗の他端に接続され、ソース同士を接続され、
ゲートに前記参照電圧が供給される第7、第8のnチャ
ネル絶縁ゲート形電界効果トランジスタと、ゲート幅を
前記第3のnチャネル絶縁ゲート形電界効果トランジス
タのゲート幅の1/mとされ、ドレインを前記第7、第
8のnチャネル絶縁ゲート形電界効果トランジスタのソ
ースに接続され、ソースを前記第2の電源線に接続され
た第9のnチャネル絶縁ゲート形電界効果トランジスタ
とで構成され、 前記フィードバック制御回路は、第1の入力端子を前記
第7、第8のnチャネル絶縁ゲート形電界効果トランジ
スタのドレインに接続され、第2の入力端子に所定の電
圧を供給され、前記第1の入力端子に入力される電圧と
同相関係にある電圧を出力する出力端子を前記第9及び
第3のnチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続された差動増幅回路で構成されていること
を特徴とする請求項10記載の半導体集積回路。 - 【請求項12】前記モニタ回路は、ゲート幅を前記第1
のpチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の1/m(但し、mは1以上の数)とされ、ソース
を前記第1の電源線に接続された第4のpチャネル絶縁
ゲート形電界効果トランジスタと、ゲート幅を前記第2
のpチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の1/mとされ、ソースを前記第1の電源線に接続
され、ゲートをドレイン及び前記第4のpチャネル絶縁
ゲート形電界効果トランジスタのゲートに接続された第
5のpチャネル絶縁ゲート形電界効果トランジスタと、
ゲート幅を前記第1のnチャネル絶縁ゲート形電界効果
トランジスタのゲート幅の1/mとされ、ドレインを前
記第4のpチャネル絶縁ゲート形電界効果トランジスタ
のドレインに接続され、ゲートに前記参照電圧が供給さ
れる第7のnチャネル絶縁ゲート形電界効果トランジス
タと、ゲート幅を前記第2のnチャネル絶縁ゲート形電
界効果トランジスタのゲート幅の1/mとされ、ドレイ
ンを前記第5のpチャネル絶縁ゲート形電界効果トラン
ジスタのドレインに接続され、ソースを前記第7のnチ
ャネル絶縁ゲート形電界効果トランジスタのソースに接
続され、ゲートに前記参照電圧が供給される第8のnチ
ャネル絶縁ゲート形電界効果トランジスタと、ゲート幅
を前記第3のnチャネル絶縁ゲート形電界効果トランジ
スタのゲート幅の1/mとされ、ドレインを前記第7及
び第8のnチャネル絶縁ゲート形電界効果トランジスタ
のソースに接続され、ソースを前記第2の電源線に接続
された第9のnチャネル絶縁ゲート形電界効果トランジ
スタとで構成され、前記フィードバック制御回路は、第
1の入力端子を前記第4のpチャネル絶縁ゲート形電界
効果トランジスタのドレインと前記7のnチャネル絶縁
ゲート形電界効果トランジスタのドレインとの接続点に
接続され、第2の入力端子に定電圧を供給され、前記第
1の入力端子に入力される電圧と正相の電圧を出力する
出力端子を前記第9及び第3のnチャネル絶縁ゲート形
電界効果トランジスタのゲートに接続された差動増幅回
路で構成されていることを特徴とする請求項10記載の
半導体集積回路。 - 【請求項13】一方の抵抗端を高電圧側の電源電圧を供
給する第1の電源線に接続された可変抵抗回路と、 ソースを前記可変抵抗回路の他方の抵抗端に接続され、
ゲートに論理を判定すべき信号が供給される第1のpチ
ャネル絶縁ゲート形電界効果トランジスタと、 ソースを前記第1のpチャネル絶縁ゲート形電界効果ト
ランジスタのソース及び前記可変抵抗回路の他方の抵抗
端に接続され、ゲートに前記論理を判定すべき信号の論
理を判定するための参照電圧が供給される第2のpチャ
ネル絶縁ゲート形電界効果トランジスタと、 一端を前記第1のpチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続され、他端を低電圧側の電源
電圧を供給する第2の電源線に接続された第1の負荷
と、 一端を前記第2のpチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続され、他端を前記第2の電源
線に接続された第2の負荷とを有し、 前記第1のpチャネル絶縁ゲート形電界効果トランジス
タのドレイン、もしくは、前記第2のpチャネル絶縁ゲ
ート形電界効果トランジスタのドレイン、又は、第1の
pチャネル絶縁ゲート形電界効果トランジスタのドレイ
ン及び前記第2のpチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインを出力端とする差動増幅回路と、 一定の範囲において、前記参照電圧が相対的に高い場合
には、前記可変抵抗回路の抵抗値を相対的に小さくし、
前記参照電圧が相対的に低い場合には、前記可変抵抗回
路の抵抗値を相対的に大きくするように制御して、前記
可変抵抗回路に流れる電流を制御する電流制御回路とを
有してなる入力回路を設けて構成されていることを特徴
とする半導体集積回路。 - 【請求項14】前記第1の負荷は、ドレインを前記第1
のpチャネル絶縁ゲート形電界効果トランジスタのドレ
インに接続され、ソースを前記第2の電源線に接続され
た第1のnチャネル絶縁ゲート形電界効果トランジスタ
からなり、 前記第2の負荷は、ドレインを前記第2のpチャネル絶
縁ゲート形電界効果トランジスタのドレインに接続さ
れ、ゲートをドレイン及び前記第1のnチャネル絶縁ゲ
ート形電界効果トランジスタのゲートに接続され、ソー
スを前記第2の電源線に接続された第2のnチャネル絶
縁ゲート形電界効果トランジスタからなることを特徴と
する請求項13記載の半導体集積回路。 - 【請求項15】前記可変抵抗回路は、ソースを前記第1
の電源線に接続され、ドレインを前記第1及び第2のp
チャネル絶縁ゲート形電界効果トランジスタのソースに
接続され、ゲート電圧を前記電流制御回路により制御さ
れる第3のpチャネル絶縁ゲート形電界効果トランジス
タで構成されていることを特徴とする請求項13又は1
4記載の半導体集積回路。 - 【請求項16】前記可変抵抗回路は、ソースを前記第1
の電源線に接続され、ドレインを前記第1及び第2のp
チャネル絶縁ゲート形電界効果トランジスタのソースに
接続され、ゲート電圧を前記電流制御回路により制御さ
れる第3のpチャネル絶縁ゲート形電界効果トランジス
タと、ソースを前記第1の電源線に接続され、ドレイン
を前記第1及び第2のpチャネル絶縁ゲート形電界効果
トランジスタのソースに接続され、ゲートに前記参照電
圧が供給される第4のpチャネル絶縁ゲート形電界効果
トランジスタとで構成されていることを特徴とする請求
項13又は14記載の半導体集積回路。 - 【請求項17】前記電流制御回路は、一端を前記第1の
電源線に接続された抵抗と、ドレインを前記抵抗の他端
に接続され、ソースを前記第2の電源線に接続され、ゲ
ートに前記参照電圧が供給される第3のnチャネル絶縁
ゲート形電界効果トランジスタとを有し、前記抵抗の他
端と前記第3のnチャネル絶縁ゲート形電界効果トラン
ジスタのドレインとの接続点を前記第3のpチャネル絶
縁ゲート形電界効果トランジスタのゲートに接続されて
いることを特徴とする請求項15又は16記載の半導体
集積回路。 - 【請求項18】前記電流制御回路は、ソースを前記第1
の電源線に接続され、ゲートをドレインに接続された第
5のpチャネル絶縁ゲート形電界効果トランジスタと、
ドレインを前記第5のpチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを前記第2
の電源線に接続され、ゲートに前記参照電圧が供給され
る第3のnチャネル絶縁ゲート形電界効果トランジスタ
とを有し、前記第5のpチャネル絶縁ゲート形電界効果
トランジスタのドレインと第3のnチャネル絶縁ゲート
形電界効果トランジスタのドレインとの接続点を前記第
3のpチャネル絶縁ゲート形電界効果トランジスタのゲ
ートに接続されていることを特徴とする請求項15又は
16記載の半導体集積回路。 - 【請求項19】前記電流制御回路は、ソースを前記第1
の電源線に接続された第5のpチャネル絶縁ゲート形電
界効果トランジスタと、ソースを前記第5のpチャネル
絶縁ゲート形電界効果トランジスタのドレインに接続さ
れ、ゲートに前記参照電圧が供給される第6のpチャネ
ル絶縁ゲート形電界効果トランジスタと、ドレインを前
記第6のpチャネル絶縁ゲート形電界効果トランジスタ
のドレイン及び前記第5のpチャネル絶縁ゲート形電界
効果トランジスタのゲートに接続され、ソースを前記第
2の電源線に接続され、ゲートに前記参照電圧が供給さ
れる第3のnチャネル絶縁ゲート形電界効果トランジス
タとを有し、前記第6のpチャネル絶縁ゲート形電界効
果トランジスタのドレインと第3のnチャネル絶縁ゲー
ト形電界効果トランジスタのドレインとの接続点を前記
第3のpチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続されていることを特徴とする請求項15又
は16記載の半導体集積回路。 - 【請求項20】前記電流制御回路は、前記可変抵抗回路
に流れる電流をモニタするモニタ回路と、このモニタ回
路に流れる電流の電流値を略一定値にするように、前記
第3のpチャネル絶縁ゲート形電界効果トランジスタの
ゲート電圧を制御するフィードバック制御回路とを設け
て構成されていることを特徴とする請求項15記載の半
導体集積回路。 - 【請求項21】前記モニタ回路は、ゲート幅を前記第3
のpチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の1/m(但し、mは1以上の数)とされ、ソース
を前記第1の電源線に接続された第7のpチャネル絶縁
ゲート形電界効果トランジスタと、ゲート幅を前記第
1、第2のnチャネル絶縁ゲート形電界効果トランジス
タのゲート幅の1/mとされ、ソースを前記第7のpチ
ャネル絶縁ゲート形電界効果トランジスタのドレインに
接続され、ドレイン同士を接続され、ゲートに前記参照
電圧が供給される第8、第9のpチャネル絶縁ゲート形
電界効果トランジスタと、一端を前記第8、第9のpチ
ャネル絶縁ゲート形電界効果トランジスタのドレインに
接続され、ソースを前記第2の電源線に接続された抵抗
とで構成され、 前記フィードバック制御回路は、第1の入力端子を前記
第8、第9のpチャネル絶縁ゲート形電界効果トランジ
スタのドレインに接続され、第2の入力端子に所定の電
圧を供給され、前記第1の入力端子に入力される電圧と
同相関係にある電圧を出力する出力端子を前記第7及び
第3のpチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続された差動増幅回路で構成されていること
を特徴とする請求項20記載の半導体集積回路。 - 【請求項22】前記モニタ回路は、ゲート幅を前記第3
のpチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の1/m(但し、mは1以上の数)とされ、ソース
を前記第1の電源線に接続された第7のpチャネル絶縁
ゲート形電界効果トランジスタと、ゲート幅を前記第
1、第2のpチャネル絶縁ゲート形電界効果トランジス
タのゲート幅の1/mとされ、ソースを前記第7のpチ
ャネル絶縁ゲート形電界効果トランジスタのドレインに
接続され、ドレイン同士を接続され、ゲートに前記参照
電圧が供給される第8、第9のpチャネル絶縁ゲート形
電界効果トランジスタと、ゲート幅を前記第1のnチャ
ネル絶縁ゲート形電界効果トランジスタのゲート幅の1
/mとされ、ドレインを前記第8のpチャネル絶縁ゲー
ト形電界効果トランジスタのドレインに接続され、ソー
スを前記第2の電源線に接続された第4のnチャネル絶
縁ゲート形電界効果トランジスタと、ゲート幅を前記第
2のnチャネル絶縁ゲート形電界効果トランジスタのゲ
ート幅の1/mとされ、ドレインを前記第9のpチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ゲートをドレイン及び前記第4のnチャネル絶縁
ゲート形電界効果トランジスタのゲートに接続され、ソ
ースを前記第2の電源線に接続された第5のnチャネル
絶縁ゲート形電界効果トランジスタとで構成され、 前記フィードバック制御回路は、第1の入力端子を前記
第8のpチャネル絶縁ゲート形電界効果トランジスタの
ドレインと、前記第4のnチャネル絶縁ゲート形電界効
果トランジスタのドレインとの接続点に接続され、第2
の入力端子に所定の電圧を供給され、前記第1の入力端
子に入力される電圧と同相関係にある電圧を出力する出
力端子を前記第7及び第3のpチャネル絶縁ゲート形電
界効果トランジスタのゲートに接続された差動増幅回路
で構成されていることを特徴とする請求項20記載の半
導体集積回路。 - 【請求項23】前記電流制御回路は、複数の入力回路に
おいて初段回路をなす差動増幅回路に共用されるように
構成されていることを特徴とする請求項1、2、3、
4、5、6、7、8、9、10、11、12、13、1
4、15、16、17、18、19、20、21又は2
2記載の半導体集積回路。 - 【請求項24】ソースを第1の電源線を供給する第1の
電源電圧以下の第2の電源電圧を供給する第2の電源線
に接続され、ドレインを出力端子に接続され、ゲートに
対して、高レベルを前記第2の電源電圧とし、低レベル
を接地電圧とする第1の信号が供給されるpチャネル絶
縁ゲート形電界効果トランジスタと、 ドレインを前記第2の電源線に接続され、ソースを前記
出力端子に接続され、ゲートに対して、高レベルを前記
第1の電源電圧とし、低レベルを接地電圧とする第2の
信号が供給される第1のnチャネル絶縁ゲート形電界効
果トランジスタと、 ドレインを前記出力端子に接続され、ソースを接地さ
れ、ゲートに対して、高レベルを前記第1の電源電圧と
し、低レベルを接地電圧とする第3の信号が供給される
第2のnチャネル絶縁ゲート形電界効果トランジスタと
を有してなる出力回路を設けて構成されていることを特
徴とする半導体集積回路。 - 【請求項25】電源端を第1の電源電圧を供給する第1
の電源線に接続され、高レベルを第1の電源電圧とし、
低レベルを接地電圧とする第1、第2の信号を出力する
出力制御回路と、 電源端を前記第1の電源電圧以下の低電圧の第2の電源
電圧を供給する第2の電源線に接続され、入力端に前記
第1の信号が供給され、出力端に高レベルを前記第2の
電源電圧とし、低レベルを接地電圧とする信号を出力す
る第1のインバータと、 電源端を前記第1の電源線に接続され、入力端に前記第
2の信号が供給され、出力端に高レベルを前記第1の電
源電圧とし、低レベルを接地電圧とする信号を出力する
第2のインバータと、 ソースを前記第2の電源線に接続され、ドレインを出力
端子に接続され、ゲートを前記第1のインバータの出力
端に接続されたpチャネル絶縁ゲート形電界効果トラン
ジスタと、 ドレインを前記第2の電源線に接続され、ソースを前記
出力端子に接続され、ゲートに前記第1の信号が供給さ
れる第1のnチャネル絶縁ゲート形電界効果トランジス
タと、 ドレインを前記出力端子に接続され、ソースを接地さ
れ、ゲートを前記第2のインバータの出力端に接続され
た第2のnチャネル絶縁ゲート形電界効果トランジスタ
とを設けて構成されていることを特徴とする半導体集積
回路。 - 【請求項26】前記第2の電源電圧は、下限値を0.8
4[V]とすることを特徴とする請求項24又は25記
載の半導体集積回路。 - 【請求項27】前記第2の電源電圧は、上限値を前記第
1の電源電圧と同一電圧とすることを特徴とする請求項
26記載の半導体集積回路。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03047094A JP3146829B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路 |
DE69434906T DE69434906T2 (de) | 1993-11-29 | 1994-11-25 | Integrierte Halbleiterschaltung und Abschlussvorrichtung |
EP94118585A EP0655839B1 (en) | 1993-11-29 | 1994-11-25 | Electronic system for terminating bus lines |
DE69434903T DE69434903T2 (de) | 1993-11-29 | 1994-11-25 | Elektronisches System zum Abschluss von Busleitungen |
EP03025514A EP1392028A1 (en) | 1993-11-29 | 1994-11-25 | Driver with complementary gates |
EP05009867A EP1564947B1 (en) | 1993-11-29 | 1994-11-25 | Electronic system for terminating bus lines |
CNB941189724A CN1158611C (zh) | 1993-11-29 | 1994-11-28 | 电子系统、半导体集成电路和终端装置 |
US08/351,064 US6160417A (en) | 1993-11-29 | 1994-11-28 | Termination circuits and related output buffers |
CNB031430554A CN1271531C (zh) | 1993-11-29 | 1994-11-28 | 一种电子电路 |
KR1019940032390A KR0157096B1 (ko) | 1993-11-29 | 1994-11-29 | 전자 장치, 반도체 집적 회로 및 종단 장치 |
US08/715,358 US5729154A (en) | 1993-11-29 | 1996-09-10 | Termination circuits and related output buffers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03047094A JP3146829B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07240679A JPH07240679A (ja) | 1995-09-12 |
JP3146829B2 true JP3146829B2 (ja) | 2001-03-19 |
Family
ID=12304763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03047094A Expired - Fee Related JP3146829B2 (ja) | 1993-11-29 | 1994-02-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3146829B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3022410B2 (ja) | 1997-06-17 | 2000-03-21 | 日本電気株式会社 | インタフェース回路およびその判定レベル設定方法 |
US6275107B1 (en) * | 1998-10-29 | 2001-08-14 | Fujitisu Limited | Differential amplifier circuit and pull up-type differential driver |
JP2000306382A (ja) | 1999-02-17 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置 |
JP4766769B2 (ja) * | 2001-04-18 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP4676646B2 (ja) * | 2001-05-11 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | インピーダンス調整回路および半導体装置 |
US8384472B2 (en) * | 2009-01-28 | 2013-02-26 | Xilinx, Inc. | Circuit for and method of reducing power consumption in input ports of an integrated circuit |
WO2014148372A1 (ja) * | 2013-03-21 | 2014-09-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
CN115857604B (zh) * | 2023-03-03 | 2023-05-05 | 上海维安半导体有限公司 | 一种适用于低压差线性稳压器的自适应电流跃变电路 |
-
1994
- 1994-02-28 JP JP03047094A patent/JP3146829B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07240679A (ja) | 1995-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5557221A (en) | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation | |
US4614882A (en) | Bus transceiver including compensation circuit for variations in electrical characteristics of components | |
US5729154A (en) | Termination circuits and related output buffers | |
KR100932548B1 (ko) | 온 다이 터미네이션 장치의 캘리브래이션 회로 | |
KR940006965B1 (ko) | 출력회로 | |
US8344792B2 (en) | Methods and circuits for generating reference voltage | |
KR100392556B1 (ko) | 시모스회로용입력버퍼 | |
US6766155B2 (en) | Fixed termination scheme for differential receiver that compensates for process, voltage, and temperature variations | |
US6674302B2 (en) | Self-compensation circuit for terminal resistors | |
JPH06104725A (ja) | 半導体集積回路 | |
US5874837A (en) | CMOS PECL driver with programmable current for varying voltage swings and termination types | |
JP3146829B2 (ja) | 半導体集積回路 | |
US6621329B2 (en) | Semiconductor device | |
KR100342210B1 (ko) | 제조 공정, 공급 전압, 및 온도에 무관한 프로그램가능한 에지속도 제어 기능을 지니는 트랜시버 드라이버 | |
US5710516A (en) | Input logic signal buffer circuits | |
US20030164722A1 (en) | System and method for compensating for the effects of process, voltage, and temperature variations in a circuit | |
US6236235B1 (en) | Output circuit | |
US6774665B2 (en) | Cascode SSTL output buffer using source followers | |
JP2910679B2 (ja) | 半導体集積回路 | |
KR100924016B1 (ko) | 온 다이 터미네이션 장치의 캘리브래이션 회로 | |
JPH11225062A (ja) | 出力回路 | |
CN113760802A (zh) | 片上终端电路及存储器设备 | |
KR20000008357U (ko) | 전압 강하회로 | |
JP2001119439A (ja) | リングバック効果を減少させる入出力バッファ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080112 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090112 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100112 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |