JPH07240679A

JPH07240679A - 半導体集積回路

Info

Publication number: JPH07240679A
Application number: JP6030470A
Authority: JP
Inventors: Masao Taguchi; 眞男田口; Takeshi Higuchi; 剛樋口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 1995-09-12
Anticipated expiration: 2016-03-19
Also published as: JP3146829B2

Abstract

(57)【要約】【目的】信号の伝送が行われるシステムに使用される半
導体集積回路に関し、参照電圧Ｖrefの電圧値が一定の
範囲内にあれば、初段回路をなす差動増幅回路の消費電
流が略一定値となるようにした入力回路を設け、一定の
範囲内であれば、参照電圧の電圧値を異にする規格の異
なる信号に対応することができるようにし、利便性の向
上を図る。【構成】電流制御回路５３を設け、参照電圧Ｖrefが相
対的に高い場合には、ｎＭＯＳトランジスタ９のゲート
電圧を低くして、ｎＭＯＳトランジスタ９のオン抵抗を
大きくし、参照電圧Ｖrefが相対的に低い場合には、ｎ
ＭＯＳトランジスタ９のゲート電圧を高くし、ｎＭＯＳ
トランジスタ９のオン抵抗を小さくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧よりも小振幅
の信号など、信号の伝送が行われるシステムに使用され
る半導体集積回路に関する。

【０００２】

【従来の技術】従来、たとえば、電源電圧よりも小振幅
の信号の伝送が行われるシステムに使用される半導体集
積回路として、図３７に示すような入力回路を設けてい
るものが知られている（田口眞男、松井範幸、“１０
０ＭＨz時代に向け、バス系の小振幅インタフェースを
比較する”、日経エレクトロニクス、Ｎo.591、pp.269-
290、1993.9.27．田口ほか、“高速メモリーバス用小
振幅インタフェース回路の検討”、電子情報通信学会研
究会資料、１１月２６日、１９９３年）。

【０００３】図中、１は外部回路からバス線を介して伝
送信号Ｓinが供給される信号入力端子、２は伝送信号Ｓ
inの論理判定を行うための参照電圧Ｖrefが供給される
参照電圧入力端子である。

【０００４】また、３は差動増幅回路であり、４は電源
電圧Ｖcc、たとえば、３.３Ｖを供給する電源線、５、
６は負荷をなすカレントミラー回路を構成するエンハン
スメント形のｐＭＯＳトランジスタである。

【０００５】また、７、８は駆動トランジスタをなすエ
ンハンスメント形のｎＭＯＳトランジスタであり、ｎＭ
ＯＳトランジスタ７のゲートには伝送信号Ｓinが供給さ
れ、ｎＭＯＳトランジスタ８のゲートには参照電圧Ｖre
fが供給される。

【０００６】また、９は抵抗として機能するエンハンス
メント形のｎＭＯＳトランジスタ、１０は差動増幅回路
３の出力端となるノード、１１は波形整形用のインバー
タ、Ｓ_OUTは、この入力回路の出力信号である。

【０００７】このように構成された入力回路において
は、伝送信号Ｓin＝高レベル（以下、Ｈレベルという）
の場合、ｎＭＯＳトランジスタ７＝導通（以下、ＯＮと
いう）、ｎＭＯＳトランジスタ８＝非導通（以下、ＯＦ
Ｆという）となり、ノード１０＝低レベル（以下、Ｌレ
ベルという）、出力信号Ｓ_OUT＝Ｈレベルとなる。

【０００８】これに対して、伝送信号Ｓin＝Ｌレベルの
場合、ｎＭＯＳトランジスタ７＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ８＝ＯＮとなり、ノード１０の電圧＝Ｈレベ
ル、出力信号Ｓ_OUT＝Ｌレベルとなる。

【０００９】

【発明が解決しようとする課題】図３８は、この入力回
路における参照電圧Ｖrefと差動増幅回路３のｎＭＯＳ
トランジスタ９に流れる電流、即ち、差動増幅回路３の
消費電流Ｉaとの関係を示す図である。

【００１０】この図３８から明らかなように、たとえ
ば、参照電圧Ｖref＝１.０Ｖとして差動増幅回路３を設
計した場合において、これを参照電圧＝１.５Ｖとして
使用すると、ｎＭＯＳトランジスタ７、８のゲート・ソ
ース間バイアス電圧が増大し、差動増幅回路３の消費電
流Ｉａが増大してしまう。

【００１１】ここに、参照電圧Ｖref＝１.０Ｖは新しく
提案されているインタフェース規格であり、中間電圧を
１.０Ｖとする、±０.４Ｖ程度の振幅の小振幅信号Ｓin
を入力する場合に必要とされる参照電圧であり、参照電
圧Ｖref＝１.５Ｖは、従来のＬＶＴＴＬ（low voltage
ＴＴＬ）規格、もしくは、中間電圧を１.５ＶとするＣ
ＴＴ（Ｃenter Ｔapped Ｔermination）と称される小振
幅信号Ｓinを入力する場合に必要とされる参照電圧であ
る。

【００１２】これまで、参照電圧Ｖrefの電圧値を異に
する規格の異なる小振幅信号Ｓinを同一の回路構成の入
力回路で入力する例はなく、ある参照電圧に適した入力
回路を設計すれば足りた。

【００１３】しかし、参照電圧Ｖrefの電圧値を異にす
る規格の異なる小振幅信号Ｓinであっても、これを入力
することができるようにすることは便利であることか
ら、今後、このような要請が増えると思われる。

【００１４】しかし、図３７に示す入力回路において
は、参照電圧Ｖrefの電圧値を変えると、差動増幅回路
３の消費電流Ｉaが過大に変わり、この欠点は、たとえ
ば、入力回路の数が２００個以上になる論理ＬＳＩでは
深刻な問題となる。

【００１５】たとえば、基準設計では１個の入力回路の
差動増幅回路あたり５００μＡの消費電流であったもの
が１ｍＡに増大すると、入力回路が２００個の場合に
は、消費電流は、当初の電流に対して１００ｍＡも増大
してしまう。

【００１６】そこで、参照電圧Ｖrefの電圧値を異にす
る規格の異なる小振幅信号Ｓinを入力する場合であって
も、差動増幅回路３の消費電流Ｉaの変化が過大となら
ないようにした入力回路を内蔵することができれば、参
照電圧Ｖrefの自由度を高め、半導体集積回路の利便性
を向上させることができる。

【００１７】他方、参照電圧Ｖrefの電圧値を異にする
規格の異なる小振幅信号Ｓinを出力する場合において
も、駆動能力が大きく異ならないようにした出力回路を
内蔵することができれば、これも、また、参照電圧Ｖre
fの自由度を高め、半導体集積回路の利便性を向上させ
ることができる。

【００１８】本発明は、かかる点に鑑み、参照電圧の電
圧値を異にする規格の異なる信号を入力する場合であっ
ても、参照電圧Ｖrefの電圧値が一定の範囲内にあれ
ば、初段回路をなす差動増幅回路の消費電流の変化が過
大とならないようにした入力回路を設け、参照電圧の自
由度を高め、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる信号に対応することができ、利
便性の向上を図ることができるようにした半導体集積回
路を提供することを第１の目的とする。

【００１９】また、本発明は、参照電圧の電圧値を異に
する規格の異なる信号を出力する場合であっても、参照
電圧の電圧値が一定の範囲内にあれば、駆動能力が大き
く異ならないようにした出力回路を設け、参照電圧の自
由度を高め、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる信号に対応することができ、利
便性の向上を図ることができると共に、動作温度が変化
した場合においても、出力信号の振幅を一定に保つこと
ができるようにした半導体集積回路を提供することを第
２の目的とする。

【００２０】

【課題を解決するための手段】

第１の発明・・図１図１は本発明中、第１の発明の原理説明図であり、第１
の発明の半導体集積回路が設ける入力回路の１個を原理
的に示している。

【００２１】図中、１２は論理を判定すべき信号Ｓinが
供給される信号入力端子、１３は論理を判定すべき信号
Ｓinの論理を判定するための参照電圧Ｖrefが供給され
る参照電圧入力端子、１４は差動増幅回路である。

【００２２】また、１５は、一定の範囲において、参照
電圧Ｖrefの変化に対して差動増幅回路１４に流れる電
流の変化を抑制するように、差動増幅回路１４に流れる
電流を制御する電流制御回路である。

【００２３】即ち、第１の発明の半導体集積回路は、論
理を判定すべき信号Ｓinが供給されると共に、論理を判
定すべき信号Ｓinの論理を判定するための参照電圧Ｖre
fが供給される差動増幅回路１４と、一定の範囲におい
て、参照電圧Ｖrefの変化に対して、差動増幅回路１４
に流れる電流の変化を抑制するように、差動増幅回路１
４に流れる電流を制御する電流制御回路１５とを有して
なる入力回路を設けて構成するというものである。

【００２４】第２の発明・・図２図２は本発明中、第２の発明の原理説明図であり、第２
の発明の半導体集積回路が設ける入力回路の１個を原理
的に示している。

【００２５】図中、１７は論理を判定すべき信号Ｓinが
供給される信号入力端子、１８は論理を判定すべき信号
Ｓinの論理を判定するための参照電圧Ｖrefが供給され
る参照電圧入力端子である。

【００２６】また、１９は差動増幅回路であり、２０は
高電圧側の電源電圧Ｖccを供給する電源線、２１、２２
は負荷、２１Ａ、２２Ａは負荷２１、２２の一端、２１
Ｂ、２２Ｂは負荷２１、２２の他端である。

【００２７】また、２３、２４は駆動トランジスタをな
すｎチャネル絶縁ゲート形電界効果トランジスタであ
り、ｎチャネル絶縁ゲート形電界効果トランジスタ２３
のゲートには信号Ｓinが供給され、ｎチャネル絶縁ゲー
ト形電界効果トランジスタ２４のゲートには参照電圧Ｖ
refが供給される。

【００２８】また、２５は可変抵抗回路、２５Ａは可変
抵抗回路２５の一方の抵抗端、２５Ｂは可変抵抗回路２
５の他方の抵抗端、２６は差動増幅回路１９の出力端と
なるノード、２７は波形整形用のインバータ、Ｓ
_OUTは、この入力回路の出力信号である。

【００２９】また、２８は、一定の範囲において、参照
電圧Ｖrefが相対的に高い場合には、可変抵抗回路２５
の抵抗値を相対的に大きくし、参照電圧Ｖrefが相対的
に低い場合には、可変抵抗回路２５の抵抗値を相対的に
小さくするように制御して、可変抵抗回路２５に流れる
電流Ｉaを制御する電流制御回路である。

【００３０】第３の発明・・図３図３は本発明中、第３の発明の原理説明図であり、第３
の発明の半導体集積回路が設ける入力回路の１個を原理
的に示している。

【００３１】図中、３０は論理を判定すべき信号Ｓinが
供給される信号入力端子、３１は論理を判定すべき信号
Ｓinの論理を判定するための参照電圧Ｖrefが供給され
る参照電圧入力端子である。

【００３２】また、３２は差動増幅回路であり、３３は
高電圧側の電源電圧Ｖccを供給する電源線、３４は可変
抵抗回路、３４Ａは可変抵抗回路３４の一方の抵抗端、
３４Ｂは可変抵抗回路３４の他方の抵抗端である。

【００３３】また、３５、３６は駆動トランジスタをな
すｐチャネル絶縁ゲート形電界効果トランジスタであ
り、ｐチャネル絶縁ゲート形電界効果トランジスタ３５
のゲートには信号Ｓinが供給され、ｐチャネル絶縁ゲー
ト形電界効果トランジスタ３６のゲートには参照電圧Ｖ
refが供給される。

【００３４】また、３７、３８は負荷、３７Ａ、３８Ａ
は負荷３７、３８の一端、３７Ｂ、３８Ｂは負荷３７、
３８の他端、３９は差動増幅回路３２の出力端となるノ
ード、４０は波形整形用のインバータ、Ｓ_OUTは、この
入力回路の出力信号である。

【００３５】また、４１は、一定の範囲において、参照
電圧Ｖrefが相対的に高い場合には、可変抵抗回路３４
の抵抗値を相対的に小さくし、参照電圧Ｖrefが相対的
に低い場合には、可変抵抗回路３４の抵抗値を相対的に
大きくするように制御して、可変抵抗回路３４に流れる
電流Ｉaを制御する電流制御回路である。

【００３６】第４の発明・・図４図４は本発明中、第４の発明の原理説明図であり、第４
の発明の半導体集積回路が設ける出力回路の１個を原理
的に示している。

【００３７】図中、４２は本体回路（図示せず）に電源
電圧Ｖccを供給する電源線、４３は電源電圧Ｖcc以下の
電源電圧Ｖ_CCQを供給する電源線、４４はｐチャネル絶
縁ゲート形電界効果トランジスタ、４５、４６はｎチャ
ネル絶縁ゲート形電界効果トランジスタ、４７は出力端
子である。

【００３８】ここに、ｐチャネル絶縁ゲート形電界効果
トランジスタ４４は、ソースを電源線４３に接続され、
ドレインを出力端子４７に接続され、ゲートに対して、
Ｈレベルを電源電圧Ｖ_CCQとし、低レベルを接地電圧０
Ｖとする信号Ｓ１が供給されるように構成されている。

【００３９】また、ｎチャネル絶縁ゲート形電界効果ト
ランジスタ４５は、ドレインを電源線４３に接続され、
ソースを出力端子４７に接続され、ゲートに対して、Ｈ
レベルを電源電圧Ｖccとし、Ｌレベルを接地電圧０Ｖと
する信号Ｓ２が供給されるように構成されている。

【００４０】また、ｎチャネル絶縁ゲート形電界効果ト
ランジスタ４６は、ドレインを出力端子４７に接続さ
れ、ソースを接地され、ゲートに対して、Ｈレベルを電
源電圧Ｖccとし、Ｌレベルを接地電圧０Ｖとする信号Ｓ
３が供給されるように構成されている。

【００４１】

【作用】

第１の発明・・図１第１の発明においては、差動増幅回路１４に対して、一
定の範囲において、参照電圧Ｖrefの変化に対して、差
動増幅回路１４に流れる電流の変化を抑制するように、
差動増幅回路１４に流れる電流を制御する電流制御回路
１５を設けている。

【００４２】この結果、一定の範囲における参照電圧Ｖ
refの電圧値の変化に対して、差動増幅回路１４の消費
電流の変化が過大にならないようにすることができ、一
定の範囲内であれば、参照電圧Ｖrefの電圧値を異にす
る規格の異なる信号Ｓinに対応することができると共
に、また、製造上のバラツキによって、トランジスタの
ゲート長にバラツキが生じてしまった場合であっても、
差動増幅回路１４の消費電流の変動を抑制し、製造歩留
まりの向上を図ることができる。

【００４３】第２の発明・・図２第２の発明においては、信号Ｓin＝Ｈレベルの場合、ｎ
チャネル絶縁ゲート形電界効果トランジスタ２３＝Ｏ
Ｎ、ｎチャネル絶縁ゲート形電界効果トランジスタ２４
＝ＯＦＦとなり、ノード２６＝Ｌレベル、出力信号Ｓ
_OUT＝Ｈレベルとなる。

【００４４】これに対して、信号Ｓin＝Ｌレベルの場
合、ｎチャネル絶縁ゲート形電界効果トランジスタ２３
＝ＯＦＦ、ｎチャネル絶縁ゲート形電界効果トランジス
タ２４＝ＯＮとなり、ノード２６＝Ｈレベル、出力信号
Ｓ_OUT＝Ｌレベルとなる。

【００４５】ここに、電流制御回路２８は、一定の範囲
において、参照電圧Ｖrefが相対的に高い場合には、可
変抵抗回路２５の抵抗値を相対的に大きくし、また、参
照電圧Ｖrefが相対的に低い場合には、可変抵抗回路２
５の抵抗値を相対的に小さくするように制御して、可変
抵抗回路２５に流れる電流Ｉaを制御する。

【００４６】この結果、一定の範囲における参照電圧Ｖ
refの電圧値の変化に対して、可変抵抗回路２５に流れ
る電流Ｉa、即ち、差動増幅回路１９の消費電流Ｉaの変
化が過大にならないようにすることができ、一定の範囲
内であれば、参照電圧Ｖrefの電圧値を異にする規格の
異なる信号Ｓinに対応することができる。

【００４７】ここに、たとえば、負荷２１、２２は、図
５に示すように、カレントミラー回路をなすｐチャネル
絶縁ゲート形電界効果トランジスタ４９、５０で構成
し、可変抵抗回路２５は、ｎチャネル絶縁ゲート形電界
効果トランジスタ５１で構成することができる。

【００４８】この場合、電流制御回路２８を図６に示す
入出力特性（参照電圧Ｖrefと電流制御回路２８の出力
Ｖxとの関係）を有するように構成する場合には、参照
電圧Ｖref＝１.０〜１.５Ｖの範囲において、差動増幅
回路１９の消費電流Ｉaを一定にすることができる。

【００４９】また、この第２の発明によれば、電流制御
回路２８を設けていることから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路１９の消費電流Ｉa
の変動を抑制し、製造歩留まりの向上を図ることができ
る。

【００５０】第３の発明・・図３第３の発明においては、信号Ｓin＝Ｈレベルの場合、ｐ
チャネル絶縁ゲート形電界効果トランジスタ３５＝ＯＦ
Ｆ、ｐチャネル絶縁ゲート形電界効果トランジスタ３６
＝ＯＮとなり、ノード３９＝Ｌレベル、出力信号Ｓ_OUT
＝Ｈレベルとなる。

【００５１】これに対して、信号Ｓin＝Ｌレベルの場
合、ｐチャネル絶縁ゲート形電界効果トランジスタ３５
＝ＯＮ、ｐチャネル絶縁ゲート形電界効果トランジスタ
３６＝ＯＦＦとなり、ノード３９＝Ｈレベル、出力信号
Ｓ_OUT＝Ｌレベルとなる。

【００５２】ここに、電流制御回路４１は、一定の範囲
において、参照電圧Ｖrefが相対的に高い場合には、可
変抵抗回路３４の抵抗値を相対的に小さくし、また、参
照電圧Ｖrefが相対的に低い場合には、可変抵抗回路３
４の抵抗値を相対的に大きくするように制御して、可変
抵抗回路３４に流れる電流Ｉaを制御する。

【００５３】この結果、一定の範囲における参照電圧Ｖ
refの電圧値の変化に対して、可変抵抗回路３４に流れ
る電流Ｉa、即ち、差動増幅回路３２の消費電流Ｉaの変
化が過大にならないようにすることができ、一定の範囲
内であれば、参照電圧の電圧値Ｖrefを異にする規格の
異なる信号Ｓinに対応することができる。

【００５４】また、この第３の発明によれば、電流制御
回路４１を設けていることから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路３２の消費電流Ｉa
の変動を抑制し、製造歩留まりの向上を図ることができ
る。

【００５５】第４の発明・・図４第４の発明においては、信号Ｓ１＝Ｌレベル、信号Ｓ２
＝Ｈレベル、信号Ｓ３＝Ｌレベルとされる場合、ｐチャ
ネル絶縁ゲート形電界効果トランジスタ４４＝ＯＮ、ｎ
チャネル絶縁ゲート形電界効果トランジスタ４５＝Ｏ
Ｎ、ｎチャネル絶縁ゲート形電界効果トランジスタ４６
＝ＯＦＦとなり、出力信号Ｄ_OUT＝Ｈレベルとなる。

【００５６】これに対して、信号Ｓ１＝Ｈレベル、信号
Ｓ２＝Ｌレベル、信号Ｓ３＝Ｈレベルとされる場合に
は、ｐチャネル絶縁ゲート形電界効果トランジスタ４４
＝ＯＦＦ、ｎチャネル絶縁ゲート形電界効果トランジス
タ４５＝ＯＦＦ、ｎチャネル絶縁ゲート形電界効果トラ
ンジスタ４６＝ＯＮとなり、出力信号Ｄ_OUT＝Ｌレベル
となる。

【００５７】また、信号Ｓ１＝Ｈレベル、信号Ｓ２＝Ｌ
レベル、信号Ｓ３＝Ｌレベルとされる場合、ｐチャネル
絶縁ゲート形電界効果トランジスタ４４＝ＯＦＦ、ｎチ
ャネル絶縁ゲート形電界効果トランジスタ４５＝ＯＦ
Ｆ、ｎチャネル絶縁ゲート形電界効果トランジスタ４６
＝ＯＦＦとなり、出力状態はハイインピーダンス状態と
される。

【００５８】したがって、出力信号Ｄ_OUTの転送先は、
終端電圧Ｖ_TTをＶ_CCQ／２として終端されることにな
り、転送先の入力回路の初段回路を構成する差動増幅回
路の基準電圧ＶrefはＶ_CCQ／２とされる。

【００５９】ここに、たとえば、電源電圧Ｖ_CCQが電源
電圧Ｖcc又はこれに近い電圧の場合には、出力のプルア
ップ動作は、ｐチャネル絶縁ゲート形電界効果トランジ
スタ４４が主体的に行う。

【００６０】なぜなら、ｎチャネル絶縁ゲート形電界効
果トランジスタ４５は、ソースフォロア動作を行い、電
源電圧Ｖccに近いレベルの出力信号Ｄ_OUTに対しては、
スレッショルド電圧分の電圧ロスのため、十分な駆動能
力が発揮できないためである。

【００６１】これに対して、電源電圧Ｖ_CCQを１Ｖ程度
にされると、ｐチャネル絶縁ゲート形電界効果トランジ
スタ４４は、ゲート・ソース間に、プルアップ時、１Ｖ
程度の電圧しか印加されず、十分な駆動能力を発揮する
ことができない。

【００６２】他方、ｎチャネル絶縁ゲート形電界効果ト
ランジスタ４５は、プルアップ時、ゲートに電源電圧Ｖ
ccが印加され、十分な駆動能力を発揮し、プルアップ動
作を主体的に行うことになる。

【００６３】このように、第４の発明によれば、一定の
範囲において電源電圧Ｖ_CCQの電圧値を変えて、参照電
圧Ｖrefの電圧値を異にする規格の異なる信号Ｄ_OUTを出
力する場合においても、駆動能力が大きく異ならないよ
うにした出力回路を設けているので、一定の範囲におい
て参照電圧Ｖrefを異にする規格の異なる信号Ｄ_OUTに対
応することができる。

【００６４】また、第４の発明においては、動作温度が
変化した場合において、たとえば、ｐチャネル絶縁ゲー
ト形電界効果トランジスタ４４及びｎチャネル絶縁ゲー
ト形電界効果トランジスタ４５のスレッショルド電圧が
高くなった場合、ｐチャネル絶縁ゲート形電界効果トラ
ンジスタ４４のオン抵抗は小さくなり、ｎチャネル絶縁
ゲート形電界効果トランジスタ４５のオン抵抗は大きく
なる。

【００６５】これに対して、ｐチャネル絶縁ゲート形電
界効果トランジスタ４４及びｎチャネル絶縁ゲート形電
界効果トランジスタ４５のスレッショルド電圧が低くな
った場合、ｐチャネル絶縁ゲート形電界効果トランジス
タ４４のオン抵抗は大きくなり、ｎチャネル絶縁ゲート
形電界効果トランジスタ４５のオン抵抗は小さくなる。

【００６６】したがって、第４の発明によれば、動作温
度が変化した場合においても、出力信号Ｄ_OUTの振幅を
一定に保つことができる。

【００６７】

【実施例】以下、図７〜図３６を参照して、本発明の第
１実施例〜第１３実施例について説明する。なお、図
７、図９、図１１、図１５、図１７、図２０において、
図３７に対応する部分には同一符号を付し、その重複説
明は省略する。

【００６８】第１実施例・・図７、図８図７は本発明の第１実施例の要部を示す回路図であり、
本発明の第１実施例が設けている入力回路の１個を示し
ている。

【００６９】この入力回路は、ｎＭＯＳトランジスタ９
に流れる電流Ｉa、即ち、差動増幅回路３の消費電流Ｉa
を制御する電流制御回路５３を設け、その他について
は、図３７に示す従来の入力回路と同様に構成したもの
である。

【００７０】この電流制御回路５３において、５４はエ
ンハンスメント形のｐＭＯＳトランジスタであり、この
ｐＭＯＳトランジスタ５４は、ソースを電源線４に接続
され、ゲートを参照電圧入力端子２に接続され、参照電
圧Ｖrefを制御電圧とする可変抵抗素子として機能する
ようにされている。

【００７１】また、５５は固定抵抗であり、一端をｐＭ
ＯＳトランジスタ５４のドレインに接続され、他端を接
地されており、ｐＭＯＳトランジスタ５４のドレインと
抵抗５５との接続点５６をｎＭＯＳトランジスタ９のゲ
ートに接続されている。

【００７２】この入力回路においては、所定の範囲にお
いて、参照電圧Ｖrefが相対的に高いと、ｐＭＯＳトラ
ンジスタ５４のオン抵抗が相対的に大きくなり、ノード
５６の電圧値が相対的に下がり、ｎＭＯＳトランジスタ
９のオン抵抗は相対的に大きくなる。

【００７３】これに対して、参照電圧Ｖrefが相対的に
低いと、ｐＭＯＳトランジスタ５４のオン抵抗が相対的
に小さくなり、ノード５６の電圧値が相対的に上がり、
ｎＭＯＳトランジスタ９のオン抵抗は相対的に小さくな
る。

【００７４】シミュレーション結果によれば、本実施例
の場合、参照電圧Ｖrefと差動増幅回路３の消費電流Ｉa
との関係は、図８に示すようになる。

【００７５】この図８から明らかなように、本実施例に
おいては、参照電圧Ｖrefが０.９〜１.２Ｖの範囲内に
あれば、差動増幅回路３の消費電流Ｉaを略一定値とす
ることができる。

【００７６】なお、参照電圧Ｖrefが０.８Ｖ以下では、
差動増幅回路３の消費電流Ｉaが急激に減少するが、こ
れは、小振幅信号Ｓinの電圧がｎＭＯＳトランジスタ
７、８のスレッショルド電圧に近くなり、差動増幅回路
３が動作不可能な領域となるためである。

【００７７】このように、本実施例によれば、参照電圧
Ｖrefが０.９〜１.２Ｖの範囲内において差動増幅回路
３の消費電流Ｉaを略一定とすることができる入力回路
を設けているので、参照電圧Ｖrefが０.９〜１.２Ｖの
範囲において、参照電圧Ｖrefの電圧値を異にする規格
の異なる小振幅信号Ｓinに対応することができ、利便性
の向上を図ることができる。

【００７８】また、本実施例においては、電流制御回路
５３を設け、参照電圧Ｖrefが０.９〜１.２Ｖの範囲内
において差動増幅回路３の消費電流Ｉaを略一定とする
ことができるようにしたことから、製造上のバラツキに
よって、トランジスタのゲート長にバラツキが生じてし
まった場合であっても、差動増幅回路３の消費電流Ｉa
の変動を抑制し、製造歩留まりの向上を図ることができ
る。

【００７９】なお、電流制御回路５３は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。

【００８０】第２実施例・・図９、図１０図９は本発明
の第２実施例の要部を示す回路図であり、本発明の第２
実施例が設けている入力回路の１個を示している。

【００８１】この入力回路は、図７に示す電流制御回路
５３と回路構成の異なる電流制御回路５７を設け、その
他については、図７に示す入力回路と同様に構成したも
のである。

【００８２】この入力回路が設ける電流制御回路５７
は、図７に示す抵抗５５の代わりに、エンハンスメント
形のｎＭＯＳトランジスタ５８を設け、その他について
は、図７に示す電流制御回路５３と同様に構成したもの
である。

【００８３】ここに、ｎＭＯＳトランジスタ５８は、ゲ
ートをドレインに接続され、ドレインをｐＭＯＳトラン
ジスタ５４のドレインに接続され、ソースを接地されて
いる。

【００８４】このように、電流制御回路５７は、図７に
示す抵抗５５の代わりに、ｎＭＯＳトランジスタ５８を
設けているので、参照電圧Ｖrefと差動増幅回路３の消
費電流Ｉaとの関係は、図１０に示すようになる。

【００８５】即ち、参照電圧Ｖrefが０.９〜１.４Ｖの
範囲内において差動増幅回路３の消費電流Ｉaを略一定
とすることができ、消費電流Ｉaを略一定とすることが
できる参照電圧Ｖrefの範囲は、第１実施例の場合より
も広くなる。

【００８６】このように、本実施例によれば、参照電圧
Ｖrefが０.９〜１.４Ｖの範囲内において差動増幅回路
３の消費電流Ｉaを略一定とすることができる入力回路
を設けているので、参照電圧Ｖrefが０.９〜１.４Ｖの
範囲内において参照電圧Ｖrefの電圧値を異にする規格
の異なる小振幅信号Ｓinに対応することができ、利便性
の向上を図ることができる。

【００８７】また、本実施例においては、電流制御回路
５７を設け、参照電圧Ｖrefが０.９〜１.４Ｖの範囲内
において差動増幅回路３の消費電流Ｉaを略一定とする
ことができるようにしたことから、製造上のバラツキに
よって、トランジスタのゲート長にバラツキが生じてし
まった場合であっても、差動増幅回路３の消費電流Ｉa
の変動を抑制し、製造歩留まりの向上を図ることができ
る。

【００８８】なお、電流制御回路５７は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。

【００８９】第３実施例・・図１１〜図１４図１１は本発明の第３実施例の要部を示す回路図であ
り、本発明の第３実施例が設けている入力回路の１個を
示している。

【００９０】この入力回路は、図９に示す電流制御回路
５７と回路構成の異なる電流制御回路６０を設け、その
他については、図９に示す入力回路と同様に構成したも
のである。

【００９１】この電流制御回路６０は、エンハンスメン
ト形のｎＭＯＳトランジスタ６１を設け、ノード５６
と、ｎＭＯＳトランジスタ３８のドレインとをｎＭＯＳ
トランジスタ６１のドレイン・ソースを介して接続する
ようにし、その他については、図９に示す電流制御回路
５７と同様に構成したものである。

【００９２】なお、ｎＭＯＳトランジスタ６１は、ゲー
トを参照電圧入力端子２に接続され、参照電圧Ｖrefを
制御電圧とする可変抵抗素子として機能するようにされ
ている。

【００９３】この電流制御回路６０においては、参照電
圧Ｖrefが相対的に高いと、ｐＭＯＳトランジスタ５４
のオン抵抗が相対的に大きくなると共に、ｎＭＯＳトラ
ンジスタ６１のオン抵抗は相対的に小さくなり、参照電
圧Ｖrefが相対的に低いと、ｐＭＯＳトランジスタ５４
のオン抵抗が相対的に小さくなると共に、ｎＭＯＳトラ
ンジスタ６１のオン抵抗は相対的に大きくなる。

【００９４】このように、電流制御回路６０は、第２実
施例が設けている電流制御回路５７と異なり、ｎＭＯＳ
トランジスタ６１を設けているので、参照電圧Ｖrefと
差動増幅回路３の消費電流Ｉaとの関係は図１２に示す
ようになる。

【００９５】即ち、参照電圧Ｖrefが０.９〜１.６Ｖの
範囲内において差動増幅回路３の消費電流Ｉaを略一定
とすることができ、差動増幅回路３の消費電流Ｉaを略
一定とすることができる参照電圧Ｖrefの範囲は、第２
実施例の場合よりも広くなる。

【００９６】このように、本実施例によれば、参照電圧
Ｖrefが０.９〜１.６Ｖの範囲内において差動増幅回路
３の消費電流Ｉaを略一定とすることができる入力回路
を設けているので、参照電圧Ｖrefが０.９〜１.６Ｖの
範囲内において参照電圧Ｖrefの電圧値を異にする規格
の異なる小振幅信号Ｓinに対応することができ、利便性
の向上を図ることができる。

【００９７】また、本実施例によれば、電流制御回路６
０を設け、参照電圧Ｖrefが０.９〜１.６Ｖの範囲内に
おいて差動増幅回路３の消費電流Ｉaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路３の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【００９８】ちなみに、図１３は本実施例の場合におけ
るトランジスタのゲート長のバラツキと差動増幅回路３
の消費電流Ｉaとの関係を示しており、図１４は図３７
に示す入力回路の場合におけるトランジスタのゲート長
のバラツキと差動増幅回路３の消費電流Ｉaとの関係を
示している。

【００９９】なお、電流制御回路６０は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。

【０１００】第４実施例・・図１５、図１６図１５は本発明の第４実施例の要部を示す回路図であ
り、本発明の第４実施例が設けている入力回路の１個を
示している。

【０１０１】この入力回路は、図１１に示す差動増幅回
路３と回路構成の異なる差動増幅回路６３を設け、その
他については、図１１に示す入力回路と同様に構成した
ものである。

【０１０２】この差動増幅回路６３は、エンハンスメン
ト形のｎＭＯＳトランジスタ６４を設け、その他につい
ては、図１１に示す差動増幅回路３と同様に構成したも
のである。

【０１０３】ここに、ｎＭＯＳトランジスタ６４は、ド
レインをｎＭＯＳトランジスタ７、８のソースに接続さ
れ、ソースを接地され、ゲートを参照電圧入力端子２に
接続されている。

【０１０４】このように、このｎＭＯＳトランジスタ６
４は、ゲートを参照電圧入力端子２に接続されているの
で、参照電圧Ｖrefが相対的に大きい場合には、オン抵
抗を小さくし、差動増幅回路６３の消費電流Ｉaが相対
的に大きくなるように動作する。

【０１０５】このように、本実施例では、第３実施例と
異なり、ｎＭＯＳトランジスタ６４を設けるようにして
いるので、参照電圧Ｖrefと差動増幅回路６３の消費電
流Ｉaとの関係は、図１６に示すようになる。

【０１０６】即ち、参照電圧Ｖrefが０.９〜１.７Ｖの
範囲内において差動増幅回路６３の消費電流Ｉaを略一
定とすることができ、差動増幅回路６３の消費電流Ｉa
を略一定とすることができる参照電圧Ｖrefの範囲は、
第３実施例の場合よりも広くなる。

【０１０７】このように、本実施例によれば、参照電圧
Ｖrefが０.９〜１.７Ｖの範囲内において差動増幅回路
６３の消費電流Ｉaを略一定とすることができる入力回
路を設けているので、参照電圧Ｖrefが０.９〜１.７Ｖ
の範囲内において、参照電圧Ｖrefの電圧値を異にする
規格の異なる小振幅信号Ｓinに対応することができ、利
便性の向上を図ることができる。

【０１０８】また、本実施例によれば、電流制御回路６
０及びｎＭＯＳトランジスタ６４を設け、参照電圧Ｖre
fが０.９〜１.７Ｖの範囲内において差動増幅回路６３
の消費電流Ｉaを略一定とすることができるようにした
ことから、製造上のバラツキによってトランジスタのゲ
ート長にバラツキが生じてしまった場合であっても、差
動増幅回路３の消費電流Ｉaの変動を抑制し、製造歩留
まりの向上を図ることができる。

【０１０９】なお、電流制御回路６０は、複数の入力回
路において初段回路をなす差動増幅回路に共用されるよ
うにしても良い。

【０１１０】第５実施例・・図１７〜図１９図１７は本発明の第５実施例の要部を示す回路図であ
り、本発明の第５実施例が設けている入力回路の１個を
示している。

【０１１１】この入力回路は、図７に示す入力回路が設
ける電流制御回路５３と回路構成の異なる電流制御回路
６６を設け、その他については、図７に示す入力回路と
同様に構成したものである。

【０１１２】この電流制御回路６６において、６７は差
動増幅回路３の消費電流Ｉaをモニタするためのモニタ
回路であり、６８は抵抗である。

【０１１３】また、６９、７０はゲート幅をｎＭＯＳト
ランジスタ７、８の１／１０とするエンハンスメント形
のｎＭＯＳトランジスタであり、これらｎＭＯＳトラン
ジスタ６９、７０のゲートには参照電圧Ｖrefが供給さ
れる。

【０１１４】また、７１はゲート幅をｎＭＯＳトランジ
スタ９の１／１０とするエンハンスメント形のｎＭＯＳ
トランジスタである。

【０１１５】また、７２はフィードバック制御回路を構
成する差動増幅回路であり、この差動増幅回路７２にお
いて、７３は抵抗素子として機能するエンハンスメント
形のｐＭＯＳトランジスタであり、このｐＭＯＳトラン
ジスタ７３のゲートには定電圧１Ｖが供給される。

【０１１６】また、７４、７５は駆動トランジスタをな
すエンハンスメント形のｐＭＯＳトランジスタであり、
ｐＭＯＳトランジスタ７４のゲートにはモニタ回路６７
のノード７６の電圧が供給され、ｐＭＯＳトランジスタ
７５のゲートには定電圧１Ｖが供給される。

【０１１７】また、７７、７８は負荷をなすカレントミ
ラー回路を構成するエンハンスメント形のｎＭＯＳトラ
ンジスタ、７９は差動増幅回路７２の出力端をなすノー
ドであり、このノード７９は、モニタ回路６７のｎＭＯ
Ｓトランジスタ７１のゲート及び差動増幅回路３のｎＭ
ＯＳトランジスタ９のゲートに接続されている。

【０１１８】また、このノード７９は、他の入力回路
（図示せず）の差動増幅回路３に該当する差動増幅回路
（図示せず）のｎＭＯＳトランジスタ９に該当するｎＭ
ＯＳトランジスタ（図示せず）に接続されている。

【０１１９】このように構成された電流制御回路６６に
おいては、ノード７６は、参照電圧Ｖrefが一定の範囲
において、差動増幅回路７２によって１Ｖを維持するよ
うにフィードバック制御され、モニタ回路６７に流れる
電流は略一定値を維持し、したがって、また、差動増幅
回路３の消費電流Ｉaも略一定値に維持される。

【０１２０】シミュレーション結果によれば、参照電圧
Ｖrefと差動増幅回路３の消費電流Ｉaとの関係は、図１
８に示すようになる。

【０１２１】この図１８から明らかなように、本実施例
においては、参照電圧Ｖrefが０.９〜１.７Ｖの範囲内
にあれば、差動増幅回路３の消費電流Ｉaを略一定値と
することができる。

【０１２２】このように、本実施例によれば、参照電圧
Ｖrefが０.９〜１.７Ｖの範囲内において差動増幅回路
３の消費電流Ｉaを略一定とすることができる入力回路
を設けているので、参照電圧Ｖrefが０.９〜１.７Ｖの
範囲内において参照電圧Ｖrefの電圧値を異にする規格
の異なる小振幅信号Ｓinに対応することができ、利便性
の向上を図ることができる。

【０１２３】また、本実施例によれば、電流制御回路６
６を設け、参照電圧Ｖrefが０.９〜１.７Ｖの範囲内に
おいて差動増幅回路３の消費電流Ｉaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
って、トランジスタのゲート長にバラツキが生じてしま
った場合であっても、差動増幅回路３の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【０１２４】ちなみに、図１９は本実施例におけるトラ
ンジスタのゲート長のバラツキと差動増幅回路３の消費
電流Ｉaとの関係を示している。

【０１２５】また、本実施例においては、電流制御回路
６６は、他の入力回路において初段回路をなす差動増幅
回路に共用されるように構成されているが、通常、半導
体集積回路においては、入力回路は、少なくとも、２０
個以上はあるので、電流制御回路６６で消費する電流は
相対的に無視できる小さな値となる。

【０１２６】第６実施例・・図２０、図２１図２０は本発明の第６実施例の要部を示す回路図であ
り、本発明の第６実施例が設けている入力回路の１個を
示している。

【０１２７】この入力回路は、図１７に示す入力回路が
設ける電流制御回路６６と回路構成の異なる電流制御回
路８１を設け、その他については、図１７に示す入力回
路と同様に構成したものである。

【０１２８】この入力回路が設けている電流制御回路８
１は、図１７に示すモニタ回路６７と回路構成の異なる
モニタ回路８２を設け、その他については、図１７に示
すモニタ回路６７と同様に構成したものである。

【０１２９】このモニタ回路８２においては、図１７に
示す抵抗６８の代わりに、ゲート幅をｐＭＯＳトランジ
スタ５、６の１／１０とするエンハンスメント形のｐＭ
ＯＳトランジスタ８３、８４が設けられている。

【０１３０】ここに、ｐＭＯＳトランジスタ８３、８４
はカレントミラー回路を構成しており、ｐＭＯＳトラン
ジスタ８３は、ドレインを電源線４に接続され、ゲート
をドレインに接続され、ドレインをｎＭＯＳトランジス
タ７０のドレインに接続されている。

【０１３１】また、ｐＭＯＳトランジスタ８４は、ソー
スを電源線４に接続され、ゲートをｐＭＯＳトランジス
タ８３のゲートに接続され、ドレインをｎＭＯＳトラン
ジスタ６９のドレインに接続されている。

【０１３２】そして、ｐＭＯＳトランジスタ８４とｎＭ
ＯＳトランジスタ６９のドレインとの接続点８５をｐＭ
ＯＳトランジスタ７４のゲートに接続され、その他につ
いては、図１７に示すモニタ回路６７と同様に構成され
ている。

【０１３３】なお、本実施例においては、第５実施例の
場合と異なり、ｐＭＯＳトランジスタ７５のゲートには
定電圧１.６５Ｖを供給するようにされている。

【０１３４】このように構成された電流制御回路８１に
おいては、ノード８５の電圧は、参照電圧Ｖrefが一定
の範囲において、差動増幅回路７２によって、１.６５
Ｖを維持するようにフィードバック制御され、モニタ回
路８２に流れる電流は略一定値を維持し、したがって、
また、差動増幅回路３の消費電流Ｉaも略一定値に維持
される。

【０１３５】シミュレーション結果によれば、参照電圧
Ｖrefと差動増幅回路３の消費電流Ｉaとの関係は、図２
１に示すようになる。

【０１３６】この図２１から明らかなように、本実施例
においては、参照電圧Ｖrefが０.９〜１.７Ｖの範囲内
にあれば、差動増幅回路３の消費電流Ｉaを略一定値と
することができる。

【０１３７】なお、本実施例においては、モニタ回路８
２は、ｐＭＯＳトランジスタ５、６及びｎＭＯＳトラン
ジスタ７、８、９のゲート幅を同一の比率で縮小してな
るｐＭＯＳトランジスタ８３、８４及びｎＭＯＳトラン
ジスタ６９、７０、７１を使用し、差動増幅回路３と同
一の回路構成としたことから、差動増幅回路３の消費電
流Ｉaの変動は、第５実施例の場合よりも小さくなる。

【０１３８】このように、本実施例によれば、参照電圧
Ｖrefが０.９〜１.７Ｖの範囲内において差動増幅回路
３の消費電流Ｉaを略一定とすることができる入力回路
を設けているので、参照電圧Ｖrefが０.９〜１.７Ｖの
範囲内において参照電圧Ｖrefの電圧値を異にする規格
の異なる小振幅信号Ｓinに対応することができ、利便性
の向上を図ることができる。

【０１３９】また、本実施例によれば、電流制御回路８
１を設け、参照電圧Ｖrefが０.９〜１.７Ｖの範囲内に
おいて差動増幅回路３の消費電流Ｉaを略一定とするこ
とができるようにしたことから、製造上のバラツキによ
ってトランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路３の消費電流Ｉaの変
動を抑制し、製造歩留まりの向上を図ることができる。

【０１４０】また、本実施例においては、電流制御回路
８１は、他の入力回路において初段回路をなす差動増幅
回路に共用されるように構成されているが、通常、半導
体集積回路においては、入力回路は、少なくとも、２０
個以上はあるので、電流制御回路８１で消費する電流は
相対的に無視できる小さな値となる。

【０１４１】第７実施例・・図２２図２２は本発明の第７実施例の要部を示す回路図であ
り、本発明の第７実施例が設けている入力回路の１個を
示している。

【０１４２】図中、９０は外部回路からバス線を介して
伝送信号Ｓinが供給される信号入力端子、９１は伝送信
号Ｓinの論理判定を行うための参照電圧Ｖrefが供給さ
れる参照電圧入力端子である。

【０１４３】また、９２は差動増幅回路であり、９３は
電源電圧Ｖcc、たとえば、３.３Ｖを供給する電源線、
９４は抵抗として機能するエンハンスメント形のｐＭＯ
Ｓトランジスタである。

【０１４４】また、９５、９６は駆動トランジスタをな
すエンハンスメント形のｐＭＯＳトランジスタであり、
ｎＭＯＳトランジスタ９５のゲートには小振幅信号Ｓin
が供給され、ｐＭＯＳトランジスタ９６のゲートには参
照電圧Ｖrefが供給される。

【０１４５】また、９７、９８は負荷をなすカレントミ
ラー回路を構成するエンハンスメント形のｐＭＯＳトラ
ンジスタ、９９は差動増幅回路９２の出力端となるノー
ド、１００は波形整形用のインバータ、Ｓ_OUTは、この
入力回路の出力信号である。

【０１４６】また、１０１は差動増幅回路９２の消費電
流Ｉaを制御する電流制御回路であり、１０２は一端を
電源線９３に接続された抵抗である。

【０１４７】また、１０３はエンハンスメント形のｎＭ
ＯＳトランジスタであり、このｎＭＯＳトランジスタ１
０３は、ドレインを抵抗１０２の他端に接続され、ゲー
トを参照電圧入力端子９１に接続され、ソースを接地さ
れ、参照電圧Ｖrefを制御電圧とする可変抵抗素子とし
て機能するようにされている。

【０１４８】そして、この電流制御回路１０１において
は、抵抗１０２とｎＭＯＳトランジスタ１０３のドレイ
ンとの接続点１０４をｐＭＯＳトランジスタ９４のゲー
トに接続されている。

【０１４９】このように構成された入力回路において
は、伝送信号Ｓin＝Ｈレベルの場合、ｎＭＯＳトランジ
スタ９５＝ＯＦＦ、ｎＭＯＳトランジスタ９６＝ＯＮと
なり、ノード９９＝Ｌレベル、出力信号Ｓ_OUT＝Ｈレベ
ルとなる。

【０１５０】これに対して、伝送信号Ｓin＝Ｌレベルの
場合、ｎＭＯＳトランジスタ９５＝ＯＮ、ｎＭＯＳトラ
ンジスタ９６＝ＯＦＦとなり、ノード９９の電圧＝Ｈレ
ベル、出力信号Ｓ_OUT＝Ｌレベルとなる。

【０１５１】この入力回路では、一定の範囲において、
参照電圧Ｖrefが相対的に高いと、ｎＭＯＳトランジス
タ１０３のオン抵抗が相対的に小さくなり、ノード１０
４の電圧値が相対的に下がり、ｐＭＯＳトランジスタ９
４のオン抵抗は相対的に小さくなる。

【０１５２】これに対して、参照電圧Ｖrefが相対的に
低いと、ｎＭＯＳトランジスタ１０３のオン抵抗が相対
的に大きくなり、ノード１０４の電圧値が相対的に上が
り、ｎＭＯＳトランジスタ９４のオン抵抗は相対的に大
きくなる。

【０１５３】したがって、本実施例によれば、参照電圧
Ｖrefが一定の範囲内において差動増幅回路９２の消費
電流Ｉaを略一定とすることができるので、参照電圧Ｖr
efが一定の範囲において、参照電圧Ｖrefの電圧値を異
にする規格の異なる小振幅信号Ｓinに対応することがで
き、利便性の向上を図ることができる。

【０１５４】また、本実施例においては、電流制御回路
１０１を設け、参照電圧Ｖrefが一定の範囲内において
差動増幅回路９２の消費電流Ｉaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路９２の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【０１５５】なお、電流制御回路１０１は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。

【０１５６】第８実施例・・図２３図２３は本発明の第８実施例の要部を示す回路図であ
り、本発明の第８実施例が設けている入力回路の１個を
示している。

【０１５７】この入力回路は、図２２に示す電流制御回
路１０１と回路構成の異なる電流制御回路１０６を設
け、その他については、図２２に示す入力回路と同様に
構成したものである。

【０１５８】この入力回路が設ける電流制御回路１０６
は、図２２に示す抵抗１０２の代わりに、エンハンスメ
ント形のｐＭＯＳトランジスタ１０７を設け、その他に
ついては、図２２に示す電流制御回路１０１と同様に構
成したものである。

【０１５９】ｐＭＯＳトランジスタ１０７は、ソースを
電源線９３に接続され、ゲートをドレインに接続され、
ドレインをｎＭＯＳトランジスタ１０３のドレインに接
続されている。

【０１６０】このように、電流制御回路１０６は、図２
２に示す抵抗１０２の代わりに、ｎＭＯＳトランジスタ
１０７を設けているので、消費電流Ｉaを略一定とする
ことができる参照電圧Ｖrefの範囲は、第８実施例の場
合よりも広くなる。

【０１６１】ここに、本実施例によっても、参照電圧Ｖ
refが一定の範囲内において差動増幅回路９２の消費電
流Ｉaを略一定とすることができるので、参照電圧Ｖref
が一定の範囲において、参照電圧Ｖrefの電圧値を異に
する規格の異なる小振幅信号Ｓinに対応することがで
き、利便性の向上を図ることができる。

【０１６２】また、本実施例においては、電流制御回路
１０６を設け、参照電圧Ｖrefが一定の範囲内において
差動増幅回路９２の消費電流Ｉaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路９２の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【０１６３】なお、電流制御回路１０６は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。

【０１６４】第９実施例・・図２４図２４は本発明の第９実施例の要部を示す回路図であ
り、本発明の第９実施例が設けている入力回路の１個を
示している。

【０１６５】この入力回路は、図２３に示す電流制御回
路１０６と回路構成の異なる電流制御回路１０９を設
け、その他については、図２３に示す入力回路と同様に
構成したものである。

【０１６６】この電流制御回路１０９は、エンハンスメ
ント形のｐＭＯＳトランジスタ１１０を設け、ｐＭＯＳ
トランジスタ１０７のドレインとノード１０４とをｐＭ
ＯＳトランジスタ１１０のソース・ドレインを介して接
続するようにし、その他については、図２３に示す電流
制御回路１０６と同様に構成したものである。

【０１６７】なお、ｐＭＯＳトランジスタ１１０は、ゲ
ートを参照電圧入力端子９１に接続され、参照電圧Ｖre
fを制御電圧とする可変抵抗素子として機能するように
されている。

【０１６８】この電流制御回路１０９においては、参照
電圧Ｖrefが相対的に高いと、ｎＭＯＳトランジスタ１
０３のオン抵抗が相対的に小さくなると共に、ｐＭＯＳ
トランジスタ１１０のオン抵抗は相対的に大きくなり、
参照電圧Ｖrefが相対的に低いと、ｎＭＯＳトランジス
タ１０３のオン抵抗が相対的に大きくなると共に、ｐＭ
ＯＳトランジスタ１１０のオン抵抗は相対的に小さくな
る。

【０１６９】このように、電流制御回路１０９は、第８
実施例が設けている電流制御回路１０６と異なり、ｐＭ
ＯＳトランジスタ１１０を設けているので、差動増幅回
路９２の消費電流Ｉaを略一定とすることができる参照
電圧Ｖrefの範囲は、第８実施例の場合よりも広くな
る。

【０１７０】ここに、本実施例によっても、参照電圧Ｖ
refが一定の範囲内において差動増幅回路９２の消費電
流Ｉaを略一定とすることができるので、参照電圧Ｖref
が一定の範囲において、参照電圧Ｖrefの電圧値を異に
する規格の異なる小振幅信号Ｓinに対応することがで
き、利便性の向上を図ることができる。

【０１７１】また、本実施例においては、電流制御回路
１０９を設け、参照電圧Ｖrefが一定の範囲内において
差動増幅回路９２の消費電流Ｉaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路９２の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【０１７２】なお、電流制御回路１０９は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。

【０１７３】第１０実施例・・図２５図２５は本発明の第１０実施例の要部を示す回路図であ
り、本発明の第１０実施例が設けている入力回路の１個
を示している。

【０１７４】この入力回路は、図２４に示す差動増幅回
路９２と回路構成の異なる差動増幅回路１１２を設け、
その他については、図２４に示す入力回路と同様に構成
したものである。

【０１７５】この差動増幅回路１１２は、エンハンスメ
ント形のｐＭＯＳトランジスタ１１３を設け、その他に
ついては、図２４に示す差動増幅回路９２と同様に構成
したものである。

【０１７６】ここに、ｐＭＯＳトランジスタ１１３は、
ソースを電源線９３に接続され、ドレインをｐＭＯＳト
ランジスタ９５、９６のソースに接続され、ゲートを参
照電圧入力端子９１に接続されている。

【０１７７】このように、このｐＭＯＳトランジスタ１
１３は、ゲートを参照電圧入力端子９１に接続されてい
るので、参照電圧Ｖrefが相対的に大きい場合には、オ
ン抵抗を大きくし、差動増幅回路１１２の消費電流Ｉa
が相対的に小さくなるように動作する。

【０１７８】ここに、本実施例では、第９実施例と異な
り、ｐＭＯＳトランジスタ１１３を設けるようにしてい
るので、差動増幅回路１１２の消費電流Ｉaを略一定と
することができる参照電圧Ｖrefの範囲は、第９実施例
の場合よりも広くなる。

【０１７９】本実施例によれば、参照電圧Ｖrefが一定
の範囲内において差動増幅回路１１２の消費電流Ｉaを
略一定とすることができるので、参照電圧Ｖrefが一定
の範囲において、参照電圧Ｖrefの電圧値を異にする規
格の異なる小振幅信号Ｓinに対応することができ、利便
性の向上を図ることができる。

【０１８０】また、本実施例においては、電流制御回路
１０９及びｐＭＯＳトランジスタ１１３を設け、参照電
圧Ｖrefが一定の範囲内において差動増幅回路１１２の
消費電流Ｉaを略一定とすることができるようにしたこ
とから、製造上のバラツキによって、トランジスタのゲ
ート長にバラツキが生じてしまった場合であっても、差
動増幅回路１１２の消費電流Ｉaの変動を抑制し、製造
歩留まりの向上を図ることができる。

【０１８１】なお、電流制御回路１０９は、複数の入力
回路において初段回路をなす差動増幅回路に共用される
ようにしても良い。

【０１８２】第１１実施例・・図２６図２６は本発明の第１１実施例の要部を示す回路図であ
り、本発明の第１１実施例が設けている入力回路の１個
を示している。

【０１８３】この入力回路は、図２２に示す入力回路が
設ける電流制御回路１０１と回路構成の異なる電流制御
回路１１５を設け、その他については、図２２に示す入
力回路と同様に構成したものである。

【０１８４】この電流制御回路１１５において、１１６
は差動増幅回路９２の消費電流Ｉaをモニタするための
モニタ回路であり、１１７は抵抗値を、たとえば、６０
ＫΩとする抵抗である。

【０１８５】また、１１８、１１９はゲート幅をｐＭＯ
Ｓトランジスタ９５、９６の１／１０とするエンハンス
メント形のｐＭＯＳトランジスタであり、これらｐＭＯ
Ｓトランジスタ１１８、１１９のゲートには参照電圧Ｖ
refが供給される。

【０１８６】また、１２０はゲート幅をｐＭＯＳトラン
ジスタ９４の１／１０とするエンハンスメント形のｐＭ
ＯＳトランジスタである。

【０１８７】また、１２１はフィードバック制御回路を
構成する差動増幅回路であり、この差動増幅回路１２１
において、１２２、１２３は負荷をなすカレントミラー
回路を構成するエンハンスメント形のｐＭＯＳトランジ
スタである。

【０１８８】また、１２４、１２５は駆動トランジスタ
をなすエンハンスメント形のｎＭＯＳトランジスタであ
り、ｎＭＯＳトランジスタ１２４のゲートにはモニタ回
路１１６のノード１２６の電圧が供給され、ｎＭＯＳト
ランジスタ１２５のゲートには定電圧２.２Ｖが供給さ
れる。

【０１８９】また、１２７は抵抗素子として機能するエ
ンハンスメント形のｎＭＯＳトランジスタであり、１２
８は差動増幅回路１２１の出力端をなすノードであり、
このノード１２８は、モニタ回路１１６のｐＭＯＳトラ
ンジスタ１２０のゲート及び差動増幅回路９２のｐＭＯ
Ｓトランジスタ９４のゲートに接続されている。

【０１９０】また、このノード１２８は、他の入力回路
（図示せず）の差動増幅回路９２に該当する差動増幅回
路（図示せず）のｐＭＯＳトランジスタ９４に該当する
ｐＭＯＳトランジスタ（図示せず）に接続されている。

【０１９１】このように構成された電流制御回路１１５
においては、ノード１２６は、参照電圧Ｖrefが一定の
範囲において、差動増幅回路１２１によって２.２Ｖを
維持するようにフィードバック制御され、モニタ回路１
１６に流れる電流は略一定値を維持し、したがって、ま
た、差動増幅回路９２の消費電流Ｉaも略一定値に維持
される。

【０１９２】このように、本実施例によれば、参照電圧
Ｖrefが一定の範囲内において差動増幅回路９２の消費
電流Ｉaを略一定とすることができるので、参照電圧Ｖr
efが一定の範囲において、参照電圧Ｖrefの電圧値を異
にする規格の異なる小振幅信号Ｓinに対応することがで
き、利便性の向上を図ることができる。

【０１９３】また、本実施例においては、電流制御回路
１１５を設け、参照電圧Ｖrefが一定の範囲内において
差動増幅回路９２の消費電流Ｉaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路９２の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【０１９４】また、本実施例においては、電流制御回路
１１５は、他の入力回路において初段回路をなす差動増
幅回路に共用されるように構成されているが、通常、半
導体集積回路においては、入力回路は、少なくとも、２
０個以上はあるので、電流制御回路１１５で消費する電
流は相対的に無視できる小さな値となる。

【０１９５】第１２実施例・・図２７図２７は本発明の第１２実施例の要部を示す回路図であ
り、本発明の第１２実施例が設けている入力回路の１個
を示している。

【０１９６】この入力回路は、図２６に示す入力回路が
設ける電流制御回路１１５と回路構成の異なる電流制御
回路１３０を設け、その他については、図２６に示す入
力回路と同様に構成したものである。

【０１９７】この入力回路が設けている電流制御回路１
３０は、図２６に示すモニタ回路１１６と回路構成の異
なるモニタ回路１３１を設け、その他については、図２
６に示すモニタ回路１１６と同様に構成したものであ
る。

【０１９８】このモニタ回路１３１においては、図２６
に示す抵抗１１７の代わりに、ゲート幅をｎＭＯＳトラ
ンジスタ９７、９８の１／１０とするエンハンスメント
形のｎＭＯＳトランジスタ１３２、１３３が設けられて
いる。

【０１９９】ここに、ｎＭＯＳトランジスタ１３２、１
３３はカレントミラー回路を構成しており、ｎＭＯＳト
ランジスタ１３２は、ゲートをドレインに接続され、ド
レインをｐＭＯＳトランジスタ１１９のドレインに接続
され、ソースを接地されている。

【０２００】また、ｎＭＯＳトランジスタ１３３は、ゲ
ートをｎＭＯＳトランジスタ１３２のゲートに接続さ
れ、ドレインをｐＭＯＳトランジスタ１１８のドレイン
に接続され、ソースを接地されている。

【０２０１】そして、ｐＭＯＳトランジスタ１１８とｎ
ＭＯＳトランジスタ１３３のドレインとの接続点１３４
をｐＭＯＳトランジスタ１２４のゲートに接続し、その
他については、図２６に示すモニタ回路１１６と同様に
構成されている。

【０２０２】なお、本実施例においては、ｐＭＯＳトラ
ンジスタ１２５には定電圧１.６５Ｖを供給するように
している。

【０２０３】このように構成された電流制御回路１３０
においては、ノード１３４の電圧は、参照電圧Ｖrefが
一定の範囲において、差動増幅回路１２１によって、
１.６５Ｖを維持するようにフィードバック制御され、
モニタ回路１３１に流れる電流は略一定値を維持し、し
たがって、また、差動増幅回路９２の消費電流Ｉaも略
一定値に維持される。

【０２０４】なお、本実施例においては、モニタ回路１
３１は、ｐＭＯＳトランジスタ９４９５、９６及びｎＭ
ＯＳトランジスタ９７、９８のゲート幅を同一の比率で
縮小してなるｐＭＯＳトランジスタ１２０、１１８、１
１９及びｎＭＯＳトランジスタ１３２、１３３を使用
し、差動増幅回路９２と同一の回路構成としたことか
ら、差動増幅回路９２の消費電流Ｉaの変動は、第１１
実施例の場合よりも小さくなる。

【０２０５】このように、本実施例によれば、参照電圧
Ｖrefが一定の範囲内において差動増幅回路９２の消費
電流Ｉaを略一定とすることができるので、参照電圧Ｖr
efが一定の範囲において、参照電圧Ｖrefの電圧値を異
にする規格の異なる小振幅信号Ｓinに対応することがで
き、利便性の向上を図ることができる。

【０２０６】また、本実施例においては、電流制御回路
１３０を設け、参照電圧Ｖrefが一定の範囲内において
差動増幅回路９２の消費電流Ｉaを略一定とすることが
できるようにしたことから、製造上のバラツキによっ
て、トランジスタのゲート長にバラツキが生じてしまっ
た場合であっても、差動増幅回路９２の消費電流Ｉaの
変動を抑制し、製造歩留まりの向上を図ることができ
る。

【０２０７】また、本実施例においては、電流制御回路
１３０は、他の入力回路において初段回路をなす差動増
幅回路に共用されるように構成されているが、通常、半
導体集積回路においては、入力回路は、少なくとも、２
０個以上はあるので、電流制御回路１３０で消費する電
流は相対的に無視できる小さな値となる。

【０２０８】第１３実施例・・図２８〜図３２図２８は本発明の第１３実施例の要部を示す回路図であ
り、本発明の第１３実施例が設けている出力回路部の１
個を示している。

【０２０９】図中、１３６は電源電圧Ｖcc、たとえば、
３.３Ｖを供給する電源線、１３７は電源電圧Ｖcc以下
の電源電圧Ｖ_CCQ、たとえば、１.６〜３.３Ｖを供給す
る電源線である。

【０２１０】また、１３８は出力制御回路であり、この
出力制御回路１３８は、電源端を電源線１３６に接続さ
れ、出力データに応じて、Ｈレベルを電源電圧Ｖccと
し、Ｌレベルを接地電圧０Ｖとする信号Ｓ４、Ｓ５を出
力するように構成されている。

【０２１１】また、１３９は出力回路であり、１４０は
電源端１３７に接続され、入力端に信号Ｓ４が供給さ
れ、出力端にＨレベルを電源電圧Ｖ_CCQとし、Ｌレベル
を接地電圧０Ｖとする信号を出力するＣＭＯＳインバー
タである。

【０２１２】また、１４１は電源端を電源線１３６に接
続され、入力端に信号Ｓ５が供給され、出力端にＨレベ
ルを電源電圧Ｖccとし、Ｌレベルを接地電圧０Ｖとする
信号を出力するＣＭＯＳインバータである。

【０２１３】また、１４２はプルアップ素子をなすエン
ハンスメント形のｐＭＯＳトランジスタ、１４３はプル
アップ素子をなすエンハンスメント形のｎＭＯＳトラン
ジスタ、１４４はプルダウン素子をなすエンハンスメン
ト形のｎＭＯＳトランジスタ、１４５は出力端子であ
る。

【０２１４】ここに、ｐＭＯＳトランジスタ１４２は、
ソースを電源線１３７に接続され、ドレインを出力端子
１４５に接続され、ゲートをＣＭＯＳインバータ１４０
の出力端に接続されている。

【０２１５】また、ｎＭＯＳトランジスタ１４３は、ド
レインを電源線１３７に接続され、ソースを出力端子１
４５に接続され、ゲートに信号Ｓ４が供給されるように
構成されている。

【０２１６】また、ｎＭＯＳトランジスタ１４４は、ド
レインを出力端子１４５に接続され、ソースを接地さ
れ、ゲートをＣＭＯＳインバータ１４１の出力端に接続
されている。

【０２１７】このように構成された出力回路１３９にお
いては、信号Ｓ４＝Ｈレベル、信号Ｓ５＝Ｈレベルとさ
れた場合、ｐＭＯＳトランジスタ１４２＝ＯＮ、ｎＭＯ
Ｓトランジスタ１４３＝ＯＮ、ｎＭＯＳトランジスタ１
４４＝ＯＦＦとなり、出力信号Ｄ_OUT＝Ｈレベルとな
る。

【０２１８】これに対して、信号Ｓ４＝Ｌレベル、信号
Ｓ５＝Ｌレベルとされた場合、ｐＭＯＳトランジスタ１
４２＝ＯＦＦ、ｎＭＯＳトランジスタ１４３＝ＯＦＦ、
ｎＭＯＳトランジスタ１４４＝ＯＮとなり、出力信号Ｄ
_OUT＝Ｌレベルとなる。

【０２１９】また、信号Ｓ４＝Ｌレベル、信号Ｓ５＝Ｈ
レベルとされた場合、ｐＭＯＳトランジスタ１４２＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ１４３＝ＯＦＦ、ｎＭＯＳ
トランジスタ１４４＝ＯＦＦとなり、出力状態はハイイ
ンピーダンス状態となる。

【０２２０】したがって、本実施例においては、出力信
号Ｄ_OUTの転送先は、終端電圧Ｖ_TTをＶ_CCQ／２、たとえ
ば、０.８〜１.６５Ｖとして終端され、転送先の入力回
路の初段回路を構成する差動増幅回路の参照電圧Ｖref
はＶ_CCQ／２とされる。

【０２２１】ここに、たとえば、電源電圧Ｖ_CCQが電源
電圧Ｖcc＝３.３Ｖ又はこれに近い電圧値の場合には、
出力のプルアップ動作は、ｐＭＯＳトランジスタ１４２
及びｎＭＯＳトランジスタ１４４のうち、ｐＭＯＳトラ
ンジスタ１４２が主体的に行うことになる。

【０２２２】なぜなら、ｎＭＯＳトランジスタ１４３
は、ソースフォロア動作を行い、電源電圧Ｖccに近いレ
ベルの出力信号Ｄ_OUTに対しては、スレッショルド電圧
分の電圧ロスのため、十分な駆動能力を発揮できないか
らである。

【０２２３】即ち、この場合には、ｎＭＯＳトランジス
タ１４３は、出力信号Ｄ_OUTがＬレベルからＨレベルに
変化する初期だけ駆動能力を発揮し、出力レベルが上昇
するに従い駆動能力を発揮しなくなる。

【０２２４】これに対して、電源電圧Ｖ_CCQを１Ｖ程度
に設定すると、ｐＭＯＳトランジスタ１４２は、ゲート
・ソース間に、プルアップ時、１Ｖ程度しか印加されな
いことになる。

【０２２５】この結果、ｐＭＯＳトランジスタ１４２
は、十分な駆動能力を発揮せず、また、たとえば、ｐＭ
ＯＳトランジスタ１４２のスレッショルド電圧を−１Ｖ
とすると、ｐＭＯＳトランジスタ１４２は、ＯＮしない
ことになる。

【０２２６】これに対して、ｎＭＯＳトランジスタ１４
３は、プルアップ時、ゲートに電源電圧Ｖcc＝３.３Ｖ
が印加されるので、十分な駆動能力を発揮し、プルアッ
プ動作を主体的に行うことになる。

【０２２７】即ち、出力回路１３９は、プルアップ素子
として、ゲートにＨレベル電圧を電源電圧Ｖ_CCQとする
信号が供給されるｐＭＯＳトランジスタ１４２と、ゲー
トにＨレベル電圧を電源電圧Ｖccとする信号が供給され
るｎＭＯＳトランジスタ１４３とを設けているので、一
定の範囲において電源電圧Ｖ_CCQの電圧値を変えて、参
照電圧Ｖrefの電圧値を異にする規格の異なる小振幅信
号Ｄ_OUTを出力するようにする場合においても、その駆
動能力は大きく異ならないものとなる。

【０２２８】なお、出力信号Ｄ_OUTの転送先が、たとえ
ば、第１、第２、第３、第４、第５又は第６実施例に示
すような入力回路を設けている場合、図８、図１０、図
１２、図１６、図１８、図２１から明らかなように、参
照電圧Ｖrefの下限は、０.８Ｖとなる。

【０２２９】これは、ｎＭＯＳトランジスタ７、８のス
レッショルド電圧を０.６Ｖとした場合において、参照
電圧Ｖrefが０.８Ｖ以下の場合、小振幅信号Ｓinの電圧
がｎＭＯＳトランジスタ７、８のスレッショルド電圧に
近くなり、差動増幅回路３又は差動増幅回路６３が動作
不可能な領域となるためである。

【０２３０】したがって、ｎＭＯＳトランジスタ７、８
のスレッショルド電圧を０.６Ｖよりも低い値にする
か、これらエンハンスメント形のｎＭＯＳトランジスタ
７、８をディプリーション形にすれば、参照電圧Ｖref
を更に下げることができ、実質的には、小振幅信号Ｓin
の振幅の値程度まで下げることができる。

【０２３１】ここに、図２９に示すような信号Ｓinが入
力回路に入力される場合、この入力信号Ｓinのスルーレ
ート（slew rate）は、Δｔ／（２×振幅）と定義する
ことができるが、この入力信号Ｓinが２００ＭＨzの信
号であるとすると、その波形は常識的には図３０に示す
ようになり、そのスルーレートは、１.２５ｎｓ／Ｖと
なる。

【０２３２】ここに、図３１及び図３２は、入力信号Ｓ
inの振幅と、駆動トランジスタをｎＭＯＳトランジスタ
で構成され、負荷をｐＭＯＳトランジスタからなるカレ
ントミラー回路で構成されている差動増幅回路、いわゆ
る、ｎＭＯＳカレントミラー型の差動増幅回路からなる
入力回路の遅延時間との関係を示す図であり、図３１は
参照電圧Ｖref＝１.６５Ｖの場合、図３２は参照電圧Ｖ
ref＝１.００［Ｖ］の場合を示している。

【０２３３】これら図３１及び図３２から明らかなよう
に、入力信号Ｓinの振幅は０.２Ｖ以上ないと、１〜２
ｎｓ／Ｖのスルーレートにおいて、入力回路の遅延時間
が振幅依存性をもってしまうので、入力信号Ｓinの振幅
は、最小でも、０.２Ｖが必要である。

【０２３４】このように、入力回路に対して振幅を０.
２Ｖとする信号を供給するためには、出力回路は、バス
線上の信号反射による波形の乱れを考慮して、振幅を
０.３Ｖとする信号を出力する必要がある。

【０２３５】これは、信号反射係数が１／３の場合に対
応しており、信号反射係数が１／３の場合とは、バス線
の特性インピーダンスと、終端抵抗の抵抗値とが２倍違
っている場合に対応する。

【０２３６】ところで、出力回路１３９において、振幅
を０.３Ｖとする信号を出力するためには、ｎＭＯＳト
ランジスタ１４４のドレイン・ソース間電圧Ｖ_DSを見越
した電源電圧Ｖ_CCQを与える必要がある。

【０２３７】ここに、バス線の両端の終端抵抗の抵抗値
を５０Ωとすれば、出力回路１３９から見た負荷は２５
Ωとなり、これに振幅を０.３Ｖとする信号を与えるた
めには、バス線に±１２ｍＡの電流を流す必要がある。

【０２３８】また、ｎＭＯＳトランジスタ１４４の内部
抵抗は、トランジスタサイズの関係から、通常、１０Ω
を最低レベルとされるので、バス線に±１２ｍＡの電流
を流すとすると、ｎＭＯＳトランジスタ１４４のドレイ
ン・ソース間には、０.１２Ｖが発生することになる。

【０２３９】したがって、電源電圧Ｖ_CCQの最小値は、
（０.１２＋０.３）×２＝０.８４Ｖとなり、これより
も低い電圧では、入力回路の性能を悪化させるので、電
源電圧Ｖ_CCQ≧０.８４Ｖであるべきである。

【０２４０】なお、この場合、参照電圧Ｖrefとして、
０.４２Ｖが適しているが、参照電圧Ｖrefをこのように
する場合には、入力回路を構成する差動増幅回路の駆動
トランジスタをなすｎＭＯＳトランジスタをディプリー
ション型とすれば良い。

【０２４１】このように、本実施例によれば、一定の範
囲において電源電圧Ｖ_CCQの電圧値を変えて、参照電圧
Ｖrefの電圧値を異にする規格の異なる小振幅信号Ｄ_OUT
を出力するようにする場合においても、駆動能力が大き
く異ならないようにした出力回路１３９を設けているの
で、一定の範囲において参照電圧Ｖrefを異にする規格
の異なる小振幅信号Ｄ_OUTに対応することができ、利便
性の向上を図ることができる。

【０２４２】また、本実施例によれば、動作温度が相対
的に高くなった場合、ｐＭＯＳトランジスタ１４２及び
ｎＭＯＳトランジスタ１４３のスレッショルド電圧は低
くなり、ｐＭＯＳトランジスタ１４２のオン抵抗は大き
くなり、ｎＭＯＳトランジスタ１４３のオン抵抗は小さ
くなる。

【０２４３】これに対して、動作温度が相対的に低くな
った場合、ｐＭＯＳトランジスタ１４２及びｎＭＯＳト
ランジスタ１４３のスレッショルド電圧は高くなり、ｐ
ＭＯＳトランジスタ１４２のオン抵抗は小さくなり、ｎ
ＭＯＳトランジスタ１４３のオン抵抗は大きくなる。

【０２４４】したがって、本実施例によれば、動作温度
が変化しても、出力信号Ｄ_OUTの振幅を一定に保つこと
ができる。

【０２４５】本発明の適用例等・・図３３〜図３６なお、図３３は本発明が使用されるシステムの例を示す
図であり、本発明は、マイクロプロセッサ１４７や、Ｄ
ＭＡコントローラ１４８や、周辺コントローラ１４９等
のロジックＩＣや、ＤＲＡＭ（Ｄynamic Ｒandom Ａcce
ss Ｍemory）、ＳＤＲＡＭ（Ｓynchronous ＤＲＡ
Ｍ）、ＳＲＡＭ（Ｓtatic Ｒandom ＡccessＭemory）、
ＶＲＡＭ（Ｖideo ＲＡＭ）、ＲＯＭ（Ｒead Ｏnly Ｍe
mory）等のメモリＩＣに適用することができる。なお、
１５１はバス線、１５２、１５３は終端抵抗、ＶＴＴは
終端電圧である。

【０２４６】即ち、本発明が設けるとしている入力回路
や、出力回路は、データ信号、アドレス信号、クロック
信号、制御信号などをバス線を介して伝送され又は伝送
するインタフェースとして適用される。

【０２４７】また、図３４はＩＣチップを示す図であ
り、１５５はＩＣチップ本体、１５６はメモリ部又はロ
ジック部、１５７、１５８はバスインタフェースである
が、本発明は、このようなＩＣチップそのものに適用す
ることができ、本発明が設けるとしている入力回路や、
出力回路は、バスインタフェース１５７、１５８として
適用される。

【０２４８】また、図３５はマルチチップ・キャリヤ・
モジュール（ＭＣＭ）を示す図であり、１５９はＭＣＭ
基板、１６０はメモリチップ、１６１、１６２はロジッ
クチップ、１６３はバスインタフェース・チップである
が、本発明は、このようなＭＣＭを構成するバスインタ
フェース・チップ１６３に適用することができる。

【０２４９】また、図３６はプリント板モジュールを示
す図であり、１６５はプリント板、１６６はメモリ回路
又はロジック回路、１６７はバスインタフェース回路、
１６８はコネクタであり、本発明は、このようなプリン
ト板モジュールを構成するバスインタフェース回路１６
３に適用することができる。

【０２５０】また、本発明はＧＴＬ（Ｇunning Ｔransc
eiver Ｌogic）、ＮＴＬ（ｎＭＯＳＴransceiver Ｌogi
c）、ＬＶＴＴＬ（low voltage ＴＴＬ）、Ｔ−ＬＶＴ
ＴＬ（Ｔerminated ＬＶＴＴＬ）、ＣＴＴ（Ｃenter Ｔ
apped Ｔermination）等のインタフェース規格に適用す
ることができる。

【０２５１】

【発明の効果】本発明中、第１の発明〜第３の発明によ
れば、参照電圧の電圧値を異にする規格の異なる小振幅
信号を入力する場合であっても、参照電圧の電圧値が一
定の範囲内にあれば、消費電流の変化が過大とならない
ようにした入力回路を設けるようにしたことにより、参
照電圧の自由度が高まり、一定の範囲内であれば、参照
電圧の電圧値を異にする規格の異なる小振幅信号に対応
することができるので、利便性の向上を図ることができ
る。

【０２５２】また、第１の発明〜第３の発明において
は、入力回路は、参照電圧の電圧値が一定の範囲内にあ
れば、入力回路の初段回路をなす差動増幅回路の消費電
流の変化が過大とならないようにしたことから、製造上
のバラツキによって、トランジスタのゲート長にバラツ
キが生じてしまった場合であっても、入力回路の初段回
路をなす差動増幅回路の消費電流の変動を抑制し、製造
歩留まりの向上を図ることができる。

【０２５３】また、本発明中、第４の発明によれば、参
照電圧の電圧値を異にする規格の異なる小振幅信号を出
力する場合であっても、参照電圧の電圧値が一定の範囲
内にあれば、駆動能力が大きく異ならないようにした出
力回路を設けるようにしたことにより、参照電圧の自由
度が高まり、一定の範囲内であれば、参照電圧の電圧値
を異にする規格の異なる小振幅信号に対応することがで
きるので、利便性の向上を図ることができる。

【０２５４】また、第４の発明によれば、プルアップ素
子をｐチャネル絶縁ゲート形電界効果トランジスタと、
ｎチャネル絶縁ゲート形電界効果トランジスタとで構成
したことにより、動作温度が変化した場合においても、
出力信号の振幅を一定に保つことができる。

【図面の簡単な説明】

【図１】本発明中、第１の発明の原理説明図（第１の発
明が設ける入力回路の１個を原理的に示す図）である。

【図２】本発明中、第２の発明の原理説明図（第２の発
明が設ける入力回路の１個を原理的に示す図）である。

【図３】本発明中、第３の発明の原理説明図（第３の発
明が設ける入力回路の１個を原理的に示す図）である。

【図４】本発明中、第４の発明の原理説明図（第４の発
明が設ける出力回路の１個を原理的に示す図）である。

【図５】本発明中、第２の発明の原理説明図（負荷をｐ
チャネル絶縁ゲート形電界効果トランジスタからなるカ
レントミラー回路で構成し、可変抵抗回路をｎチャネル
絶縁ゲート形電界効果トランジスタで構成した場合）で
ある。

【図６】図５に示す入力回路において、電流制御回路に
求められる入出力特性（参照電圧と電流制御回路の出力
との関係）の一例を示す図である。

【図７】本発明の第１実施例の要部（第１実施例が設け
ている入力回路の１個）を示す回路図である。

【図８】本発明の第１実施例の場合における参照電圧と
差動増幅回路の消費電流との関係を示す図である。

【図９】本発明の第２実施例の要部（第２実施例が設け
ている入力回路の１個）を示す回路図である。

【図１０】本発明の第２実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。

【図１１】本発明の第３実施例の要部（第３実施例が設
けている入力回路の１個）を示す回路図である。

【図１２】本発明の第３実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。

【図１３】本発明の第３実施例の場合におけるトランジ
スタのゲート長のバラツキと差動増幅回路の消費電流と
の関係を示す図である。

【図１４】図３７に示す入力回路の場合におけるトラン
ジスタのゲート長のバラツキと差動増幅回路の消費電流
との関係を示す図である。

【図１５】本発明の第４実施例の要部（第４実施例が設
けている入力回路の１個）を示す回路図である。

【図１６】本発明の第４実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。

【図１７】本発明の第５実施例の要部（第５実施例が設
けている入力回路の１個）を示す回路図である。

【図１８】本発明の第５実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。

【図１９】本発明の第５実施例の場合におけるトランジ
スタのゲート長のバラツキと差動増幅回路の消費電流と
の関係を示す図である。

【図２０】本発明の第６実施例の要部（第６実施例が設
けている入力回路の１個）を示す回路図である。

【図２１】本発明の第６実施例の場合における参照電圧
と差動増幅回路の消費電流との関係を示す図である。

【図２２】本発明の第７実施例の要部（第７実施例が設
けている入力回路の１個）を示す回路図である。

【図２３】本発明の第８実施例の要部（第８実施例が設
けている入力回路の１個）を示す回路図である。

【図２４】本発明の第９実施例の要部（第９実施例が設
けている入力回路の１個）を示す回路図である。

【図２５】本発明の第１０実施例の要部（第１０実施例
が設けている入力回路の１個）を示す回路図である。

【図２６】本発明の第１１実施例の要部（第１１実施例
が設けている入力回路の１個）を示す回路図である。

【図２７】本発明の第１２実施例の要部（第１２実施例
が設けている入力回路の１個）を示す回路図である。

【図２８】本発明の第１３実施例の要部（第１３実施例
が設けている出力回路の１個）を示す回路図である。

【図２９】スルーレート（slew rate）を説明するため
の図である。

【図３０】２００ＭＨzの入力信号を示す波形図であ
る。

【図３１】入力信号の振幅と、ｎＭＯＳカレントミラー
型の差動増幅回路からなる入力回路の遅延時間との関係
を示す図である。

【図３２】入力信号の振幅と、ｎＭＯＳカレントミラー
型の差動増幅回路からなる入力回路の遅延時間との関係
を示す図である。

【図３３】本発明が使用されるシステムの例を示す図で
ある。

【図３４】ＩＣチップを示す図である。

【図３５】マルチチップ・キャリヤ・モジュールを示す
図である。

【図３６】プリント板モジュールを示す図である。

【図３７】従来の半導体集積回路が設けている入力回路
の一例を示す回路図である。

【図３８】図３７に示す入力回路の場合における参照電
圧と差動増幅回路の消費電流との関係を示す図である。

【符号の説明】

（図１）１２信号入力端子１３参照電圧入力端子１４差動増幅回路１５電流制御回路Ｓin 論理を判定すべき信号Ｖref 参照電圧

Claims

【特許請求の範囲】

【請求項１】論理を判定すべき信号が供給されると共
に、この論理を判定すべき信号の論理を判定するための
参照電圧が供給される差動増幅回路と、一定の範囲において、前記参照電圧の変化に対して、差
動増幅回路に流れる電流の変化を抑制するように、前記
差動増幅回路に流れる電流を制御する電流制御回路とを
有してなる入力回路を設けて構成されていることを特徴
とする半導体集積回路。
【請求項２】一端を一方の電源電圧を供給する第１の電
源線に接続された第１、第２の負荷と、ドレインを前記第１の負荷の他端に接続され、ゲートに
論理を判定すべき信号が供給される一導電型の第１の絶
縁ゲート形電界効果トランジスタと、ドレインを前記第２の負荷の他端に接続され、ソースを
前記第１の絶縁ゲート形電界効果トランジスタのソース
に接続され、ゲートに前記論理を判定すべき信号の論理
を判定するための参照電圧が供給される一導電型の第２
の絶縁ゲート形電界効果トランジスタと、一方の抵抗端を前記第１、第２の絶縁ゲート形電界効果
トランジスタのソースに接続され、他方の抵抗端を他方
の電源電圧を供給する第２の電源線に接続された可変抵
抗回路とを有し、前記第１の絶縁ゲート形電界効果トランジスタのドレイ
ン、もしくは、前記第２の絶縁ゲート形電界効果トラン
ジスタのドレイン、又は、第１の絶縁ゲート形電界効果
トランジスタのドレイン及び前記第２の絶縁ゲート形電
界効果トランジスタのドレインを出力端とする差動増幅
回路と、一定の範囲において、前記参照電圧の変化に対して、前
記可変抵抗回路に流れる電流の変化を抑制するように、
前記可変抵抗回路に流れる電流を制御する電流制御回路
とを有してなる入力回路を設けて構成されていることを
特徴とする半導体集積回路。
【請求項３】一端を高電圧側の電源電圧を供給する第１
の電源線に接続された第１、第２の負荷と、ドレインを前記第１の負荷の他端に接続され、ゲートに
論理を判定すべき信号が供給される第１のｎチャネル絶
縁ゲート形電界効果トランジスタと、ドレインを前記第２の負荷の他端に接続され、ソースを
前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのソースに接続され、ゲートに前記論理を判定すべき
信号の論理を判定するための参照電圧が供給される第２
のｎチャネル絶縁ゲート形電界効果トランジスタと、一方の抵抗端を前記第１、第２のｎチャネル絶縁ゲート
形電界効果トランジスタのソースに接続され、他方の抵
抗端を低電圧側の電源電圧を供給する第２の電源線に接
続された可変抵抗回路とを有し、前記第１のｎチャネル絶縁ゲート形電界効果トランジス
タのドレイン、もしくは、前記第２のｎチャネル絶縁ゲ
ート形電界効果トランジスタのドレイン、又は、第１の
ｎチャネル絶縁ゲート形電界効果トランジスタのドレイ
ン及び前記第２のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインを出力端とする差動増幅回路と、一定の範囲において、前記参照電圧が相対的に高い場合
には、前記可変抵抗回路の抵抗値を相対的に大きくし、
前記参照電圧が相対的に低い場合には、前記可変抵抗回
路の抵抗値を相対的に小さくするように制御して、前記
可変抵抗回路に流れる電流を制御する電流制御回路とを
有してなる入力回路を設けて構成されていることを特徴
とする半導体集積回路。
【請求項４】前記第１の負荷は、ソースを前記第１の電
源線に接続され、ドレインを前記第１のｎチャネル絶縁
ゲート形電界効果トランジスタのドレインに接続された
第１のｐチャネル絶縁ゲート形電界効果トランジスタか
らなり、前記第２の負荷は、ソースを前記第１の電源線に接続さ
れ、ゲートをドレイン及び前記第１のｐチャネル絶縁ゲ
ート形電界効果トランジスタのゲートに接続され、ドレ
インを前記第２のｎチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続された第２のｐチャネル絶縁
ゲート形電界効果トランジスタからなることを特徴とす
る請求項３記載の半導体集積回路。
【請求項５】前記可変抵抗回路は、ドレインを前記第１
及び第２のｎチャネル絶縁ゲート形電界効果トランジス
タのソースに接続され、ソースを前記第２の電源線に接
続され、ゲート電圧を前記電流制御回路により制御され
る第３のｎチャネル絶縁ゲート形電界効果トランジスタ
で構成されていることを特徴とする請求項３又は４記載
の半導体集積回路。
【請求項６】前記可変抵抗回路は、ドレインを前記第１
及び第２のｎチャネル絶縁ゲート形電界効果トランジス
タのソースに接続され、ソースを前記第２の電源線に接
続され、ゲート電圧を前記電流制御回路により制御され
る第３のｎチャネル絶縁ゲート形電界効果トランジスタ
と、ドレインを前記第１及び第２のｎチャネル絶縁ゲー
ト形電界効果トランジスタのソースに接続され、ソース
を前記第２の電源線に接続され、ゲートに前記参照電圧
が供給される第４のｎチャネル絶縁ゲート形電界効果ト
ランジスタとで構成されていることを特徴とする請求項
３又は４記載の半導体集積回路。
【請求項７】前記電流制御回路は、ソースを前記第１の
電源線に接続され、ゲートに前記参照電圧が供給される
第３のｐチャネル絶縁ゲート形電界効果トランジスタ
と、一端を前記第３のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、他端を前記第２の
電源線に接続された抵抗とを有し、前記第３のｐチャネ
ル絶縁ゲート形電界効果トランジスタのドレインと前記
抵抗の一端との接続点を前記第３のｎチャネル絶縁ゲー
ト形電界効果トランジスタのゲートに接続されているこ
とを特徴とする請求項５又は６記載の半導体集積回路。
【請求項８】前記電流制御回路は、ソースを前記第１の
電源線に接続され、ゲートに前記参照電圧が供給される
第３のｐチャネル絶縁ゲート形電界効果トランジスタ
と、ゲートをドレインに接続され、ドレインを前記第３
のｐチャネル絶縁ゲート形電界効果トランジスタのドレ
インに接続され、ソースを前記第２の電源線に接続され
た第５のｎチャネル絶縁ゲート形電界効果トランジスタ
とを有し、前記第３のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインと前記第５のｎチャネル絶縁ゲ
ート形電界効果トランジスタのドレインとの接続点を前
記第３のｎチャネル絶縁ゲート形電界効果トランジスタ
のゲートに接続されていることを特徴とする請求項５又
は６記載の半導体集積回路。
【請求項９】前記電流制御回路は、ソースを前記第１の
電源線に接続され、ゲートに前記参照電圧が供給される
第３のｐチャネル絶縁ゲート形電界効果トランジスタ
と、ドレインを前記第３のｐチャネル絶縁ゲート形電界
効果トランジスタのドレインに接続され、ゲートに前記
参照電圧が供給される第５のｎチャネル絶縁ゲート形電
界効果トランジスタと、ドレインを前記第５のｎチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ゲートを前記第３のｐチャネル絶縁ゲート形電界
効果トランジスタのドレインに接続され、ソースを前記
第２の電源線に接続された第６のｎチャネル絶縁ゲート
形電界効果トランジスタとを有し、前記第３のｐチャネ
ル絶縁ゲート形電界効果トランジスタのドレインと前記
第５のｎチャネル絶縁ゲート形電界効果トランジスタの
ドレインとの接続点を前記第３のｎチャネル絶縁ゲート
形電界効果トランジスタのゲートに接続されていること
を特徴とする請求項５又は６記載の半導体集積回路。
【請求項１０】前記電流制御回路は、前記可変抵抗回路
に流れる電流をモニタするモニタ回路と、このモニタ回
路に流れる電流の電流値を略一定値にするように、前記
第３のｎチャネル絶縁ゲート形電界効果トランジスタの
ゲート電圧を制御するフィードバック制御回路とを設け
て構成されていることを特徴とする請求項５記載の半導
体集積回路。
【請求項１１】前記モニタ回路は、一端を前記第１の電
源線に接続された抵抗と、ゲート幅を前記第１、第２の
ｎチャネル絶縁ゲート形電界効果トランジスタのゲート
幅の１／ｍ（但し、ｍは１以上の数）とされ、ドレイン
を前記抵抗の他端に接続され、ソース同士を接続され、
ゲートに前記参照電圧が供給される第７、第８のｎチャ
ネル絶縁ゲート形電界効果トランジスタと、ゲート幅を
前記第３のｎチャネル絶縁ゲート形電界効果トランジス
タのゲート幅の１／ｍとされ、ドレインを前記第７、第
８のｎチャネル絶縁ゲート形電界効果トランジスタのソ
ースに接続され、ソースを前記第２の電源線に接続され
た第９のｎチャネル絶縁ゲート形電界効果トランジスタ
とで構成され、前記フィードバック制御回路は、第１の入力端子を前記
第７、第８のｎチャネル絶縁ゲート形電界効果トランジ
スタのドレインに接続され、第２の入力端子に所定の電
圧を供給され、前記第１の入力端子に入力される電圧と
同相関係にある電圧を出力する出力端子を前記第９及び
第３のｎチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続された差動増幅回路で構成されていること
を特徴とする請求項１０記載の半導体集積回路。
【請求項１２】前記モニタ回路は、ゲート幅を前記第１
のｐチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の１／ｍ（但し、ｍは１以上の数）とされ、ソース
を前記第１の電源線に接続された第４のｐチャネル絶縁
ゲート形電界効果トランジスタと、ゲート幅を前記第２
のｐチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の１／ｍとされ、ソースを前記第１の電源線に接続
され、ゲートをドレイン及び前記第４のｐチャネル絶縁
ゲート形電界効果トランジスタのゲートに接続された第
５のｐチャネル絶縁ゲート形電界効果トランジスタと、
ゲート幅を前記第１のｎチャネル絶縁ゲート形電界効果
トランジスタのゲート幅の１／ｍとされ、ドレインを前
記第４のｐチャネル絶縁ゲート形電界効果トランジスタ
のドレインに接続され、ゲートに前記参照電圧が供給さ
れる第７のｎチャネル絶縁ゲート形電界効果トランジス
タと、ゲート幅を前記第２のｎチャネル絶縁ゲート形電
界効果トランジスタのゲート幅の１／ｍとされ、ドレイ
ンを前記第５のｐチャネル絶縁ゲート形電界効果トラン
ジスタのドレインに接続され、ソースを前記第７のｎチ
ャネル絶縁ゲート形電界効果トランジスタのソースに接
続され、ゲートに前記参照電圧が供給される第８のｎチ
ャネル絶縁ゲート形電界効果トランジスタと、ゲート幅
を前記第３のｎチャネル絶縁ゲート形電界効果トランジ
スタのゲート幅の１／ｍとされ、ドレインを前記第７及
び第８のｎチャネル絶縁ゲート形電界効果トランジスタ
のソースに接続され、ソースを前記第２の電源線に接続
された第９のｎチャネル絶縁ゲート形電界効果トランジ
スタとで構成され、前記フィードバック制御回路は、第
１の入力端子を前記第４のｐチャネル絶縁ゲート形電界
効果トランジスタのドレインと前記７のｎチャネル絶縁
ゲート形電界効果トランジスタのドレインとの接続点に
接続され、第２の入力端子に定電圧を供給され、前記第
１の入力端子に入力される電圧と正相の電圧を出力する
出力端子を前記第９及び第３のｎチャネル絶縁ゲート形
電界効果トランジスタのゲートに接続された差動増幅回
路で構成されていることを特徴とする請求項１０記載の
半導体集積回路。
【請求項１３】一方の抵抗端を高電圧側の電源電圧を供
給する第１の電源線に接続された可変抵抗回路と、ソースを前記可変抵抗回路の他方の抵抗端に接続され、
ゲートに論理を判定すべき信号が供給される第１のｐチ
ャネル絶縁ゲート形電界効果トランジスタと、ソースを前記第１のｐチャネル絶縁ゲート形電界効果ト
ランジスタのソース及び前記可変抵抗回路の他方の抵抗
端に接続され、ゲートに前記論理を判定すべき信号の論
理を判定するための参照電圧が供給される第２のｐチャ
ネル絶縁ゲート形電界効果トランジスタと、一端を前記第１のｐチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続され、他端を低電圧側の電源
電圧を供給する第２の電源線に接続された第１の負荷
と、一端を前記第２のｐチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインに接続され、他端を前記第２の電源
線に接続された第２の負荷とを有し、前記第１のｐチャネル絶縁ゲート形電界効果トランジス
タのドレイン、もしくは、前記第２のｐチャネル絶縁ゲ
ート形電界効果トランジスタのドレイン、又は、第１の
ｐチャネル絶縁ゲート形電界効果トランジスタのドレイ
ン及び前記第２のｐチャネル絶縁ゲート形電界効果トラ
ンジスタのドレインを出力端とする差動増幅回路と、一定の範囲において、前記参照電圧が相対的に高い場合
には、前記可変抵抗回路の抵抗値を相対的に小さくし、
前記参照電圧が相対的に低い場合には、前記可変抵抗回
路の抵抗値を相対的に大きくするように制御して、前記
可変抵抗回路に流れる電流を制御する電流制御回路とを
有してなる入力回路を設けて構成されていることを特徴
とする半導体集積回路。
【請求項１４】前記第１の負荷は、ドレインを前記第１
のｐチャネル絶縁ゲート形電界効果トランジスタのドレ
インに接続され、ソースを前記第２の電源線に接続され
た第１のｎチャネル絶縁ゲート形電界効果トランジスタ
からなり、前記第２の負荷は、ドレインを前記第２のｐチャネル絶
縁ゲート形電界効果トランジスタのドレインに接続さ
れ、ゲートをドレイン及び前記第１のｎチャネル絶縁ゲ
ート形電界効果トランジスタのゲートに接続され、ソー
スを前記第２の電源線に接続された第２のｎチャネル絶
縁ゲート形電界効果トランジスタからなることを特徴と
する請求項１３記載の半導体集積回路。
【請求項１５】前記可変抵抗回路は、ソースを前記第１
の電源線に接続され、ドレインを前記第１及び第２のｐ
チャネル絶縁ゲート形電界効果トランジスタのソースに
接続され、ゲート電圧を前記電流制御回路により制御さ
れる第３のｐチャネル絶縁ゲート形電界効果トランジス
タで構成されていることを特徴とする請求項１３又は１
４記載の半導体集積回路。
【請求項１６】前記可変抵抗回路は、ソースを前記第１
の電源線に接続され、ドレインを前記第１及び第２のｐ
チャネル絶縁ゲート形電界効果トランジスタのソースに
接続され、ゲート電圧を前記電流制御回路により制御さ
れる第３のｐチャネル絶縁ゲート形電界効果トランジス
タと、ソースを前記第１の電源線に接続され、ドレイン
を前記第１及び第２のｐチャネル絶縁ゲート形電界効果
トランジスタのソースに接続され、ゲートに前記参照電
圧が供給される第４のｐチャネル絶縁ゲート形電界効果
トランジスタとで構成されていることを特徴とする請求
項１３又は１４記載の半導体集積回路。
【請求項１７】前記電流制御回路は、一端を前記第１の
電源線に接続された抵抗と、ドレインを前記抵抗の他端
に接続され、ソースを前記第２の電源線に接続され、ゲ
ートに前記参照電圧が供給される第３のｎチャネル絶縁
ゲート形電界効果トランジスタとを有し、前記抵抗の他
端と前記第３のｎチャネル絶縁ゲート形電界効果トラン
ジスタのドレインとの接続点を前記第３のｐチャネル絶
縁ゲート形電界効果トランジスタのゲートに接続されて
いることを特徴とする請求項１５又は１６記載の半導体
集積回路。
【請求項１８】前記電流制御回路は、ソースを前記第１
の電源線に接続され、ゲートをドレインに接続された第
５のｐチャネル絶縁ゲート形電界効果トランジスタと、
ドレインを前記第５のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインに接続され、ソースを前記第２
の電源線に接続され、ゲートに前記参照電圧が供給され
る第３のｎチャネル絶縁ゲート形電界効果トランジスタ
とを有し、前記第５のｐチャネル絶縁ゲート形電界効果
トランジスタのドレインと第３のｎチャネル絶縁ゲート
形電界効果トランジスタのドレインとの接続点を前記第
３のｐチャネル絶縁ゲート形電界効果トランジスタのゲ
ートに接続されていることを特徴とする請求項１５又は
１６記載の半導体集積回路。
【請求項１９】前記電流制御回路は、ソースを前記第１
の電源線に接続された第５のｐチャネル絶縁ゲート形電
界効果トランジスタと、ソースを前記第５のｐチャネル
絶縁ゲート形電界効果トランジスタのドレインに接続さ
れ、ゲートに前記参照電圧が供給される第６のｐチャネ
ル絶縁ゲート形電界効果トランジスタと、ドレインを前
記第６のｐチャネル絶縁ゲート形電界効果トランジスタ
のドレイン及び前記第５のｐチャネル絶縁ゲート形電界
効果トランジスタのゲートに接続され、ソースを前記第
２の電源線に接続され、ゲートに前記参照電圧が供給さ
れる第３のｎチャネル絶縁ゲート形電界効果トランジス
タとを有し、前記第６のｐチャネル絶縁ゲート形電界効
果トランジスタのドレインと第３のｎチャネル絶縁ゲー
ト形電界効果トランジスタのドレインとの接続点を前記
第３のｐチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続されていることを特徴とする請求項１５又
は１６記載の半導体集積回路。
【請求項２０】前記電流制御回路は、前記可変抵抗回路
に流れる電流をモニタするモニタ回路と、このモニタ回
路に流れる電流の電流値を略一定値にするように、前記
第３のｐチャネル絶縁ゲート形電界効果トランジスタの
ゲート電圧を制御するフィードバック制御回路とを設け
て構成されていることを特徴とする請求項１５記載の半
導体集積回路。
【請求項２１】前記モニタ回路は、ゲート幅を前記第３
のｐチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の１／ｍ（但し、ｍは１以上の数）とされ、ソース
を前記第１の電源線に接続された第７のｐチャネル絶縁
ゲート形電界効果トランジスタと、ゲート幅を前記第
１、第２のｎチャネル絶縁ゲート形電界効果トランジス
タのゲート幅の１／ｍとされ、ソースを前記第７のｐチ
ャネル絶縁ゲート形電界効果トランジスタのドレインに
接続され、ドレイン同士を接続され、ゲートに前記参照
電圧が供給される第８、第９のｐチャネル絶縁ゲート形
電界効果トランジスタと、一端を前記第８、第９のｐチ
ャネル絶縁ゲート形電界効果トランジスタのドレインに
接続され、ソースを前記第２の電源線に接続された抵抗
とで構成され、前記フィードバック制御回路は、第１の入力端子を前記
第８、第９のｐチャネル絶縁ゲート形電界効果トランジ
スタのドレインに接続され、第２の入力端子に所定の電
圧を供給され、前記第１の入力端子に入力される電圧と
同相関係にある電圧を出力する出力端子を前記第７及び
第３のｐチャネル絶縁ゲート形電界効果トランジスタの
ゲートに接続された差動増幅回路で構成されていること
を特徴とする請求項２０記載の半導体集積回路。
【請求項２２】前記モニタ回路は、ゲート幅を前記第３
のｐチャネル絶縁ゲート形電界効果トランジスタのゲー
ト幅の１／ｍ（但し、ｍは１以上の数）とされ、ソース
を前記第１の電源線に接続された第７のｐチャネル絶縁
ゲート形電界効果トランジスタと、ゲート幅を前記第
１、第２のｐチャネル絶縁ゲート形電界効果トランジス
タのゲート幅の１／ｍとされ、ソースを前記第７のｐチ
ャネル絶縁ゲート形電界効果トランジスタのドレインに
接続され、ドレイン同士を接続され、ゲートに前記参照
電圧が供給される第８、第９のｐチャネル絶縁ゲート形
電界効果トランジスタと、ゲート幅を前記第１のｎチャ
ネル絶縁ゲート形電界効果トランジスタのゲート幅の１
／ｍとされ、ドレインを前記第８のｐチャネル絶縁ゲー
ト形電界効果トランジスタのドレインに接続され、ソー
スを前記第２の電源線に接続された第４のｎチャネル絶
縁ゲート形電界効果トランジスタと、ゲート幅を前記第
２のｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ート幅の１／ｍとされ、ドレインを前記第９のｐチャネ
ル絶縁ゲート形電界効果トランジスタのドレインに接続
され、ゲートをドレイン及び前記第４のｎチャネル絶縁
ゲート形電界効果トランジスタのゲートに接続され、ソ
ースを前記第２の電源線に接続された第５のｎチャネル
絶縁ゲート形電界効果トランジスタとで構成され、前記フィードバック制御回路は、第１の入力端子を前記
第８のｐチャネル絶縁ゲート形電界効果トランジスタの
ドレインと、前記第４のｎチャネル絶縁ゲート形電界効
果トランジスタのドレインとの接続点に接続され、第２
の入力端子に所定の電圧を供給され、前記第１の入力端
子に入力される電圧と同相関係にある電圧を出力する出
力端子を前記第７及び第３のｐチャネル絶縁ゲート形電
界効果トランジスタのゲートに接続された差動増幅回路
で構成されていることを特徴とする請求項２０記載の半
導体集積回路。
【請求項２３】前記電流制御回路は、複数の入力回路に
おいて初段回路をなす差動増幅回路に共用されるように
構成されていることを特徴とする請求項１、２、３、
４、５、６、７、８、９、１０、１１、１２、１３、１
４、１５、１６、１７、１８、１９、２０、２１又は２
２記載の半導体集積回路。
【請求項２４】ソースを第１の電源線を供給する第１の
電源電圧以下の第２の電源電圧を供給する第２の電源線
に接続され、ドレインを出力端子に接続され、ゲートに
対して、高レベルを前記第２の電源電圧とし、低レベル
を接地電圧とする第１の信号が供給されるｐチャネル絶
縁ゲート形電界効果トランジスタと、ドレインを前記第２の電源線に接続され、ソースを前記
出力端子に接続され、ゲートに対して、高レベルを前記
第１の電源電圧とし、低レベルを接地電圧とする第２の
信号が供給される第１のｎチャネル絶縁ゲート形電界効
果トランジスタと、ドレインを前記出力端子に接続され、ソースを接地さ
れ、ゲートに対して、高レベルを前記第１の電源電圧と
し、低レベルを接地電圧とする第３の信号が供給される
第２のｎチャネル絶縁ゲート形電界効果トランジスタと
を有してなる出力回路を設けて構成されていることを特
徴とする半導体集積回路。
【請求項２５】電源端を第１の電源電圧を供給する第１
の電源線に接続され、高レベルを第１の電源電圧とし、
低レベルを接地電圧とする第１、第２の信号を出力する
出力制御回路と、電源端を前記第１の電源電圧以下の低電圧の第２の電源
電圧を供給する第２の電源線に接続され、入力端に前記
第１の信号が供給され、出力端に高レベルを前記第２の
電源電圧とし、低レベルを接地電圧とする信号を出力す
る第１のインバータと、電源端を前記第１の電源線に接続され、入力端に前記第
２の信号が供給され、出力端に高レベルを前記第１の電
源電圧とし、低レベルを接地電圧とする信号を出力する
第２のインバータと、ソースを前記第２の電源線に接続され、ドレインを出力
端子に接続され、ゲートを前記第１のインバータの出力
端に接続されたｐチャネル絶縁ゲート形電界効果トラン
ジスタと、ドレインを前記第２の電源線に接続され、ソースを前記
出力端子に接続され、ゲートに前記第１の信号が供給さ
れる第１のｎチャネル絶縁ゲート形電界効果トランジス
タと、ドレインを前記出力端子に接続され、ソースを接地さ
れ、ゲートを前記第２のインバータの出力端に接続され
た第２のｎチャネル絶縁ゲート形電界効果トランジスタ
とを設けて構成されていることを特徴とする半導体集積
回路。
【請求項２６】前記第２の電源電圧は、下限値を０.８
４［Ｖ］とすることを特徴とする請求項２４又は２５記
載の半導体集積回路。
【請求項２７】前記第２の電源電圧は、上限値を前記第
１の電源電圧と同一電圧とすることを特徴とする請求項
２６記載の半導体集積回路。