JPH01164119A - レベル変換入力回路 - Google Patents
レベル変換入力回路Info
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- JPH01164119A JPH01164119A JP62321225A JP32122587A JPH01164119A JP H01164119 A JPH01164119 A JP H01164119A JP 62321225 A JP62321225 A JP 62321225A JP 32122587 A JP32122587 A JP 32122587A JP H01164119 A JPH01164119 A JP H01164119A
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 2
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＬレベルの信号をＣＭＯＳレベルの信号に
変換するレベル変換入力回路に係り、論理ＬＳＩの入力
回路として好適な高速かつ低消費電力のレベル変換入力
回路に関する。
変換するレベル変換入力回路に係り、論理ＬＳＩの入力
回路として好適な高速かつ低消費電力のレベル変換入力
回路に関する。
ＣＭＯ８ＬＳＩの高速化にともない、０ＭＯ８ＬＳＩと
ＥＣＬ ＬＳＩとを部分的に混在して使用する可能性
ができた。０ＭＯ３ＬＳＩをＥＣＬＬＳＩと混在して使
うためには、ＣＭＯ８ＬＳＩの入出力信号レベルをＥＣ
Ｌ ＬＳＨの信号レベルに合せる必要があり、特に、
ＥＣＬレベル（−０，９〜−１．７Ｖ）（７）信号をＣ
ＭＯ８Ｌ／ベル（０〜−５，ＯＶ）の信号に変換する入
力回路が必要である。ここで、ＥＣＬ信号は振幅が小さ
いため、一般的には、差動アンプやレベル・シフタ等の
回路を各入力回路に設け、素子バラツキや温度・電源電
圧変動に対して動作が不安定にならないようにしている
。そのために、素子数が多い上に消費電力が大きくなり
、ＲＡＭのように入力信号数が少ない場合には採用でき
るが、入力信号数が多い論理ＬＳＩでは、入力回路だけ
で消費電力が数Ｗにもなり採用できない。上記のような
問題点を解決するために米国特許第４５６３６０１号に
開示されているレベル変換入力回路が考案された。
ＥＣＬ ＬＳＩとを部分的に混在して使用する可能性
ができた。０ＭＯ３ＬＳＩをＥＣＬＬＳＩと混在して使
うためには、ＣＭＯ８ＬＳＩの入出力信号レベルをＥＣ
Ｌ ＬＳＨの信号レベルに合せる必要があり、特に、
ＥＣＬレベル（−０，９〜−１．７Ｖ）（７）信号をＣ
ＭＯ８Ｌ／ベル（０〜−５，ＯＶ）の信号に変換する入
力回路が必要である。ここで、ＥＣＬ信号は振幅が小さ
いため、一般的には、差動アンプやレベル・シフタ等の
回路を各入力回路に設け、素子バラツキや温度・電源電
圧変動に対して動作が不安定にならないようにしている
。そのために、素子数が多い上に消費電力が大きくなり
、ＲＡＭのように入力信号数が少ない場合には採用でき
るが、入力信号数が多い論理ＬＳＩでは、入力回路だけ
で消費電力が数Ｗにもなり採用できない。上記のような
問題点を解決するために米国特許第４５６３６０１号に
開示されているレベル変換入力回路が考案された。
上記従来技術の入力回路を第４図に示す６図においてＰ
４１はｐＭＯＳトランジスタ、Ｎ４１゜Ｎ４２．はｎ
Ｍ ＯＳ トランジスタであり、ＶｉｎはＥＣＬレベル
の入力信号、 ＶｏｕｔはＣＭＯＳレベルの出力信号、
Ｖｃｏｎは論理しきい値電圧制御信号ＶｏｏｔＶｓｓは
電源である。この回路は、素子バラツキや温度・電源変
動に対し、ＶｉｎがＥＣＬの論理しきい値電圧の時にＶ
ｏｕｔがＣＭＯ３の論理しきい値電圧となるようにＶ
ｃｏｎの電位を制御することにより、レベル変換を可
能にしている。また、Ｖｃｏｎ発生回路は１チツプに対
して最小１回路あればよく、素子数と消費電力の減少に
大きな効果を持っている。
４１はｐＭＯＳトランジスタ、Ｎ４１゜Ｎ４２．はｎ
Ｍ ＯＳ トランジスタであり、ＶｉｎはＥＣＬレベル
の入力信号、 ＶｏｕｔはＣＭＯＳレベルの出力信号、
Ｖｃｏｎは論理しきい値電圧制御信号ＶｏｏｔＶｓｓは
電源である。この回路は、素子バラツキや温度・電源変
動に対し、ＶｉｎがＥＣＬの論理しきい値電圧の時にＶ
ｏｕｔがＣＭＯ３の論理しきい値電圧となるようにＶ
ｃｏｎの電位を制御することにより、レベル変換を可
能にしている。また、Ｖｃｏｎ発生回路は１チツプに対
して最小１回路あればよく、素子数と消費電力の減少に
大きな効果を持っている。
上記従来技術では、Ｖｉｎが低レベルから高レベルに変
化した時に、ノード４３の電位が一時的に上昇し、Ｎ４
１のソース・ドレイン間電圧が小さくなる。したがって
、Ｎ４１の電流駆動能力が小さくなり、入力回路の出力
立ち下がりの遅延時間が大きくなっていた。
化した時に、ノード４３の電位が一時的に上昇し、Ｎ４
１のソース・ドレイン間電圧が小さくなる。したがって
、Ｎ４１の電流駆動能力が小さくなり、入力回路の出力
立ち下がりの遅延時間が大きくなっていた。
本発明の目的は、上記のような問題点に鑑み、高速かつ
低消費電力のレベル変換入力回路を提供することにある
。
低消費電力のレベル変換入力回路を提供することにある
。
上記目的は、第４図においてノード４３と電源との間に
容量を設けることにより達成される。
容量を設けることにより達成される。
第４゛図において、Ｖｉｎが低レベルから高レベルに変
化する時は、Ｎ４１の抵抗が小さくなリノード４３の電
位は一時的に上昇するが、容量がある場合、その上昇の
しかたが容量が無い場合に比べて遅くなる。したがって
、Ｖｉｎが上昇し始めた直後は、Ｎ４１のソース・ドレ
イン間電圧は容量がある場合のほうが大きく、Ｎ４１は
強くオンすることになり、Ｖｏｕｔは高速に立ち下がる
。したがって、遅延時間の出力立ち下がりは高速化され
る。
化する時は、Ｎ４１の抵抗が小さくなリノード４３の電
位は一時的に上昇するが、容量がある場合、その上昇の
しかたが容量が無い場合に比べて遅くなる。したがって
、Ｖｉｎが上昇し始めた直後は、Ｎ４１のソース・ドレ
イン間電圧は容量がある場合のほうが大きく、Ｎ４１は
強くオンすることになり、Ｖｏｕｔは高速に立ち下がる
。したがって、遅延時間の出力立ち下がりは高速化され
る。
以下、本発明の一実施例を第１図〜第３図により説明す
る。第１図は本発明のレベル変換入力回路であり１図に
おいて１はＶｃｏｎ 発生回路、２は入力回路、３はイ
ンバータである。Ｐ１〜Ｐ４゜ｐＨ〜Ｐ１２はｐ Ｍ
ＯＳ トランジスタ、Ｎ１〜Ｎ４．Ｎｉｌ 〜Ｎ１５は
ｎ Ｍ ＯＳ トランジスタ、Ｑｌ、Ｑ２はバイポーラ
・トランジスタ、Ｒ１゜Ｒ２は抵抗、Ｃ１は容量、ｖｂ
ｂはＥＣＬの論理しきい値電圧、 Ｖｃｏｎは論理しき
い値電圧制御信号、ＶｉｎはＥＣＬレベルの入力信号、
ｖｏｕｔはＣＭＯＳレベルの出力信号、Ｖｏｏｔ Ｖ
ｓｓは電源である。
る。第１図は本発明のレベル変換入力回路であり１図に
おいて１はＶｃｏｎ 発生回路、２は入力回路、３はイ
ンバータである。Ｐ１〜Ｐ４゜ｐＨ〜Ｐ１２はｐ Ｍ
ＯＳ トランジスタ、Ｎ１〜Ｎ４．Ｎｉｌ 〜Ｎ１５は
ｎ Ｍ ＯＳ トランジスタ、Ｑｌ、Ｑ２はバイポーラ
・トランジスタ、Ｒ１゜Ｒ２は抵抗、Ｃ１は容量、ｖｂ
ｂはＥＣＬの論理しきい値電圧、 Ｖｃｏｎは論理しき
い値電圧制御信号、ＶｉｎはＥＣＬレベルの入力信号、
ｖｏｕｔはＣＭＯＳレベルの出力信号、Ｖｏｏｔ Ｖ
ｓｓは電源である。
入力回路２はｐＨ，Ｎｉｌ、Ｎ１２．Ｃ１から構成され
、Ｖ ｃｏｎの電位により入出力特性を第２図のように
変えることができる。したがって。
、Ｖ ｃｏｎの電位により入出力特性を第２図のように
変えることができる。したがって。
素子バラツキや温度変化、電源電圧変動等に対して論理
しきい値電圧が変化しないようにＶｃｏｎの値を制御す
れば、ＥＣＬレベルの信号をＣＭＯＳレベルの信号へレ
ベル変換することが可能になる。
しきい値電圧が変化しないようにＶｃｏｎの値を制御す
れば、ＥＣＬレベルの信号をＣＭＯＳレベルの信号へレ
ベル変換することが可能になる。
次に、第３図を用いて入力回路２の動作を説明する。第
３図において実線は本実施例の入力回路２の動作を、破
線はＣ１が無い場合の入力回路２の動作を示す。Ｖｉｎ
が低レベルがら高レベルに変化する時は、ノード２０の
電位は一時的に上昇するが、Ｃ１がある場合、その上昇
のしがたが０１が無い場合に比べて遅くなる。したがっ
て、Ｖｉｎが上昇し始めた直後は、ＮＩＬのソース・ド
レイン間電圧はＣ１がある場合のほうが大きく、Ｎ１１
は強くオンすることになり、Ｖｏｕｔは高速に立ち下が
る。一方、Ｖｉｎが高レベルから低レベルに変化する時
は、ＣＩがある場合、ノード２０の電位の上昇が遅くな
るが、弱くオンしたＮｉｌを介してＣ１を充電すること
になるため、Ｖｏｕｔの立ち上がりの遅延時間の増加は
、出力立ち下がりでの高速化に比べその影響は小さい。
３図において実線は本実施例の入力回路２の動作を、破
線はＣ１が無い場合の入力回路２の動作を示す。Ｖｉｎ
が低レベルがら高レベルに変化する時は、ノード２０の
電位は一時的に上昇するが、Ｃ１がある場合、その上昇
のしがたが０１が無い場合に比べて遅くなる。したがっ
て、Ｖｉｎが上昇し始めた直後は、ＮＩＬのソース・ド
レイン間電圧はＣ１がある場合のほうが大きく、Ｎ１１
は強くオンすることになり、Ｖｏｕｔは高速に立ち下が
る。一方、Ｖｉｎが高レベルから低レベルに変化する時
は、ＣＩがある場合、ノード２０の電位の上昇が遅くな
るが、弱くオンしたＮｉｌを介してＣ１を充電すること
になるため、Ｖｏｕｔの立ち上がりの遅延時間の増加は
、出力立ち下がりでの高速化に比べその影響は小さい。
ここで、Ｃ１はＶｓｓに接続しであるが、電源であれば
Ｖｓｓに限らない。
Ｖｓｓに限らない。
本実施例の入力回路は負荷駆動能力が小さく、大きな負
荷を直接接続すると遅延時間が太きくなるので、インバ
ータ３をバッファとして入力回路２のＶ ｏｕｔに接続
して使う。本実施例では、インバータ３はＢｉＣＭＯ８
回路で構成したが、ＣＭＯ３回路や他のＢｉＣＭＯ８回
路でも良い、また、インバータ以外の論理回路であって
も良い。
荷を直接接続すると遅延時間が太きくなるので、インバ
ータ３をバッファとして入力回路２のＶ ｏｕｔに接続
して使う。本実施例では、インバータ３はＢｉＣＭＯ８
回路で構成したが、ＣＭＯ３回路や他のＢｉＣＭＯ８回
路でも良い、また、インバータ以外の論理回路であって
も良い。
Ｖｃｏｎ発生回路１において、ＰＬ、Ｎｌ、Ｎ２は入力
回路２のｐＨ，Ｎｉｌ、Ｎ１２と等価であり、Ｖｉｎの
かわりにｖｂｂを入力し、その出力を次段の差動アンプ
に入力する。Ｐ２．Ｐ３．Ｐ４゜Ｎ３．Ｎ４は差動アン
プを構成し、Ｒ１，Ｒ２はＣｕＯ２の論理しきい値電圧
を差動アンプの他方の入力に印加するためのものである
。Ｖ ｃａｎ発生回路は入力回路２のＶｉｎがｖｂｂの
ときにｖＯｕｔの電位がＣｕＯ２の論理しきい値電圧と
なるようなＶ ｃｏｎを発生する。すなわち、今かりに
ノード２１の電位がＣｕＯ２の論理しきい値電圧より高
くなると差動アンプの出力Ｖ ｃｏｎの電位が上がる。
回路２のｐＨ，Ｎｉｌ、Ｎ１２と等価であり、Ｖｉｎの
かわりにｖｂｂを入力し、その出力を次段の差動アンプ
に入力する。Ｐ２．Ｐ３．Ｐ４゜Ｎ３．Ｎ４は差動アン
プを構成し、Ｒ１，Ｒ２はＣｕＯ２の論理しきい値電圧
を差動アンプの他方の入力に印加するためのものである
。Ｖ ｃａｎ発生回路は入力回路２のＶｉｎがｖｂｂの
ときにｖＯｕｔの電位がＣｕＯ２の論理しきい値電圧と
なるようなＶ ｃｏｎを発生する。すなわち、今かりに
ノード２１の電位がＣｕＯ２の論理しきい値電圧より高
くなると差動アンプの出力Ｖ ｃｏｎの電位が上がる。
Ｎ２のゲート・ソース間電圧は大きくなって抵抗値が下
がり、ノード２１の電位が下がる。逆に、ノード２１の
電位がＣｕＯ２の論理しきい値電圧より低くなると差動
アンプの出力Ｖｅｏｎの電位が下がる。’Ｎ２のゲート
・ソース間電圧は小さくなって抵抗値が上がり、ノード
２１の電位が上がる。
がり、ノード２１の電位が下がる。逆に、ノード２１の
電位がＣｕＯ２の論理しきい値電圧より低くなると差動
アンプの出力Ｖｅｏｎの電位が下がる。’Ｎ２のゲート
・ソース間電圧は小さくなって抵抗値が上がり、ノード
２１の電位が上がる。
従ってチップ間の阻止バラツキや温度・電源電圧変動、
さらにはｖｂｂの変動によりノード２１の電位が変動し
ようとしてもＣｕＯ２の論理しきい値電圧に等しくなる
ようにＶｃｏｎの電位が制御される。ここで、差動アン
プは上記動作を満たすものであれば本実施例に限らず、
Ｃ’ＯＭ Ｓの論理しきい値電圧も他の方法で印加して
も良い。また、同一チップ内では素子バラツキは小さく
、温度・電源電圧変動は同一方向に変動するので、Ｖｃ
ｏｎ発生回路１はチップ上に最小１つだけ１ｄき、その
出力電圧Ｖｃｏｎをすべての入力回路に供給すればよい
。
さらにはｖｂｂの変動によりノード２１の電位が変動し
ようとしてもＣｕＯ２の論理しきい値電圧に等しくなる
ようにＶｃｏｎの電位が制御される。ここで、差動アン
プは上記動作を満たすものであれば本実施例に限らず、
Ｃ’ＯＭ Ｓの論理しきい値電圧も他の方法で印加して
も良い。また、同一チップ内では素子バラツキは小さく
、温度・電源電圧変動は同一方向に変動するので、Ｖｃ
ｏｎ発生回路１はチップ上に最小１つだけ１ｄき、その
出力電圧Ｖｃｏｎをすべての入力回路に供給すればよい
。
したがって、 Ｖｃｏｎ発生回路による素子数の増加は
、はとんど問題ない。
、はとんど問題ない。
本発明によれば、素子数が少なく、高速かつ低消費電力
である。ＥＣＬレベルからＣＭＯＳレベルへのレベル変
換入力回路において、遅延時間の出力立ち下がりを高速
化することができる。
である。ＥＣＬレベルからＣＭＯＳレベルへのレベル変
換入力回路において、遅延時間の出力立ち下がりを高速
化することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例のレベル変換入力回路の回
路図、第２図は入力回路の動作特性図、第３図は入力回
路の入出力特性およびノード２０の電位を示す図、第４
図は従来例の回路図である。 ■・・・Ｖｃｏｎ ＪＵ生回路、２・・・入力回路、３
・・・インバータ、Ｐ１〜Ｐ４１・・・ＰＭＯＳトラン
ジスタ、Ｎｌ 〜Ｎ４２−ｎＭＯ８トランジスタ、Ｑｌ
。 Ｑ２・・・バイポーラ・トランジスタ、Ｒ１，Ｒ２・・
・抵抗、Ｃ１・・・容量、ｖｂｂ・・・ＥＣＬの論理し
きい値電圧、Ｖ ｃｏｎ・・・論理しきい値電圧制御信
号。 Ｖｉｎ・・・ＥＣＬレベルの入力信号、Ｖｏｕｔ・・・
ＣＭＯＳレベルの出力信号、Ｖａｎ、 Ｖｓｓ・・・電
源電圧。
路図、第２図は入力回路の動作特性図、第３図は入力回
路の入出力特性およびノード２０の電位を示す図、第４
図は従来例の回路図である。 ■・・・Ｖｃｏｎ ＪＵ生回路、２・・・入力回路、３
・・・インバータ、Ｐ１〜Ｐ４１・・・ＰＭＯＳトラン
ジスタ、Ｎｌ 〜Ｎ４２−ｎＭＯ８トランジスタ、Ｑｌ
。 Ｑ２・・・バイポーラ・トランジスタ、Ｒ１，Ｒ２・・
・抵抗、Ｃ１・・・容量、ｖｂｂ・・・ＥＣＬの論理し
きい値電圧、Ｖ ｃｏｎ・・・論理しきい値電圧制御信
号。 Ｖｉｎ・・・ＥＣＬレベルの入力信号、Ｖｏｕｔ・・・
ＣＭＯＳレベルの出力信号、Ｖａｎ、 Ｖｓｓ・・・電
源電圧。
Claims (1)
- １、ソースが第一の電源に接続された第一のｐＭＯＳト
ランジスタと、ソースが第二の電源に接続されゲートに
制御電圧を印加された第一のｎＭＯＳトランジスタと、
ソースが第一のｎＭＯＳトランジスタのドレインにドレ
インが第一のｐＭＯＳトランジスタに接続された第二の
ｎＭＯＳトランジスタを有し、上記第一のｐＭＯＳトラ
ンジスタと第二のｎＭＯＳトランジスタのゲートに第１
のレベルの信号を印加し、上記第一のｐＭＯＳトランジ
スタと第二のｎＭＯＳトランジスタのドレインから第２
のレベルの信号を取り出すレベル変換入力回路において
、上記第一のｎＭＯＳトランジスタのドレインと電源と
の間に容量を設けたことを特徴とするレベル変換入力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321225A JPH01164119A (ja) | 1987-12-21 | 1987-12-21 | レベル変換入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321225A JPH01164119A (ja) | 1987-12-21 | 1987-12-21 | レベル変換入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164119A true JPH01164119A (ja) | 1989-06-28 |
Family
ID=18130204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321225A Pending JPH01164119A (ja) | 1987-12-21 | 1987-12-21 | レベル変換入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01164119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
| US10732023B2 (en) | 2016-03-24 | 2020-08-04 | Sikorsky Aircraft Corporation | Measurement system for aircraft, aircraft having the same, and method of measuring weight for aircraft |
-
1987
- 1987-12-21 JP JP62321225A patent/JPH01164119A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613878A (ja) * | 1992-06-26 | 1994-01-21 | Toshiba Corp | レベル変換回路 |
| US10732023B2 (en) | 2016-03-24 | 2020-08-04 | Sikorsky Aircraft Corporation | Measurement system for aircraft, aircraft having the same, and method of measuring weight for aircraft |
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